KR20170125013A - 쉬프트 레지스터 회로 - Google Patents

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KR20170125013A
KR20170125013A KR1020177021281A KR20177021281A KR20170125013A KR 20170125013 A KR20170125013 A KR 20170125013A KR 1020177021281 A KR1020177021281 A KR 1020177021281A KR 20177021281 A KR20177021281 A KR 20177021281A KR 20170125013 A KR20170125013 A KR 20170125013A
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센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

쉬프트 레지스터 서브 회로를 가지는 쉬프트 레지스터 회로가 개시되고, 제N단 쉬프트 레지스터 서브 회로는 제어 신호 입력단, 클록 신호 출력 제어 회로, 버퍼 및 신호 출력단을 가진다. 제N단 제어 신호 입력단은 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신한다. 제1 트랜지스터는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 제1 클록 신호의 제어 하에 노드에 송신한다. 제2 트랜지스터는 제2 클록 신호를 제N-1단 쉬프트 레지스터 서브 회로의 출력되는 신호의 제어 하에 제2 트랜지스터의 소스에 송신한다. 버퍼는 출력되는 신호를 사전결정된 기간으로 버퍼링하여 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 획득하고 출력한다.

Description

쉬프트 레지스터 회로
상호 참조
이 출원은 "Shift register circuit"이라는 표제로 2015년 3월 31일에 출원된 중국 특허 출원 제201510147982.1호의 우선권을 주장하는데, 이 개시물은 전체가 본 명세서에서 참조로서 포함된다.
발명의 분야
본 발명은 디스플레이 분야에 관한 것으로, 더욱 구체적으로 쉬프트 레지스터 회로(shift register circuit)에 관한 것이다.
어레이 상의 게이트 드라이버(Gate Driver on Array: GOA)는 액정 디스플레이 기술에서 고수준 설계이다. GOA의 기본 개념은 액정 디스플레이 패널(liquid crystal display panel)에 대한 스캔 구동(scan drive)을 형성하기 위해 유리 기판 상에 액정 디스플레이 패널의 게이트 드라이버(Gate Driver)를 집적하는 것이다. 게이트 드라이버를 설계할 때, 쉬프트 레지스터 회로가 흔히 활용된다. 현존 쉬프트 레지스터 회로의 설계는 쉬프트 레지스터 회로의 전력 소모를 줄이기 위해 그리고 쉬프트 레지스터 회로의 안정성을 올리기 위해 일반적으로 CMOS 요소를 활용한다. 그러나, (N형 트랜지스터와 같은) 단일 유형 트랜지스터에 대해, 단일 유형 트랜지스터의 쉬프트 레지스터 회로 설계는 아직 제안되지 않았다.
본 발명은 쉬프트 레지스터 회로를 제공하는데, 쉬프트 레지스터 회로는 M개 단(M stages)의 쉬프트 레지스터 서브 회로를 포함하고, 제N단(Nth stage) 쉬프트 레지스터 서브 회로(shift register sub circuit)는 차례대로 전기적으로 커플링된(coupled) 제N단 제어 신호 입력단(control signal input end), 클록 신호 출력 제어 회로(clock signal output control circuit), 버퍼(buffer) 및 제N단 신호 출력단(signal output end)을 포함하며, 제N단 제어 신호 입력단은 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하는 데에 이용되고, 클록 신호 출력 제어 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 제1 트랜지스터는 제1 게이트(gate), 제1 소스(source) 및 제1 드레인(drain)을 포함하고, 제2 트랜지스터는 제2 게이트, 제2 소스 및 제2 드레인을 포함하며, 제1 게이트는 제1 클록 신호를 수신하고, 제1 소스는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하기 위해 제N단 제어 신호 입력단에 커플링되며, 제1 드레인은 노드(node)를 통하여 제2 게이트에 전기적으로 커플링되고, 제1 트랜지스터는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 제1 클록 신호의 제어 하에 노드에 송신하며, 제2 드레인은 제2 클록 신호를 수신하고, 제2 트랜지스터는 제2 클록 신호를 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호의 제어 하에 제2 소스에 송신하며, 제2 소스는 클록 신호 출력 제어 회로의 출력단이도록 이용되어 버퍼에 전기적으로 커플링되고, 버퍼는 제2 소스에 의해 출력되는 신호를 사전결정된 기간으로 버퍼링하여 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 획득하는데 이용되고 이를 제N단 신호 출력단을 통하여 출력하되, 제1 클록 신호 및 제2 클록 신호 양자 모두는 구형파(square wave) 신호이고, 제1 클록 신호의 고전압 레벨(high voltage level)과 제2 클록 신호의 고전압 레벨은 합치하지(coincide) 않으며, 제1 클록 신호의 듀티비(duty ratio)는 1보다 작고, 제2 클록 신호의 듀티비는 1보다 작으며, M 및 N은 자연수이고, M은 N보다 크거나 같다.
쉬프트 레지스터 회로는 제N+1단 쉬프트 레지스터 서브 회로를 더 포함하고, 제N+1단 쉬프트 레지스터 서브 회로는 제N단 쉬프트 레지스터 서브 회로의 동일한 요소를 포함하며, 제N+1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 제2 클록 신호를 수신하고, 제N+1단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제1 클록 신호를 수신한다.
각각의 쉬프트 레지스터 회로는 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는 제3 게이트, 제3 소스 및 제3 드레인을 포함하되, 제3 게이트는 제1 트랜지스터의 제1 게이트의 동일한 클록 신호를 수신하고, 제3 소스는 제2 드레인에 전기적으로 커플링되며, 제3 드레인은 제2 소스에 전기적으로 커플링된다.
쉬프트 레지스터 회로는 제N+1단 쉬프트 레지스터 서브 회로 및 제N+2단 쉬프트 레지스터 서브 회로를 더 포함하고, 제N+1단 쉬프트 레지스터 서브 회로 및 제N+2단 쉬프트 레지스터 서브 회로는 제N단 쉬프트 레지스터 서브 회로의 동일한 요소를 포함하며, 제N+1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 제2 클록 신호를 수신하고, 제N+1단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제3 클록 신호를 수신하며, 제N+1단 쉬프트 레지스터 서브 회로의 제3 트랜지스터의 제3 게이트는 제N+1단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 제1 게이트의 동일한 클록 신호를 수신하고, 제N+2단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 제3 클록 신호를 수신하고, 제N+2단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제1 클록 신호를 수신하며, 제N+2단 쉬프트 레지스터 서브 회로의 제3 트랜지스터의 제3 게이트는 제N+1단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 제1 게이트의 동일한 클록 신호를 수신하되, 제3 클록 신호는 구형파 신호이고, 제3 클록 신호의 고전압 레벨 및 제1 클록 신호의 고전압 레벨은 합치하지 않으며, 제3 클록 신호의 고전압 레벨 및 제2 클록 신호의 고전압 레벨은 합치하지 않고, 제3 클록 신호의 듀티비는 1보다 작다.
쉬프트 레지스터 회로는 제N+1단 쉬프트 레지스터 서브 회로, 제N+2단 쉬프트 레지스터 서브 회로 및 제N+3단 쉬프트 레지스터 서브 회로를 더 포함하고, 제N+1단 쉬프트 레지스터 서브 회로, 제N+2단 쉬프트 레지스터 서브 회로 및 제N+3단 쉬프트 레지스터 서브 회로는 제N단 쉬프트 레지스터 서브 회로의 동일한 요소를 포함하며, 제N+1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 제2 클록 신호를 수신하고, 제N+1단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제3 클록 신호를 수신하며, 제N+1단 쉬프트 레지스터 서브 회로의 제3 트랜지스터의 제3 게이트는 제N+1단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 제1 게이트의 동일한 클록 신호를 수신하고, 제N+2단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 제3 클록 신호를 수신하고, 제N+2단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제4 클록 신호를 수신하며, 제N+2단 쉬프트 레지스터 서브 회로의 제3 트랜지스터의 제3 게이트는 제N+1단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 제1 게이트의 동일한 클록 신호를 수신하고, 제N+3단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 제4 클록 신호를 수신하고, 제N+3단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제1 클록 신호를 수신하며, 제N+3단 쉬프트 레지스터 서브 회로의 제3 트랜지스터의 제3 게이트는 제N+3단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 제1 게이트의 동일한 클록 신호를 수신하되, 제3 클록 신호 및 제4 클록 신호는 구형파 신호이고, 제3 클록 신호의 고전압 레벨 및 제4 클록 신호의 고전압 레벨은 합치하지 않으며, 제3 클록 신호의 고전압 레벨, 제4 클록 신호의 고전압 레벨 및 제1 클록 신호의 고전압 레벨, 제2 클록 신호의 고전압 레벨은 합치하지 않고, 제3 클록 신호의 듀티비는 1보다 작으며, 제4 클록 신호의 듀티비는 1보다 작다.
제1 클록 신호의 듀티비, 제2 클록 신호의 듀티비, 제3 클록 신호의 듀티비 및 제4 클록 신호의 듀티비 모두는 1/3이다.
N이 1과 같을 때, 제1단 제어 신호 입력단은 쉬프트 레지스터 활성화 신호(shift register activation signal)를 수신하되, 쉬프트 레지스터 활성화 신호는 제1단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 활성화를 제어하는 데에 이용되되, 쉬프트 레지스터 활성화 신호는 지속 기간(lasting period)이 제1 사전결정된 기간(predetermined period)인 고전압 레벨 신호이다.
버퍼는 직렬로(in series) 차례대로 커플링된 제1 인버터(inverter) 및 제2 인버터를 포함하고, 제1 인버터의 입력단은 제2 소스에 커플링되며, 제2 인버터의 출력단은 제N단 신호 출력단에 커플링된다.
버퍼는 제3 인버터를 더 포함하고, 제3 인버터의 입력단은 제1 인버터 및 제2 인버터 간의 노드에 전기적으로 커플링되며, 제3 인버터의 출력단은 단계 전이 노드(stage transfer node)에 전기적으로 커플링되고, 제3 인버터의 출력단으로부터 출력되는 신호는 단계 전이 노드를 통하여 다음 단(next stage)의 쉬프트 레지스터 서브 회로에 송신된다.
제1 인버터는 제1 주 트랜지스터(main transistor)(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(auxiliary transistor)(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함하되, 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함하고, 제1 주 트랜지스터(T51)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(high voltage level signal end)에 커플링되며, 제1 주 트랜지스터(T51)의 드레인은 제2 주 트랜지스터(T52)의 게이트에 전기적으로 커플링되고, 제2 주 트랜지스터(T52)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 주 트랜지스터(T52)의 드레인은 제1 인버터의 출력단에 전기적으로 커플링되고, 제3 주 트랜지스터(T53)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되며, 제3 주 트랜지스터(T53)의 소스는 제1 주 트랜지스터(T51)의 드레인에 전기적으로 커플링되고, 제3 주 트랜지스터(T53)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T54)의 소스는 제1 인버터의 출력단에 전기적으로 커플링되며, 제1 보조 트랜지스터(T61)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되고, 제1 보조 트랜지스터(T61)의 드레인은 제2 보조 트랜지스터(T62)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T62)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 보조 트랜지스터(T62)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 소스는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 드레인은 저전압 레벨 신호단(low voltage level signal end)(VSS)에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 소스는 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
제2 인버터는 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함하되, 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함하고, 제1 주 트랜지스터(T71)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되며, 제1 주 트랜지스터(T71)의 드레인은 제2 주 트랜지스터(T72)의 게이트에 전기적으로 커플링되고, 제2 주 트랜지스터(T72)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 주 트랜지스터(T72)의 드레인은 제2 인버터의 출력단(132(N))에 전기적으로 커플링되며, 제3 주 트랜지스터(T73)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제3 주 트랜지스터(T73)의 소스는 제1 주 트랜지스터(T71)의 드레인에 전기적으로 커플링되며, 제3 주 트랜지스터(T73)의 드레인은 제4 주 트랜지스터(T74)의 드레인에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 소스는 제2 인버터의 출력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 드레인은 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링되며, 제1 보조 트랜지스터(T81)의 게이트 및 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되고, 제1 보조 트랜지스터(T81)의 드레인은 제2 보조 트랜지스터(T82)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T82)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 보조 트랜지스터(T82)의 드레인은 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 소스는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 소스는 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
제3 인버터는 제1 주 트랜지스터(T31), 제2 주 트랜지스터(T32), 제3 주 트랜지스터(T33), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함하되, 제1 주 트랜지스터(T31), 제2 주 트랜지스터(T32), 제3 주 트랜지스터(T33), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 제1 주 트랜지스터(T31)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되며, 제1 주 트랜지스터(T31)의 드레인은 제2 주 트랜지스터(T32)의 게이트에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드에 전기적으로 커플링되고, 제3 주 트랜지스터(T33)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제3 주 트랜지스터(T33)의 소스는 제1 주 트랜지스터(T31)의 드레인에 전기적으로 커플링되고, 제3 주 트랜지스터(T33)의 드레인은 제4 주 트랜지스터(T34)의 드레인에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제1 보조 트랜지스터(T41)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되며, 제1 보조 트랜지스터(T41)의 드레인은 제2 보조 트랜지스터(T42)의 게이트에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제3 보조 트랜지스터(T43)의 소스는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 소스는 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
제1 인버터는 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함하되, 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함하고, 제2 주 트랜지스터(T52)의 게이트는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되며, 제2 주 트랜지스터(T52)의 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 주 트랜지스터(T52)의 드레인은 제1 인버터의 출력단에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T54)의 소스는 제1 인버터의 출력단에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 드레인은 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되고, 제1 보조 트랜지스터(T61)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되며, 제1 보조 트랜지스터(T61)의 드레인은 제2 보조 트랜지스터(T62)의 게이트에 전기적으로 커플링되고, 제2 보조 트랜지스터(T62)의 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 보조 트랜지스터(T62)의 드레인은 제4 보조 트랜지스터(T64)의 소스에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 소스는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 게이트는 제1 인버터의 입력단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 소스는 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다.
제2 인버터는 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함하되, 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함하고, 제2 주 트랜지스터(T72)의 게이트는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되며, 제2 주 트랜지스터(T72)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 주 트랜지스터(T72)의 드레인은 제2 인버터의 출력단에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 소스는 제2 인버터의 출력단에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 드레인은 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되고, 제1 보조 트랜지스터(T81)의 게이트 및 소스는 고전압 레벨 신호단에 커플링되며, 제1 보조 트랜지스터(T81)의 드레인은 제2 보조 트랜지스터(T82)의 게이트에 전기적으로 커플링되고, 제2 보조 트랜지스터(T82)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 보조 트랜지스터(T82)의 드레인은 제4 주 트랜지스터(T84)의 소스에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 소스는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 소스는 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
제3 인버터는 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함하되, 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 제2 주 트랜지스터(T32)의 게이트는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제1 보조 트랜지스터(T41)의 게이트 및 소스 양자 모두는 고전압 레벨 신호단에 전기적으로 커플링되며, 제1 보조 트랜지스터(T41)의 드레인은 제2 보조 트랜지스터(T42)의 게이트에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제3 보조 트랜지스터(T43)의 소스는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 소스는 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
제3 인버터는 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함하되, 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 제2 주 트랜지스터(T32)의 게이트는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제1 보조 트랜지스터(T41)의 게이트 및 소스 양자 모두는 고전압 레벨 신호단에 전기적으로 커플링되며, 제1 보조 트랜지스터(T41)의 드레인은 제2 보조 트랜지스터(T42)의 게이트에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되며, 제3 보조 트랜지스터(T43)의 소스는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 소스는 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
제3 인버터는 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제2 보조 트랜지스터(T42) 및 제4 보조 트랜지스터(T44)를 포함하되, 제2 주 트랜지스터, 제4 주 트랜지스터(T34), 제2 보조 트랜지스터(T42) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 제2 주 트랜지스터(T32)의 게이트는 제2 인버터 내의 제2 주 트랜지스터(T72)의 게이트에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 드레인은 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 게이트는 제2 주 트랜지스터(T32)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터의 출력단에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호단에 전기적으로 커플링된다.
본 발명의 실시예 또는 선행 기술을 더욱 명확히 보여주기 위해서, 실시예에서 기술될 이하의 도면이 간략히 소개된다. 도면은 단지 본 발명의 몇몇 실시예임은 명백한데, 이 분야에서의 통상의 기술자는 창조적 노력을 들이지 않는다는 전제 하에 이들 도면에 따라 다른 도면을 획득할 수 있다.
도 1은 본 발명의 제1 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다.
도 2는 본 발명의 제1 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 N=1일 때의 쉬프트 레지스터 서브 회로(shift register sub circuit)의 구조도이다.
도 3은 본 발명의 제1 바람직한 실시예에서의 각개의 신호의 시간 순차도(time sequence diagram)이다.
도 4는 본 발명의 제2 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다.
도 5는 본 발명의 제2 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 N=1일 때의 쉬프트 레지스터 서브 회로의 구조도이다.
도 6은 본 발명의 제3 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단의 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다.
도 7은 본 발명의 제4 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다.
도 8은 본 발명의 제4 바람직한 실시예에서의 각개의 신호의 시간 순차도이다.
도 9는 본 발명의 제5 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다.
도 10은 본 발명의 제5 바람직한 실시예에서의 각개의 신호의 시간 순차도이다.
도 11은 본 발명의 제6 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단의 쉬프트 레지스터 서브 회로의 구조도이다.
도 12는 본 발명의 제6 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단의 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다.
도 13은 본 발명의 제7 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단의 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다.
도 14는 본 발명의 제8 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단의 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다.
본 발명의 실시예는 다음과 같이 첨부 도면을 참조하여 기술적 문제, 구조적 특징, 달성되는 목표 및 효과로써 상세히 기술된다. 기술된 실시예는 본 발명의 실시예의 일부이지, 모든 실시예가 아님은 명확하다. 본 발명의 실시예에 기반하여, 통상의 기술자에게 어떤 창조적 노력도 없다는 전제에서 획득되는 모든 다른 실시예는, 본 발명의 보호 범위 내로 여겨져야 한다.
도 1을 참조하시오. 도 1은 본 발명의 제1 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다. 쉬프트 레지스터 회로(1)는 M개 단(M stages)의 쉬프트 레지스터 서브 회로를 포함하고, 쉬프트 레지스터 서브 회로의 구조는 동일하다. 다시 말해, 쉬프트 레지스터 서브 회로는 동일한 요소를 포함하고, 쉬프트 레지스터 서브 회로 내의 요소의 연결 관계는 동일하다. 여기서, 제N단의 쉬프트 레지스터 서브회로(10) 및 제N+1단의 쉬프트 레지스터 서브 회로(20)가 쉬프트 레지스터 회로(10)의 소개를 위해 예시된다. 제N단 쉬프트 레지스터 서브 회로(10)는 제N단 제어 신호 입력단(G(N-1)), 클록 신호 출력 제어 회로(110), 버퍼(120) 및 제N단 신호 출력단(G(N))을 포함한다. 제N단 제어 신호 입력단(G(N-1))은 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하는 데에 이용된다. 클록 신호 출력 제어 회로(110)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하고, 제1 트랜지스터(T1)는 제1 게이트(G1), 제1 소스(S1) 및 제1 드레인(D1)을 포함하며, 제2 트랜지스터(T2)는 제2 게이트(G2), 제2 소스(S2) 및 제2 드레인(D2)을 포함한다. 제1 게이트(G1)는 제1 클록 신호(CK1)를 수신하고, 제1 소스(S1)는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하기 위해 제N단 제어 신호 입력단에 커플링되며, 제1 드레인(D1)은 노드(Q(N))를 통하여 제2 게이트(G2)에 전기적으로 커플링된다. 제1 트랜지스터(T1)는 제1 클록 신호(CK1)의 제어 하에 노드(Q(N))에 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 송신한다. 제2 드레인(D2)은 제2 크록 신호(CK2)를 수신하고, 제2 트랜지스터(T2)는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호의 제어 하에 제2 소스(S2)에 제2 클록 신호(CK2)를 송신한다. 제2 소스(S2)는 클록 신호 출력 제어 회로(11)의 출력단이도록 이용되어 버퍼(120)에 전기적으로 커플링된다. 버퍼(120)는 제2 소스(S2)에 의해 출력되는 신호를 사전결정된 기간으로 버퍼링하여 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 획득하는데 이용되고 이를 제N단 신호 출력단(G(N))을 통하여 출력한다. 제1 클록 신호(CK1) 및 제2 클록 신호(CK2) 양자 모두는 구형파 신호이고, 제1 클록 신호(CK1)의 고전압 레벨 및 제2 클록 신호(CK2)의 고전압 레벨은 합치하지 않으며, M과 N은 자연수이고, M은 N 이상이다.
버퍼(120)는 직렬로 차례대로 커플링된 제1 인버터(12) 및 제2 인버터(13)를 포함하고, 제1 인버터(12)의 입력단은 클록 신호 출력 제어 회로(110)의 출력 신호를 수신하기 위해 제2 소스(S2)에 커플링된다. 제1 인버터(12)는 클록 신호 출력 제어 회로(110)의 출력 신호를 반전하는(invert) 데에 이용된다. 제2 인버터(13)는 제1 인버터(12)로부터의 출력 신호를 반전하는 데에 이용된다. 따라서, 제2 인버터(13)의 출력단으로부터 출력되는 신호의 파형은 클록 신호 출력 제어 회로(110)의 출력 신호의 파형과 합치하나 제2 인버터(13)에 의해 출력되는 신호는 제1 인버터(12) 및 제2 인버터(13)를 거쳐 간 후 클록 신호 출력 제어 회로(110)의 출력 신호보다 사전결정된 기간을 지체한다. 제2 인버터(13)의 출력단은 제N단 신호 출력단(G(N))을 통하여 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 출력하기 위해 제N단 신호 출력단(G(N))에 커플링된다. 두 개의 인버터, 제1 인버터(12) 및 제2 인버터(13)를 포함하는 버퍼(120)는 제N단 쉬프트 레지스터 서브 회로의 출력단으로부터의 출력 신호에 대한 클록 출력 제어 회로(110)의 클록 신호의 영향을 효과적으로 방지할 수 있다.
쉬프트 레지스터 회로(1)는 제N+1단 쉬프트 레지스터 서브 회로(20)를 더 포함하고, 제N+1단 쉬프트 레지스터 서브 회로(20)는 제N단 쉬프트 레지스터 서브 회로(10)의 동일한 요소를 포함한다. 상이한 것은 제N+1단 쉬프트 레지스터 서브 회로(20) 내의 제1 트랜지스터(T1)의 제1 게이트가 제2 클록 신호(CK2)를 수신하고, 제N+1단 쉬프트 레지스터 서브 회로(20) 내의 제2 트랜지스터(T2)의 제2 드레인이 제1 클록 신호(CK1)를 수신한다는 것이다.
도 2를 또한 참조하시오. 도 2는 본 발명의 제1 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 N=1일 때의 쉬프트 레지스터 서브 회로의 구조도이다. N=1일 때, 도 2는 본 발명의 제1단 쉬프트 레지스터 서브 회로의 구조도이다. 도 2 및 도 1의 제N단 쉬프트 레지스터 서브 회로(10)를 비교하면, 제1단 쉬프트 레지스터 서브 회로의 구조는 도 1에 도시된 제N단 쉬프트 레지스터 서브 회로(10)의 구조와 동일하다. 차이는 제1단 쉬프트 레지스터 서브 회로 내의 제1단 제어 신호 입력단(여기서는 제1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터(T1)의 소스임)이 쉬프트 레지스터 활성화 신호(STV)를 수신한다는 것인데, 쉬프트 레지스터 활성화 신호(STV)는 제1단 쉬프트 레지스터 서브 회로의 제1 트랜지스터(T1)의 활성화를 제어하는 데에 이용된다. 쉬프트 레지스터 활성화 신호(STV)는 고전압 레벨 신호인데, 이의 지속 기간은 제1 사전결정된 기간이다. 즉, 쉬프트 레지스터 활성화 신호(STV)는 처음에는 저전압 레벨 신호이고, 지속 기간이 제1 사전결정된 기간인 고전압 레벨 신호가 되며, 이후 저전압 레벨 신호가 된다.
도 3을 또한 참조하시오. 도 3은 본 발명의 제1 바람직한 실시예에서의 각개의 신호의 시간 순차도이다. 쉬프트 레지스터 활성화 신호는 STV이다. 제1 클록 신호는 CK1이다. 제2 클록 신호는 CK2이다. 제1단 쉬프트 레지스터 서브 회로의 노드는 Q1이다. 제2단 쉬프트 레지스터 서브 회로의 노드는 Q2이다. 제1단 쉬프트 레지스터 서브 회로의 출력 신호는 G1이다. 제2단 쉬프트 레지스터 서브 회로의 출력 신호는 G2이다. 제3단 쉬프트 레지스터 서브 회로의 출력 신호는 G3이다. 제4단 쉬프트 레지스터 서브 회로의 출력 신호는 G4이다. 도 3 내의 각개의 신호의 제1 파형도대로, 쉬프트 레지스터 활성화 신호(STV)는 고전압 레벨 신호인데, 이의 지속 기간은 제1 사전결정된 기간이다. 고전압 레벨 신호는 제1 사전결정된 기간으로 지속되고, 이후, 쉬프트 레지스터 활성화 신호(STV)는 저전압 레벨 신호가 된다. 제1 클록 신호(CK1)는 구형파 신호이고, 제2 클록 신호(CK2)도 구형파 신호이다. 쉬프트 레지스터 활성화 신호(STV)의 고전압 레벨의 시작점은 제1 클록 신호(CK1)의 고전압 레벨의 시작점보다 더 이르다. 쉬프트 레지스터 활성화 신호(STV)의 고전압 레벨의 종료점은 제1 클록 신호(CK1)의 고전압 레벨의 종료점과 동일하다. 제2 클록 신호(CK2)의 고전압 레벨 및 제1 클록 신호(CK1)의 고전압 레벨은 합치하지 않는다. 제1 클록 신호(CK1)의 듀티비는 1보다 더 작고, 제2 클록 신호(CK2)의 듀티비도 1보다 더 작다. 이 실시예에서, 제1 클록 신호(CK1)의 듀티비는 40/60이고, 제2 클록 신호(CK2)의 듀티비도 40/60이다. 이 실시예의 제1 클록 신호(CK1)의 파형 및 제2 클록 신호(CK2)의 파형은 노드 Q(N)에서의 파형인데 돌출한 것으로 나타난다. 도 3에서, N=1 및 N=2일 때의 노드 Q(N)에서의 파형만 도시되고, 도 3에 도시된 바와 같이, Q(2)에서의 파형은 Q(1)에서의 파형보다 지연된다. 제1단 쉬프트 레지스터 서브 회로의 출력 신호(G1)는 고전압 레벨 신호인데, 이의 지속 기간은 제2 사전결정된 기간이다. 이 실시예에서, 제2 사전결정된 기간은 사이클 시간(cycle time) 내에서 제2 클록 신호(CK2)의 고전압 레벨의 지속 기간과 같다. 제1단 쉬프트 레지스터 서브 회로의 출력 신호(G1), 제2단 쉬프트 레지스터 서브 회로의 출력 신호(G2), 제3단 쉬프트 레지스터 서브 회로의 출력 신호(G3) 및 제4단 쉬프트 레지스터 서브 회로의 출력 신호(G4)의 파형은 기본적으로 동일하다. 그러나, 제2단 쉬프트 레지스터 서브 회로의 출력 신호(G2)는 제1단 쉬프트 레지스터 서브 회로의 출력 신호(G1)보다 일단의 기간을 지연한다. 편의상, 제2단 쉬프트 레지스터 서브 회로의 출력 신호(G2)가 제1단 쉬프트 레지스터 서브 회로의 출력 신호(G1)보다 지연되는 기간은 제1 사전결정된 지연 기간이라고 명명된다. 제3단 쉬프트 레지스터 서브 회로의 출력 신호(G3)는 제2단 쉬프트 레지스터 서브 회로의 출력 신호(G2)보다 제1 사전결정된 지연 기간을 지연한다. 제4단 쉬프트 레지스터 서브 회로의 출력 신호(G4)는 제3단 쉬프트 레지스터 서브 회로의 출력 신호(G3)보다 제1 사전결정된 지연 기간을 지연한다. 즉, 제N단 쉬프트 레지스터 서브 회로의 출력 신호는 제N+1단 쉬프트 레지스터 서브 회로의 출력 신호보다 제1 사전결정된 지연 기간을 지연한다. 하나의 실시예에서, 사전결정된 지연 기간은 쉬프트 레지스터 서브 회로의 고전압 레벨의 지속 기간인 제2 사전설정된 기간과 같다.
도 4 및 도 5를 또한 참조하시오. 도 4는 본 발명의 제2 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다. 도 5는 본 발명의 제2 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 N=1일 때의 쉬프트 레지스터 서브 회로의 구조도이다. 이 실시예에서의 쉬프트 레지스터 회로의 구조 및 제1 실시예에서의 쉬프트 레지스터 회로의 구조는 기본적으로 동일하다. 차이는 이 실시예에서, 쉬프트 레지스터 회로가 제3 트랜지스터(T3)를 더 포함하고, 제3 트랜지스터(T3)는 제3 게이트(G3), 제3 소스(S3) 및 제3 드레인(D3)을 포함하는데, 제3 게이트(G3)는 제1 클록 신호(CK1)를 수신하고, 제3 소스(S3)는 제2 드레인(D2)에 전기적으로 커플링되며, 제3 드레인(D3)은 제2 소스(S2)에 전기적으로 커플링된다는 것이다. 도 5에 도시된 N=1일 때의 쉬프트 레지스터 서브 회로의 구조 및 도 4에 도시된 제N단 쉬프트 레지스터 서브 회로의 구조는 합치한다. 반복되는 설명은 여기서 생략된다. 제3 트랜지스터(T3)는 출력 파형을 제2 클록 신호(CK2)의 저전압 레벨로 풀다운되게(pulled down) 하기 위해 쉬프트 레지스터 서브 회로의 출력단(여기서는 P(N)임)에서 전하를 급속히 소거할 수 있다. 이 실시예에서, 각개의 신호의 순차도 및 본 발명의 제1 바람직한 실시예에서의 각개의 신호의 순차도는 동일하다. 반복되는 설명은 여기서 생략된다.
도 6을 또한 참조하시오. 도 6은 본 발명의 제3 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다. 이 실시예에서, 제1 인버터(12) 및 제2 인버터(13)의 구조는 동일하다. 제1 인버터(12)는 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함한다. 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함한다. 제1 주 트랜지스터(T51)의 게이트(G) 및 소스(S) 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되고, 제1 주 트랜지스터(T51)의 드레인(D)은 제2 주 트랜지스터(T52)의 게이트에 전기적으로 커플링되며, 제2 주 트랜지스터(T52)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 주 트랜지스터(T52)의 드레인은 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링된다. 제3 주 트랜지스터(T53)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제3 주 트랜지스터(T53)의 소스는 제1 주 트랜지스터(T51)의 드레인에 전기적으로 커플링되며, 제3 주 트랜지스터(T53)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링되고, 제4 주 트랜지스터(T54)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 소스는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링된다. 제1 보조 트랜지스터(T61)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T61)의 드레인은 제2 보조 트랜지스터(T62)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T62)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T62)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링된다. 제3 보조 트랜지스터(T63)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 소스는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 드레인은 저전압 레벨 신호단(VSS)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T64)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 소스는 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 드레인은 저전압 레벨 신호단(VSS)에 전기적으로 커플링된다. 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53) 및 제4 주 트랜지스터(T54)는 제1 인버터(12)의 주 인버터 부분을 구성한다. 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 제1 인버터(12)의 보조 인버터 부분을 구성한다.
제2 인버터(13)는 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함한다. 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함한다. 제1 주 트랜지스터(T71)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 커플링되고, 제1 주 트랜지스터(T71)의 드레인은 제2 주 트랜지스터(T72)의 게이트에 전기적으로 커플링되며, 제2 주 트랜지스터(T72)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 주 트랜지스터(T72)의 드레인은 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링된다. 제3 주 트랜지스터(T73)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 주 트랜지스터(T73)의 소스는 제1 주 트랜지스터(T71)의 드레인에 전기적으로 커플링되며, 제3 주 트랜지스터(T73)의 드레인은 제4 주 트랜지스터(T74)의 드레인에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 소스는 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 드레인은 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링된다. 제1 보조 트랜지스터(T81)의 게이트 및 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T81)의 드레인은 제2 보조 트랜지스터(T82)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T82)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T82)의 드레인은 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T83)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 소스는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 드레인은 저전압 레벨 신호단(VSS)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T84)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 소스는 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 드레인은 저전압 레벨 신호단(VSS)에 전기적으로 커플링된다. 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73) 및 제4 주 트랜지스터(T74)는 제2 인버터(13)의 주 인버터 부분을 구성한다. 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 제2 인버터(13)의 보조 인버터 부분을 구성한다.
도 7 및 도 8을 또한 참조하시오. 도 7은 본 발명의 제4 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다. 도 8은 본 발명의 제4 바람직한 실시예에서의 각개의 신호의 시간 순차도이다. 이 실시예에서, 쉬프트 레지스터 회로(1)는 M단의 쉬프트 레지스터 서브 회로를 포함하는데, M은 3의 배수이고 쉬프트 레지스터 서브 회로의 구조는 동일하다. 다시 말해, 쉬프트 레지스터 서브 회로는 동일한 요소를 포함하고, 쉬프트 레지스터 서브 회로 내의 요소의 연결 관계는 동일하다. 여기서, 제N단 쉬프트 레지스터 서브회로(10), 제N+1단 쉬프트 레지스터 서브 회로(20) 및 제N+2단 쉬프트 레지스터 서브 회로(30)가 쉬프트 레지스터 회로의 소개를 위해 예시된다. 제N단 쉬프트 레지스터 서브 회로(10)의 구조 및 도 4에 도시된 본 발명의 제2 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구조는 동일하다. 반복되는 설명은 여기서 생략된다. 이 실시예에서, 제N+1단 쉬프트 레지스터 서브 회로(20) 및 제N+2단 쉬프트 레지스터 서브 회로(30)의 구조와 이 실시예에서 제N단 쉬프트 레지스터 서브 회로(10)의 구조는 동일하다. 차이는, 제N+1단 쉬프트 레지스터 서브 회로(20) 및 제N+2단 쉬프트 레지스터 서브 회로(30) 내의 각개의 트랜지스터에 로딩되는(loaded) 클록 신호 및 제N단 쉬프트 레지스터 서브 회로(10) 내의 각개의 트랜지스터에 로딩되는 클록 신호가 상이하다는 것이다. 이 실시예에서, 제N단 쉬프트 레지스터 서브 회로(10) 내에서, 제1 트랜지스터(T1)의 게이트는 제1 클록 신호(CK1)로 로딩된다. 제2 트랜지스터(T2)의 드레인은 제2 클록 신호(CK2)로 로딩된다. 제3 트랜지스터(T3)의 게이트는 제1 클록 신호(CK1)로 로딩된다. 제N+1단 쉬프트 레지스터 서브 회로(20) 내에서, 제1 트랜지스터(T1)의 게이트는 제2 클록 신호(CK2)로 로딩된다. 제2 트랜지스터(T2)의 드레인은 제3 클록 신호(CK3)로 로딩된다. 제3 트랜지스터(T3)의 게이트는 제2 클록 신호(CK2)로 로딩된다. 제1 클록 신호(CK1), 제2 클록 신호(CK2) 및 제3 클록 신호(CK3) 모두는 구형파 신호이다. 제1 클록 신호(CK1), 제2 클록 신호(CK2) 및 제3 클록 신호(CK3)의 듀티비 모두는 1보다 더 작다. 제1 클록 신호(CK1), 제2 클록 신호(CK2) 및 제3 클록 신호(CK3)의 고전압 레벨은 서로 합치하지 않는다. 제2 클록 신호(CK2)의 고전압 레벨은 제1 클록 신호(CK1)의 고전압 레벨보다 지연되고, 제2 클록 신호(CK2)의 시작점은 제1 클록 신호(CK1)의 종료점과 동일하다. 제3 클록 신호(CK3)의 고전압 레벨은 제2 클록 신호(CK2)의 고전압 레벨보다 지연되고, 제3 클록 신호(CK3)의 시작점은 제2 클록 신호(CK2)의 종료점과 동일하다.
도 9 및 도 10을 또한 참조하시오. 도 9는 본 발명의 제5 바람직한 실시예에 따른 쉬프트 레지스터 회로의 구조도이다. 도 10은 본 발명의 제5 바람직한 실시예에서의 각개의 신호의 시간 순차도이다. 이 실시예에서, 쉬프트 레지스터 회로는 M단의 쉬프트 레지스터 서브 회로를 포함하는데, M은 4의 배수이고 쉬프트 레지스터 서브 회로의 구조는 동일하다. 다시 말해, 쉬프트 레지스터 서브 회로는 동일한 요소를 포함하고, 쉬프트 레지스터 서브 회로 내의 요소의 연결 관계는 동일하다. 여기서, 제N단 쉬프트 레지스터 서브 회로(10), 제N+1단 쉬프트 레지스터 서브 회로(20), 제N+2단 쉬프트 레지스터 서브 회로(30) 및 제N+3단 쉬프트 레지스터 서브 회로(40)가 쉬프트 레지스터 회로의 소개를 위해 예시된다. 이 실시예에서, 제N단 쉬프트 레지스터 서브 회로(10)의 구조 및 도 4에 도시된 본 발명의 제2 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구조는 동일하다. 반복되는 설명은 여기서 생략된다. 이 실시예에서, 제N+1단 쉬프트 레지스터 서브 회로(20), 제N+2단 쉬프트 레지스터 서브 회로(30) 및 제N+3단 쉬프트 레지스터 서브 회로(40)의 구조와 이 실시예에서 제N단 쉬프트 레지스터 서브 회로(10)의 구조는 동일하다. 차이는, 제N+1단 쉬프트 레지스터 서브 회로(20) 및 제N+2단 쉬프트 레지스터 서브 회로(30) 및 제N+3단 쉬프트 레지스터 서브 회로(40) 내의 각개의 트랜지스터에 로딩되는 클록 신호 및 제N단 쉬프트 레지스터 서브 회로(10) 내의 각개의 트랜지스터에 로딩되는 클록 신호가 상이하다는 것이다. 이 실시예에서, 제N단 쉬프트 레지스터 서브 회로(10) 내에서, 제1 트랜지스터(T1)의 게이트는 제1 클록 신호(CK1)로 로딩된다. 제2 트랜지스터(T2)의 드레인은 제2 클록 신호(CK2)로 로딩된다. 제3 트랜지스터(T3)의 게이트는 제1 클록 신호(CK1)로 로딩된다. 제N+1단 쉬프트 레지스터 서브 회로(20) 내에서, 제1 트랜지스터(T1)의 게이트는 제2 클록 신호(CK2)로 로딩된다. 제2 트랜지스터(T2)의 드레인은 제3 클록 신호(CK3)로 로딩된다. 제3 트랜지스터(T3)의 게이트는 제2 클록 신호(CK2)로 로딩된다. 제N+2단 쉬프트 레지스터 서브 회로(30) 내에서, 제1 트랜지스터의 게이트는 제3 클록 신호(CK3)로 로딩된다. 제2 트랜지스터(T2)의 드레인은 제4 클록 신호(CK4)로 로딩된다. 제3 트랜지스터(T3)의 게이트는 제3 클록 신호(CK3)로 로딩된다. 제N+3단 쉬프트 레지스터 서브 회로(40) 내에서, 제1 트랜지스터의 게이트는 제4 클록 신호(CK4)로 로딩된다. 제2 트랜지스터(T2)의 드레인은 제1 클록 신호(CK1)로 로딩된다. 제3 트랜지스터(T3)의 게이트는 제4 클록 신호(CK4)로 로딩된다. 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3) 및 제4 클록 신호(CK4) 모두는 구형파 신호이다. 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3) 및 제4 클록 신호(CK4)의 듀티비 모두는 1보다 더 작다. 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3) 및 제4 클록 신호(CK4)의 고전압 레벨은 서로 합치하지 않는다. 제2 클록 신호(CK2)의 고전압 레벨은 제1 클록 신호(CK1)의 고전압 레벨보다 지연되고, 제2 클록 신호(CK2)의 시작점은 제1 클록 신호(CK1)의 종료점과 동일하다. 제3 클록 신호(CK3)의 고전압 레벨은 제2 클록 신호(CK2)의 고전압 레벨보다 지연되고, 제3 클록 신호(CK3)의 시작점은 제2 클록 신호(CK2)의 종료점과 동일하다. 제4 클록 신호(CK4)의 고전압 레벨은 제3 클록 신호(CK3)의 고전압 레벨보다 지연되고, 제4 클록 신호(CK4)의 시작점은 제3 클록 신호(CK2)의 종료점과 동일하다. 바람직하게는, 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3) 및 제4 클록 신호(CK4)의 듀티비 모두는 1/3이다.
도 11을 또한 참조하시오. 도 11은 본 발명의 제6 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구조도이다. 이 실시예에서, 제N단 쉬프트 레지스터 서브 회로는 제N단 제어 신호 입력단(G(N-1)), 클록 신호 출력 제어 회로(110), 버퍼(120) 및 제N단 신호 출력단(G(N))을 포함한다. 제N단 제어 신호 입력단(G(N-1))은 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하는 데에 이용된다. 클록 신호 출력 제어 회로(110)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함하고, 제1 트랜지스터(T1)는 제1 게이트(G1), 제1 소스(S1) 및 제1 드레인(D1)을 포함하며, 제2 트랜지스터(T2)는 제2 게이트(G2), 제2 소스(S2) 및 제2 드레인(D2)을 포함하고, 제3 트랜지스터(T3)는 제3 게이트(G3), 제3 소스(S3) 및 제3 드레인(D3)을 포함한다. 제1 트랜지스터(T1)의 게이트는 제N 클록 신호(CK(N))를 수신하고, 제1 소스(S1)는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하기 위해 제N단의 제어 신호 출력단(G(N-1))에 커플링되며, 제1 드레인(D1)은 노드(Q(N))를 통하여 제2 게이트(G2)에 전기적으로 커플링된다. 제1 트랜지스터(T1)는 제N 클록 신호(CK(N))의 제어 하에 노드(Q(N))에 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 송신한다. 제2 드레인(D2)은 제N+1 클록 신호(CK(N+1))를 수신하고, 제2 트랜지스터(T2)는 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호의 제어 하에 제2 소스(S2)에 제N+1 클록 신호(CK(N+1))를 송신한다. 제2 소스(S2)는 클록 신호 출력 제어 회로(11)의 출력단이도록 이용되어 버퍼(120)에 전기적으로 커플링된다. 버퍼(120)는 제2 소스(S2)에 의해 출력되는 신호를 사전결정된 기간으로 버퍼링하여 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 획득하는데 이용되고 이를 제N단 신호 출력단(G(N))을 통하여 출력한다. 제N 클록 신호(CK(N)) 및 제N+1 클록 신호(CK(N+1)) 양자 모두는 구형파 신호이고, 제N 클록 신호(CK(N))의 고전압 레벨 및 제N+1 클록 신호(CK(N+1))의 고전압 레벨은 합치하지 않는다.
버퍼(120)는 직렬로 차례대로 커플링된 제1 인버터(12) 및 제2 인버터(13)를 포함하고, 제1 인버터(12)의 입력단은 클록 신호 출력 제어 회로(110)의 출력 신호를 수신하기 위해 제2 소스(S2)에 커플링된다. 제1 인버터(12)는 클록 신호 출력 제어 회로(110)의 출력 신호를 반전하는 데에 이용된다. 제2 인버터(13)는 제1 인버터(12)로부터의 출력 신호를 반전하는 데에 이용된다. 따라서, 제2 인버터(13)의 출력단으로부터 출력되는 신호의 파형은 클록 신호 출력 제어 회로(110)의 출력 신호의 파형과 합치하나 제2 인버터(13)에 의해 출력되는 신호는 제1 인버터(12) 및 제2 인버터(13)를 거쳐 간 후 클록 신호 출력 제어 회로(110)의 출력 신호보다 사전결정된 기간을 지연한다. 제2 인버터(13)의 출력단은 제N단 신호 출력단(G(N))을 통하여 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 출력하기 위해 제N단 신호 출력단(G(N))에 커플링된다. 두 개의 인버터, 제1 인버터(12) 및 제2 인버터(13)를 포함하는 버퍼(120)는 제N단 쉬프트 레지스터 서브 회로의 출력단으로부터의 출력 신호에 대한 클록 출력 제어 회로(110)의 클록 신호의 영향을 효과적으로 방지할 수 있다.
이 실시예에서, 버퍼(120)는 제3 인버터(14)를 더 포함하고, 제3 인버터(14)의 입력단은 제1 인버터(12) 및 제2 인버터(13) 간의 노드에 전기적으로 커플링되며, 제3 인버터(14)의 출력단은 단계 전이 노드(ST(N))에 전기적으로 커플링되고, 제3 인버터(14)의 출력단으로부터 출력되는 신호는 단계 전이 노드(ST(N))를 통하여 다음 단의 쉬프트 레지스터 서브 회로에 송신된다. 그러므로, 제N 신호 출력단(G(N))의 부하는 감소될 수 있다.
도 12는 본 발명의 제6 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다. 이 실시예에서, 클록 신호 출력 제어 회로(110) 및 도 11에 도시된 클록 신호 출력 제어 회로(110)는 동일하다. 반복되는 설명은 여기서 생략된다. 제1 인버터(12), 제2 인버터(13) 및 제3 인버터(14)의 구조는 동일하다. 여기서, 제1 인버터(12), 제2 인버터(13) 및 제3 인버터(14)가 상세히 소개된다.
제1 인버터(12)는 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함한다. 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함한다. 제1 주 트랜지스터(T51)의 게이트(G) 및 소스(S) 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되고, 제1 주 트랜지스터(T51)의 드레인(D)은 제2 주 트랜지스터(T52)의 게이트에 전기적으로 커플링되며, 제2 주 트랜지스터(T52)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 주 트랜지스터(T52)의 드레인은 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링된다. 제3 주 트랜지스터(T53)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제3 주 트랜지스터(T53)의 소스는 제1 주 트랜지스터(T51)의 드레인에 전기적으로 커플링되며, 제3 주 트랜지스터(T53)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링되고, 제4 주 트랜지스터(T54)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 소스는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링된다. 제1 보조 트랜지스터(T61)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T61)의 드레인은 제2 보조 트랜지스터(T62)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T62)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T62)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링된다. 제3 보조 트랜지스터(T63)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 소스는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T64)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 소스는 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53) 및 제4 주 트랜지스터(T54)는 제1 인버터(12)의 주 인버터 부분을 구성한다. 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 제1 인버터(12)의 보조 인버터 부분을 구성한다.
제2 인버터(13)는 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함한다. 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함한다. 제1 주 트랜지스터(T71)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 커플링되고, 제1 주 트랜지스터(T71)의 드레인은 제2 주 트랜지스터(T72)의 게이트에 전기적으로 커플링되며, 제2 주 트랜지스터(T72)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 주 트랜지스터(T72)의 드레인은 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링된다. 제3 주 트랜지스터(T73)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 주 트랜지스터(T73)의 소스는 제1 주 트랜지스터(T71)의 드레인에 전기적으로 커플링되며, 제3 주 트랜지스터(T73)의 드레인은 제4 주 트랜지스터(T74)의 드레인에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 소스는 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 드레인은 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링된다. 제1 보조 트랜지스터(T81)의 게이트 및 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T81)의 드레인은 제2 보조 트랜지스터(T82)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T82)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T82)의 드레인은 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T83)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 소스는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T84)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 소스는 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73) 및 제4 주 트랜지스터(T74)는 제2 인버터(13)의 주 인버터 부분을 구성한다. 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 제2 인버터(13)의 보조 인버터 부분을 구성한다.
제3 인버터(14)는 제1 주 트랜지스터(T31), 제2 주 트랜지스터(T32), 제3 주 트랜지스터(T33), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함한다. 제1 주 트랜지스터(T31), 제2 주 트랜지스터(T32), 제3 주 트랜지스터(T33), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함한다. 제1 주 트랜지스터(T31)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 커플링되고, 제1 주 트랜지스터(T31)의 드레인은 제2 주 트랜지스터(T32)의 게이트에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드(ST(N))에 전기적으로 커플링된다. 제3 주 트랜지스터(T33)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 주 트랜지스터(T33)의 소스는 제1 주 트랜지스터(T31)의 드레인에 전기적으로 커플링되며, 제3 주 트랜지스터(T33)의 드레인은 제4 주 트랜지스터(T34)의 드레인에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드(ST(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링된다. 제1 보조 트랜지스터(T41)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 커플링되고, 제1 보조 트랜지스터(T41)의 드레인은 제2 보조 트랜지스터(T42)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T43)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 소스는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T43)의 드레인은 저전압 레벨 신호단(VSS2)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 소스는 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호단(VSS2)에 전기적으로 커플링된다. 제1 주 트랜지스터(T31), 제2 주 트랜지스터(T32), 제3 주 트랜지스터(T33) 및 제4 주 트랜지스터(T34)는 제3 인버터(14)의 주 인버터 부분을 구성한다. 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)는 제3 인버터(14)의 보조 인버터 부분을 구성한다. 하나의 실시예에서, 저전압 레벨 신호단(VSS1) 및 저전압 레벨 신호단(VSS2)는 동일한 전압 레벨의 저전압 레벨 신호로 로딩된다.
도 13은 본 발명의 제7 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다. 이 실시예에서, 클록 신호 출력 제어 회로(110) 및 도 11에 도시된 클록 신호 출력 제어 회로(110)는 동일하다. 반복되는 설명은 여기에서 생략된다. 이 실시예에서, 제1 인버터(12), 제2 인버터(13) 및 제3 인버터(14)의 구조는 동일하다. 여기서, 제1 인버터(12), 제2 인버터(13) 및 제3 인버터(14)가 상세히 소개된다.
도 12에 도시된 제6 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도와 비교되면, 이 실시예에서의 제N 쉬프트 레지스터 서브 회로의 구체적 회로 구조 내의 클록 신호 출력 제어 회로(110) 및 도 12에 도시된 제6 바람직한 실시예에서의 클록 신호 출력 제어 회로(110)는 동일하다. 반복되는 설명은 여기서 생략된다. 제1 인버터(12), 제2 인버터(13) 및 제3 인버터(14)의 구조는 동일한 요소를 포함한다. 이 실시예에서, 제1 인버터(12)는 단지 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함한다. 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함한다. 제2 주 트랜지스터(T52)의 게이트는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되고, 제2 주 트랜지스터(T52)의 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 주 트랜지스터(T52)의 드레인은 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링된다. 제4 주 트랜지스터(T54)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T54)의 소스는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 드레인은 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링된다. 제1 보조 트랜지스터(T61)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T61)의 드레인은 제2 보조 트랜지스터(T62)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T62)의 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T62)의 드레인은 제4 보조 트랜지스터(T64)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T63)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 소스는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T64)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 소스는 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다.
제2 인버터(13)는 단지 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함한다. 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함한다. 제2 주 트랜지스터(T72)의 게이트는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되고, 제2 주 트랜지스터(T72)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 주 트랜지스터(T72)의 드레인은 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링된다. 제4 주 트랜지스터(T74)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 소스는 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 드레인은 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링된다. 제1 보조 트랜지스터(T81)의 게이트 및 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T81)의 드레인은 제2 보조 트랜지스터(T82)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T82)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T82)의 드레인은 제4 주 트랜지스터(T84)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T83)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 소스는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T84)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 소스는 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다.
제3 인버터(14)는 단지 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함한다. 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함한다. 제2 주 트랜지스터(T32)의 게이트는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드(ST(N))에 전기적으로 커플링된다. 제4 주 트랜지스터(T34)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드(ST(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 드레인은 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링된다. 제1 보조 트랜지스터(T41)의 게이트 및 소스 양자 모두는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T41)의 드레인은 제2 보조 트랜지스터(T42)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T43)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T43)의 소스는 제1 보조 트랜지스터(T41)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T43)의 드레인은 저전압 레벨 신호단(VSS2)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 소스는 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호단(VSS2)에 전기적으로 커플링된다.
도 14를 참조하시오. 도 14는 본 발명의 제8 바람직한 실시예에 따른 쉬프트 레지스터 회로 내의 제N단 쉬프트 레지스터 서브 회로의 구체적 회로의 구조도이다. 이 실시예에서의 제N 쉬프트 레지스터 서브 회로의 구체적 회로 구조 내의 클록 신호 출력 제어 회로(110) 및 도 12에 도시된 제6 바람직한 실시예에서의 클록 신호 출력 제어 회로(110)는 동일하다. 반복되는 설명은 여기서 생략된다. 이 실시예에서, 제1 인버터(12) 및 제2 인버터(13)는 동일한 요소를 포함한다. 제3 인버터(14)의 요소 및 제1 인버터(12)와 제2 인버터(13) 내의 요소는 상이하다. 이 실시예에서, 제1 인버터(12)는 단지 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함한다. 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함한다. 제2 주 트랜지스터(T52)의 게이트는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되고, 제2 주 트랜지스터(T52)의 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 주 트랜지스터(T52)의 드레인은 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링된다. 제4 주 트랜지스터(T54)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T54)의 소스는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T54)의 드레인은 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링된다. 제1 보조 트랜지스터(T61)의 게이트 및 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T61)의 드레인은 제2 보조 트랜지스터(T62)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T62)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T62)의 드레인은 제4 주 트랜지스터(T54)의 드레인에 전기적으로 커플링된다. 제3 보조 트랜지스터(T63)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T63)의 소스는 제1 보조 트랜지스터(T61)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T63)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T64)의 게이트는 제1 인버터(12)의 입력단(P(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T64)의 소스는 제2 보조 트랜지스터(T62)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T64)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다.
제2 인버터(13)는 단지 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함한다. 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함한다. 제2 주 트랜지스터(T72)의 게이트는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되고, 제2 주 트랜지스터(T72)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 주 트랜지스터(T72)의 드레인은 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링된다. 제4 주 트랜지스터(T74)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T74)의 소스는 제2 인버터(13)의 출력단(132(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T74)의 드레인은 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링된다. 제1 보조 트랜지스터(T81)의 게이트 및 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제1 보조 트랜지스터(T81)의 드레인은 제2 보조 트랜지스터(T82)의 게이트에 전기적으로 커플링되며, 제2 보조 트랜지스터(T82)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되고, 제2 보조 트랜지스터(T82)의 드레인은 제4 주 트랜지스터(T84)의 소스에 전기적으로 커플링된다. 제3 보조 트랜지스터(T83)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제3 보조 트랜지스터(T83)의 소스는 제1 보조 트랜지스터(T81)의 드레인에 전기적으로 커플링되며, 제3 보조 트랜지스터(T83)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다. 제4 보조 트랜지스터(T84)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 보조 트랜지스터(T84)의 소스는 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되며, 제4 보조 트랜지스터(T84)의 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된다.
제3 인버터(14)는 단지 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제2 보조 트랜지스터(T42) 및 제4 보조 트랜지스터(T44)를 포함한다. 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제2 보조 트랜지스터(T42) 및 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함한다. 제2 주 트랜지스터(T32)의 게이트는 제2 인버터(13) 내의 제2 주 트랜지스터(T72)의 게이트에 전기적으로 커플링되고, 제2 주 트랜지스터(T32)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 주 트랜지스터(T32)의 드레인은 단계 전이 노드(ST(N))에 전기적으로 커플링된다. 제4 주 트랜지스터(T34)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되고, 제4 주 트랜지스터(T34)의 소스는 단계 전이 노드(ST(N))에 전기적으로 커플링되며, 제4 주 트랜지스터(T34)의 드레인은 제2 보조 트랜지스터(T42)의 드레인에 전기적으로 커플링된다. 제2 보조 트랜지스터(T42)의 게이트는 제2 주 트랜지스터(T32)의 게이트에 전기적으로 커플링되고, 제2 보조 트랜지스터(T42)의 소스는 고전압 레벨 신호단(VDD)에 전기적으로 커플링되며, 제2 보조 트랜지스터(T42)의 드레인은 제4 보조 트랜지스터(T44)의 소스에 전기적으로 커플링되고, 제4 보조 트랜지스터(T44)의 게이트는 제1 인버터(12)의 출력단(K(N))에 전기적으로 커플링되며, 제4 보조 트랜지스터(T44)의 드레인은 저전압 레벨 신호를 수신하기 위한 저전압 레벨 신호단(VSS2)에 전기적으로 커플링된다.
이상은 본 발명의 실시예인데, 이는 본 발명의 범위를 한정하지 않는다. 위에 기술된 실시예의 사상 및 원리 내의 임의의 수정, 균등한 대체 또는 개선은 발명의 보호 범위에 의해 포섭되어야 한다.

Claims (16)

  1. 쉬프트 레지스터 회로(shift register circuit)로서,
    상기 쉬프트 레지스터 회로는 M개 단(M stages)의 쉬프트 레지스터 서브 회로를 포함하고, 제N단 쉬프트 레지스터 서브 회로는 차례대로 전기적으로 커플링된(coupled) 제N단 제어 신호 입력단(control signal input end), 클록 신호 출력 제어 회로(clock signal output control circuit), 버퍼(buffer) 및 제N단 신호 출력단(signal output end)을 포함하며, 상기 제N단 제어 신호 입력단은 제N-1단 쉬프트 레지스터 서브 회로의 출력 신호를 수신하는 데에 이용되고, 상기 클록 신호 출력 제어 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터는 제1 게이트(gate), 제1 소스(source) 및 제1 드레인(drain)을 포함하고, 상기 제2 트랜지스터는 제2 게이트, 제2 소스 및 제2 드레인을 포함하며, 상기 제1 게이트는 제1 클록 신호를 수신하고, 상기 제1 소스는 상기 제N-1단 쉬프트 레지스터 서브 회로의 상기 출력 신호를 수신하기 위해 상기 제N단 제어 신호 입력단에 커플링되며, 상기 제1 드레인은 노드(node)를 통하여 상기 제2 게이트에 전기적으로 커플링되고, 상기 제1 트랜지스터는 상기 제N-1단 쉬프트 레지스터 서브 회로의 상기 출력 신호를 상기 제1 클록 신호의 제어 하에 상기 노드에 송신하며, 상기 제2 드레인은 제2 클록 신호를 수신하고, 상기 제2 트랜지스터는 상기 제2 클록 신호를 상기 제N-1단 쉬프트 레지스터 서브 회로의 상기 출력 신호의 제어 하에 상기 제2 소스에 송신하며, 상기 제2 소스는 상기 클록 신호 출력 제어 회로의 출력단이도록 이용되어 상기 버퍼에 전기적으로 커플링되고, 상기 버퍼는 상기 제2 소스에 의해 출력되는 신호를 사전결정된 기간으로 버퍼링하여 상기 제N단 쉬프트 레지스터 서브 회로의 출력 신호를 획득하는데 이용되고 이 출력 신호를 상기 제N단 신호 출력단을 통하여 출력하되, 상기 제1 클록 신호 및 상기 제2 클록 신호 양자 모두는 구형파(square wave) 신호이고, 상기 제1 클록 신호의 고전압 레벨과 상기 제2 클록 신호의 고전압 레벨은 합치하지 않으며, 상기 제1 클록 신호의 듀티비(duty ratio)는 1보다 작고, 상기 제2 클록 신호의 듀티비는 1보다 작으며, M 및 N은 자연수이고, M은 N보다 크거나 같은
    쉬프트 레지스터 회로.
  2. 제1항에 있어서,
    상기 쉬프트 레지스터 회로는 제N+1단 쉬프트 레지스터 서브 회로를 더 포함하고, 상기 제N+1단 쉬프트 레지스터 서브 회로는 상기 제N단 쉬프트 레지스터 서브 회로의 동일한 요소를 포함하며, 상기 제N+1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 상기 제2 클록 신호를 수신하고, 상기 제N+1단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 상기 제1 클록 신호를 수신하는
    쉬프트 레지스터 회로.
  3. 제1항에 있어서,
    각각의 쉬프트 레지스터 회로는 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 제3 게이트, 제3 소스 및 제3 드레인을 포함하되, 상기 제3 게이트는 상기 제1 트랜지스터의 상기 제1 게이트의 동일한 클록 신호를 수신하고, 상기 제3 소스는 상기 제2 드레인에 전기적으로 커플링되며, 상기 제3 드레인은 상기 제2 소스에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  4. 제3항에 있어서,
    상기 쉬프트 레지스터 회로는 제N+1단 쉬프트 레지스터 서브 회로 및 제N+2단 쉬프트 레지스터 서브 회로를 더 포함하고, 상기 제N+1단 쉬프트 레지스터 서브 회로 및 상기 제N+2단 쉬프트 레지스터 서브 회로는 상기 제N단 쉬프트 레지스터 서브 회로의 동일한 요소를 포함하며, 상기 제N+1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 상기 제2 클록 신호를 수신하고, 상기 제N+1단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제3 클록 신호를 수신하며, 상기 제N+1단 쉬프트 레지스터 서브 회로의 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제N+1단 쉬프트 레지스터 서브 회로의 상기 제1 트랜지스터의 상기 제1 게이트의 동일한 클록 신호를 수신하고, 상기 제N+2단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 상기 제3 클록 신호를 수신하고, 상기 제N+2단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 상기 제1 클록 신호를 수신하며, 상기 제N+2단 쉬프트 레지스터 서브 회로의 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제N+1단 쉬프트 레지스터 서브 회로의 상기 제1 트랜지스터의 상기 제1 게이트의 동일한 클록 신호를 수신하되, 상기 제3 클록 신호는 구형파 신호이고, 상기 제3 클록 신호의 고전압 레벨 및 상기 제1 클록 신호의 상기 고전압 레벨은 합치하지 않으며, 상기 제3 클록 신호의 상기 고전압 레벨 및 상기 제2 클록 신호의 상기 고전압 레벨은 합치하지 않고, 상기 제3 클록 신호의 듀티비는 1보다 작은
    쉬프트 레지스터 회로.
  5. 제3항에 있어서,
    상기 쉬프트 레지스터 회로는 제N+1단 쉬프트 레지스터 서브 회로, 제N+2단 쉬프트 레지스터 서브 회로 및 제N+3단 쉬프트 레지스터 서브 회로를 더 포함하고, 상기 제N+1단 쉬프트 레지스터 서브 회로, 상기 제N+2단 쉬프트 레지스터 서브 회로 및 상기 제N+3단 쉬프트 레지스터 서브 회로는 상기 제N단 쉬프트 레지스터 서브 회로의 동일한 요소를 포함하며, 상기 제N+1단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 상기 제2 클록 신호를 수신하고, 상기 제N+1단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제3 클록 신호를 수신하며, 상기 제N+1단 쉬프트 레지스터 서브 회로의 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제N+1단 쉬프트 레지스터 서브 회로의 상기 제1 트랜지스터의 상기 제1 게이트의 동일한 클록 신호를 수신하고, 상기 제N+2단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 상기 제3 클록 신호를 수신하고, 상기 제N+2단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 제4 클록 신호를 수신하며, 상기 제N+2단 쉬프트 레지스터 서브 회로의 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제N+1단 쉬프트 레지스터 서브 회로의 상기 제1 트랜지스터의 상기 제1 게이트의 동일한 클록 신호를 수신하고, 상기 제N+3단 쉬프트 레지스터 서브 회로 내의 제1 트랜지스터의 제1 게이트가 상기 제4 클록 신호를 수신하고, 상기 제N+3단 쉬프트 레지스터 서브 회로 내의 제2 트랜지스터의 제2 드레인이 상기 제1 클록 신호를 수신하며, 상기 제N+3단 쉬프트 레지스터 서브 회로의 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제N+3단 쉬프트 레지스터 서브 회로의 제1 트랜지스터의 상기 제1 게이트의 동일한 클록 신호를 수신하되, 상기 제3 클록 신호 및 상기 제4 클록 신호는 구형파 신호이고, 상기 제3 클록 신호의 고전압 레벨 및 상기 제4 클록 신호의 고전압 레벨은 합치하지 않으며, 상기 제3 클록 신호의 상기 고전압 레벨, 상기 제4 클록 신호의 상기 고전압 레벨 및 상기 제1 클록 신호의 상기 고전압 레벨, 상기 제2 클록 신호의 상기 고전압 레벨은 합치하지 않고, 상기 제3 클록 신호의 듀티비는 1보다 작으며, 상기 제4 클록 신호의 듀티비는 1보다 작은
    쉬프트 레지스터 회로.
  6. 제5항에 있어서,
    상기 제1 클록 신호의 상기 듀티비, 상기 제2 클록 신호의 상기 듀티비, 상기 제3 클록 신호의 상기 듀티비 및 상기 제4 클록 신호의 상기 듀티비 모두는 1/3인
    쉬프트 레지스터 회로.
  7. 제1항에 있어서,
    N이 1과 같을 때, 제1단 제어 신호 입력단은 쉬프트 레지스터 활성화 신호(shift register activation signal)를 수신하되, 상기 쉬프트 레지스터 활성화 신호는 상기 제1단 쉬프트 레지스터 서브 회로의 상기 제1 트랜지스터의 활성화를 제어하는 데에 이용되되, 상기 쉬프트 레지스터 활성화 신호는 지속 기간이 제1 사전결정된 기간인 고전압 레벨 신호인
    쉬프트 레지스터 회로.
  8. 제1항에 있어서,
    상기 버퍼는 직렬로 차례대로 커플링된 제1 인버터(inverter) 및 제2 인버터를 포함하고, 상기 제1 인버터의 입력단은 상기 제2 소스에 커플링되며, 상기 제2 인버터의 출력단은 상기 제N단 신호 출력단에 커플링된
    쉬프트 레지스터 회로.
  9. 제8항에 있어서,
    상기 버퍼는 제3 인버터를 더 포함하고, 상기 제3 인버터의 입력단은 상기 제1 인버터 및 상기 제2 인버터 간의 노드에 전기적으로 커플링되며, 상기 제3 인버터의 출력단은 단계 전이 노드(stage transfer node)에 전기적으로 커플링되고, 상기 제3 인버터의 상기 출력단으로부터 출력되는 신호는 상기 단계 전이 노드를 통하여 다음 단(next stage)의 쉬프트 레지스터 서브 회로에 송신되는
    쉬프트 레지스터 회로.
  10. 제9항에 있어서,
    상기 제1 인버터는 제1 주 트랜지스터(T51), 제2 주 트랜지스터(T52), 제3 주 트랜지스터(T53), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함하되, 상기 제1 주 트랜지스터(T51), 상기 제2 주 트랜지스터(T52), 상기 제3 주 트랜지스터(T53), 상기 제4 주 트랜지스터(T54), 상기 제1 보조 트랜지스터(T61), 상기 제2 보조 트랜지스터(T62), 상기 제3 보조 트랜지스터(T63) 및 상기 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제1 주 트랜지스터(T51)의 상기 게이트 및 상기 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단(high voltage level signal end)에 커플링되며, 상기 제1 주 트랜지스터(T51)의 상기 드레인은 상기 제2 주 트랜지스터(T52)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T52)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T52)의 상기 드레인은 상기 제1 인버터의 출력단에 전기적으로 커플링되고, 상기 제3 주 트랜지스터(T53)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되며, 상기 제3 주 트랜지스터(T53)의 상기 소스는 상기 제1 주 트랜지스터(T51)의 상기 드레인에 전기적으로 커플링되고, 상기 제3 주 트랜지스터(T53)의 상기 드레인은 상기 제4 주 트랜지스터(T54)의 상기 드레인에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T54)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T54)의 상기 소스는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제1 보조 트랜지스터(T61)의 상기 게이트 및 상기 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 상기 고전압 레벨 신호단에 커플링되고, 상기 제1 보조 트랜지스터(T61)의 상기 드레인은 상기 제2 보조 트랜지스터(T62)의 상기 게이트에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T62)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T62)의 상기 드레인은 상기 제4 주 트랜지스터(T54)의 상기 드레인에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T63)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T63)의 상기 소스는 상기 제1 보조 트랜지스터(T61)의 상기 드레인에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T63)의 상기 드레인은 저전압 레벨 신호단(low voltage level signal end)(VSS)에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T64)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T64)의 상기 소스는 상기 제2 보조 트랜지스터(T62)의 상기 드레인에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T64)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  11. 제10항에 있어서,
    상기 제2 인버터는 제1 주 트랜지스터(T71), 제2 주 트랜지스터(T72), 제3 주 트랜지스터(T73), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함하되, 상기 제1 주 트랜지스터(T71), 상기 제2 주 트랜지스터(T72), 상기 제3 주 트랜지스터(T73), 상기 제4 주 트랜지스터(T74), 상기 제1 보조 트랜지스터(T81), 상기 제2 보조 트랜지스터(T82), 상기 제3 보조 트랜지스터(T83) 및 상기 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제1 주 트랜지스터(T71)의 상기 게이트 및 상기 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 상기 고전압 레벨 신호단에 커플링되며, 상기 제1 주 트랜지스터(T71)의 상기 드레인은 상기 제2 주 트랜지스터(T72)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T72)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T72)의 상기 드레인은 상기 제2 인버터의 출력단(132(N))에 전기적으로 커플링되며, 상기 제3 주 트랜지스터(T73)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제3 주 트랜지스터(T73)의 상기 소스는 상기 제1 주 트랜지스터(T71)의 상기 드레인에 전기적으로 커플링되며, 상기 제3 주 트랜지스터(T73)의 상기 드레인은 상기 제4 주 트랜지스터(T74)의 상기 드레인에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T74)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T74)의 상기 소스는 상기 제2 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T74)의 상기 드레인은 상기 제4 보조 트랜지스터(T84)의 소스에 전기적으로 커플링되며, 상기 제1 보조 트랜지스터(T81)의 상기 게이트 및 상기 소스는 고전압 레벨 신호를 수신하기 위한 상기 고전압 레벨 신호단에 커플링되고, 상기 제1 보조 트랜지스터(T81)의 상기 드레인은 상기 제2 보조 트랜지스터(T82)의 상기 게이트에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T82)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T82)의 상기 드레인은 상기 제4 보조 트랜지스터(T84)의 상기 소스에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T83)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T83)의 상기 소스는 상기 제1 보조 트랜지스터(T81)의 상기 드레인에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T83)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T84)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T84)의 상기 소스는 상기 제2 보조 트랜지스터(T82)의 상기 드레인에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T84)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  12. 제11항에 있어서,
    상기 제3 인버터는 제1 주 트랜지스터(T31), 제2 주 트랜지스터(T32), 제3 주 트랜지스터(T33), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함하되, 상기 제1 주 트랜지스터(T31), 상기 제2 주 트랜지스터(T32), 상기 제3 주 트랜지스터(T33), 상기 제4 주 트랜지스터(T34), 상기 제1 보조 트랜지스터(T41), 상기 제2 보조 트랜지스터(T42), 상기 제3 보조 트랜지스터(T43) 및 상기 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제1 주 트랜지스터(T31)의 상기 게이트 및 상기 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 커플링되며, 상기 제1 주 트랜지스터(T31)의 상기 드레인은 상기 제2 주 트랜지스터(T32)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T32)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T32)의 상기 드레인은 상기 단계 전이 노드에 전기적으로 커플링되고, 상기 제3 주 트랜지스터(T33)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제3 주 트랜지스터(T33)의 상기 소스는 상기 제1 주 트랜지스터(T31)의 상기 드레인에 전기적으로 커플링되고, 상기 제3 주 트랜지스터(T33)의 상기 드레인은 상기 제4 주 트랜지스터(T34)의 상기 드레인에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T34)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T34)의 상기 소스는 상기 단계 전이 노드에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T34)의 상기 드레인은 상기 제4 보조 트랜지스터(T44)의 상기 소스에 전기적으로 커플링되고, 상기 제1 보조 트랜지스터(T41)의 상기 게이트 및 상기 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 상기 고전압 레벨 신호단에 커플링되며, 상기 제1 보조 트랜지스터(T41)의 상기 드레인은 상기 제2 보조 트랜지스터(T42)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T42)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T42)의 상기 드레인은 상기 제4 보조 트랜지스터(T44)의 상기 소스에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T43)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T43)의 상기 소스는 상기 제1 보조 트랜지스터(T41)의 상기 드레인에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T43)의 상기 드레인은 저전압 레벨 신호단에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T44)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T44)의 상기 소스는 상기 제2 보조 트랜지스터(T42)의 상기 드레인에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T44)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  13. 제9항에 있어서,
    상기 제1 인버터는 제2 주 트랜지스터(T52), 제4 주 트랜지스터(T54), 제1 보조 트랜지스터(T61), 제2 보조 트랜지스터(T62), 제3 보조 트랜지스터(T63) 및 제4 보조 트랜지스터(T64)를 포함하되, 상기 제2 주 트랜지스터(T52), 상기 제4 주 트랜지스터(T54), 상기 제1 보조 트랜지스터(T61), 상기 제2 보조 트랜지스터(T62), 상기 제3 보조 트랜지스터(T63) 및 상기 제4 보조 트랜지스터(T64)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제2 주 트랜지스터(T52)의 상기 게이트는 상기 제1 보조 트랜지스터(T61)의 상기 드레인에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T52)의 상기 소스는 고전압 레벨 신호를 수신하기 위한 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T52)의 상기 드레인은 상기 제1 인버터의 출력단에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T54)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T54)의 상기 소스는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T54)의 상기 드레인은 상기 제2 보조 트랜지스터(T62)의 상기 드레인에 전기적으로 커플링되고, 상기 제1 보조 트랜지스터(T61)의 상기 게이트 및 상기 소스 양자 모두는 고전압 레벨 신호를 수신하기 위한 상기 고전압 레벨 신호단에 커플링되며, 상기 제1 보조 트랜지스터(T61)의 상기 드레인은 상기 제2 보조 트랜지스터(T62)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T62)의 상기 소스는 고전압 레벨 신호를 수신하기 위한 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T62)의 상기 드레인은 상기 제4 보조 트랜지스터(T64)의 상기 소스에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T63)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T63)의 상기 소스는 상기 제1 보조 트랜지스터(T61)의 상기 드레인에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T63)의 상기 드레인은 저전압 레벨 신호단(VSS1)에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T64)의 상기 게이트는 상기 제1 인버터의 상기 입력단에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T64)의 상기 소스는 상기 제2 보조 트랜지스터(T62)의 상기 드레인에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T64)의 상기 드레인은 상기 저전압 레벨 신호단(VSS1)에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  14. 제13항에 있어서,
    상기 제2 인버터는 제2 주 트랜지스터(T72), 제4 주 트랜지스터(T74), 제1 보조 트랜지스터(T81), 제2 보조 트랜지스터(T82), 제3 보조 트랜지스터(T83) 및 제4 보조 트랜지스터(T84)를 포함하되, 상기 제2 주 트랜지스터(T72), 상기 제4 주 트랜지스터(T74), 상기 제1 보조 트랜지스터(T81), 상기 제2 보조 트랜지스터(T82), 상기 제3 보조 트랜지스터(T83) 및 상기 제4 보조 트랜지스터(T84)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제2 주 트랜지스터(T72)의 상기 게이트는 상기 제1 보조 트랜지스터(T81)의 상기 드레인에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T72)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T72)의 상기 드레인은 상기 제2 인버터의 출력단에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T74)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T74)의 상기 소스는 상기 제2 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T74)의 상기 드레인은 상기 제2 보조 트랜지스터(T82)의 드레인에 전기적으로 커플링되고, 상기 제1 보조 트랜지스터(T81)의 상기 게이트 및 상기 소스는 상기 고전압 레벨 신호단에 커플링되며, 상기 제1 보조 트랜지스터(T81)의 상기 드레인은 상기 제2 보조 트랜지스터(T82)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T82)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T82)의 상기 드레인은 상기 제4 주 트랜지스터(T84)의 상기 소스에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T83)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T83)의 상기 소스는 상기 제1 보조 트랜지스터(T81)의 상기 드레인에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T83)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T84)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T84)의 상기 소스는 상기 제2 보조 트랜지스터(T82)의 상기 드레인에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T84)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  15. 제14항에 있어서,
    상기 제3 인버터는 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제1 보조 트랜지스터(T41), 제2 보조 트랜지스터(T42), 제3 보조 트랜지스터(T43) 및 제4 보조 트랜지스터(T44)를 포함하되, 상기 제2 주 트랜지스터(T32), 상기 제4 주 트랜지스터(T34), 상기 제1 보조 트랜지스터(T41), 상기 제2 보조 트랜지스터(T42), 상기 제3 보조 트랜지스터(T43) 및 상기 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제2 주 트랜지스터(T32)의 상기 게이트는 상기 제1 보조 트랜지스터(T41)의 상기 드레인에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T32)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T32)의 상기 드레인은 상기 단계 전이 노드에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T34)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T34)의 상기 소스는 상기 단계 전이 노드에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T34)의 상기 드레인은 상기 제4 보조 트랜지스터(T44)의 상기 소스에 전기적으로 커플링되고, 상기 제1 보조 트랜지스터(T41)의 상기 게이트 및 상기 소스 양자 모두는 상기 고전압 레벨 신호단에 커플링되며, 상기 제1 보조 트랜지스터(T41)의 상기 드레인은 상기 제2 보조 트랜지스터(T42)의 상기 게이트에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T42)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T42)의 상기 드레인은 상기 제4 보조 트랜지스터(T44)의 상기 소스에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T43)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되며, 상기 제3 보조 트랜지스터(T43)의 상기 소스는 상기 제1 보조 트랜지스터(T41)의 상기 드레인에 전기적으로 커플링되고, 상기 제3 보조 트랜지스터(T43)의 상기 드레인은 저전압 레벨 신호단에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T44)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T44)의 상기 소스는 상기 제2 보조 트랜지스터(T42)의 상기 드레인에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T44)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링된
    쉬프트 레지스터 회로.
  16. 제14항에 있어서,
    상기 제3 인버터는 제2 주 트랜지스터(T32), 제4 주 트랜지스터(T34), 제2 보조 트랜지스터(T42) 및 제4 보조 트랜지스터(T44)를 포함하되, 상기 제2 주 트랜지스터, 상기 제4 주 트랜지스터(T34), 상기 제2 보조 트랜지스터(T42) 및 상기 제4 보조 트랜지스터(T44)는 각각 게이트, 소스 및 드레인을 포함하고, 상기 제2 주 트랜지스터(T32)의 상기 게이트는 상기 제2 인버터 내의 상기 제2 주 트랜지스터(T72)의 상기 게이트에 전기적으로 커플링되며, 상기 제2 주 트랜지스터(T32)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 주 트랜지스터(T32)의 상기 드레인은 상기 단계 전이 노드에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T34)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 주 트랜지스터(T34)의 상기 소스는 상기 단계 전이 노드에 전기적으로 커플링되며, 상기 제4 주 트랜지스터(T34)의 상기 드레인은 상기 제2 보조 트랜지스터(T42)의 상기 드레인에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T42)의 상기 게이트는 상기 제2 주 트랜지스터(T32)의 상기 게이트에 전기적으로 커플링되며, 상기 제2 보조 트랜지스터(T42)의 상기 소스는 상기 고전압 레벨 신호단에 전기적으로 커플링되고, 상기 제2 보조 트랜지스터(T42)의 상기 드레인은 상기 제4 보조 트랜지스터(T44)의 상기 소스에 전기적으로 커플링되며, 상기 제4 보조 트랜지스터(T44)의 상기 게이트는 상기 제1 인버터의 상기 출력단에 전기적으로 커플링되고, 상기 제4 보조 트랜지스터(T44)의 상기 드레인은 상기 저전압 레벨 신호단에 전기적으로 커플링된
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