JP2016517216A - 組み込みｔ２ｖａｄｃを有する混合信号ｔｄｃ - Google Patents

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Abstract

時間デジタル変換器は、基準クロック信号および発振する信号の遷移時間の間の差を、その値が遷移のタイミング差に比例するデジタル信号に変換する。時間デジタル変換器は、エッジ検出器と、時間電圧変換器と、アナログデジタル変換器とを含む。エッジ検出器は、基準クロック信号の各期間中に、基準クロック信号のエッジに最も近い、発振する信号のエッジ（遷移）を検出するように構成される。時間電圧変換器は、発振する信号の検出されたエッジと基準クロック信号のエッジとの間の時間の差に比例するアナログ信号を生成するように構成される。アナログデジタル変換器は、アナログ信号を、その値が発振する信号の検出されたエッジおよび基準クロック信号のエッジの発生の間の比例する差である、デジタル信号に変換するように構成される。

Description

[0001]本開示は、電子回路に関し、よりパティキュアルリー（particualrly）、時間デジタル変換器に関する。
[0002]時間デジタル変換器（ＴＤＣ）は、２つの信号の遷移時間の間の差を、その値がそのようなタイミング差に比例するデジタル信号に変換する電子回路である。時間デジタル変換器は、発振する信号の位相をクロック信号の位相にロックさせるために、基準クロック信号および発振している信号の遷移時間の間の差をデジタル信号に変換するための位相ロックループで使用され得る。
[0003]時間デジタル変換器は、基準クロック信号および発振する信号の遷移時間の間の差を、その値が遷移のタイミング差に比例するデジタル信号に変換する。時間デジタル変換器は、本発明の一実施形態によれば、エッジ検出器と、時間電圧変換器と、アナログデジタル変換器とを含む。
[0004]エッジ検出器は、基準クロック信号の各期間中に、基準クロック信号のエッジに最も近い、発振する信号のエッジ（遷移）を検出するように構成される。時間電圧変換器は、発振する信号の検出されたエッジおよび基準クロック信号のエッジの発生の間の差に比例する値を有する、アナログ信号を生成するように構成される。アナログデジタル変換器は、アナログ信号をデジタル信号に変換するように構成される。
[0005]一実施形態では、時間デジタル変換器は、リセット信号に応答して規定の電圧レベルに充電される、第１および第２の差動出力を有する。その後、発振する信号の検出されたエッジおよび基準クロック信号の相対的な到達時間に応じて、差動出力のうちの一方は、他方の差動出力が同じ規定の電圧レベルのままでありながら、より高い電圧に充電する（または、より低い電圧に放電する）ことが可能である。２つのエッジの到達時間の間の期間が長ければ長いほど、電圧の増大（または、減少）の量は大きくなる。このことを実現するために、基準クロック信号のエッジが、発振する信号の検出されたエッジより進んでいる場合、導電路は、第１の差動出力と第１の電源電圧との間に、第１および第２のトランジスタを介して形成される。反対に、基準クロック信号のエッジが、発振する信号の検出されたエッジより遅れている場合、導電路は、第２の差動出力と第１の電源電圧との間に、第３および第４のトランジスタを介して形成される。
[0006]一実施形態では、時間デジタル変換器の第１の差動出力は、第５のトランジスタを介して規定の電圧レベルに充電され、時間デジタル変換器の第２の差動出力は、第６のトランジスタを介して規定の電圧レベルに充電される。規定の電圧レベルは、第２の電源電圧であり得る。
[0007]一実施形態では、第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、第２の電源電圧は、第１の電源電圧よりも低い。一実施形態では、時間デジタル変換器は、さらに、第１および第２の多数のコンデンサを部分的に含む。第１の多数のコンデンサの各々は、第１の多数の制御信号のうちの異なる制御信号に応答して、第１の差動出力と第２の電源電圧との間に結合されるように構成される。同様に、第２の多数のコンデンサの各々は、第２の多数の制御信号のうちの異なる制御信号に応答して、第２の差動出力と第２の電源電圧との間に結合されるように構成される。
[0008]一実施形態では、アナログデジタル変換器は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器である。そのような実施形態では、第１および第２の多数のコンデンサは、ＳＡＲアナログデジタル変換器のための、サンプルおよびホールド動作を実行するために使用される。そのような実施形態では、ＳＡＲアナログデジタル変換器は、さらに、第１および第２の多数の制御信号を生成するように構成される制御論理を含む。
[0009]一実施形態では、アナログデジタル変換器は、さらに、時間電圧変換器の第１および第２の差動出力の電圧を比較し、比較信号を制御論理に供給するように構成される比較器を含む。制御論理は、時間電圧変換器の出力信号を生成する。
[0010]一実施形態では、エッジ検出器は、多数のバッファと、多数の可変コンデンサとを含む。可変コンデンサのうちの１つまたは複数の静電容量を変えることによって、バッファのサブセットの各々の両端間の遅延は、発振する信号の期間の規定の一部分に実質的に等しくなるように調整される。エッジ検出器は、さらに、そのクロック端子がいくつかのバッファの出力信号を受ける多数のフリップフロップを含む。
[0011]基準クロック信号および発振する信号の遷移時間の間の差をデジタル信号に変換する方法は、 − 基準クロック信号の各期間中に − 基準クロック信号の遷移に時間において最も近い、発振する信号の遷移を検出することと、第１および第２の差動出力を第１の電源電圧に充電することと、第１の時間期間中の基準クロック信号の遷移に応答して、第１の導電路を第１の差動出力と第２の電源電圧との間に形成することと、第１の時間期間に重なり合わない第２の時間期間中の、発振する信号の検出されたエッジに応答して、第２の導電路を第２の差動出力と第２の電源電圧との間に形成することと、そのような遷移時間の間の差に比例するアナログ信号を生成することと、アナログ信号をデジタル化することとを含む。
[0012]デジタル制御ロックループは、位相検出器と、ループフィルタと、デジタル方式で制御される発振器と、時間デジタル変換器とを部分的に含む。位相検出器は、位相誤差信号を生成するために、基準信号の位相とループ信号の位相との間の差を検出するように構成される。ループフィルタは、ノイズの高周波成分を位相誤差信号から、フィルタに通して除去するように構成される。デジタル方式で制御される発振器は、フィルタに通された位相誤差信号に応答して、発振する信号を生成するように構成される。時間デジタル変換器は、基準クロック信号および発振する信号の遷移時間の間の差を、ループ信号を表現するデジタル信号に変換する。
[0013]本開示の態様が例として示される。添付の図では、同様の参照番号が同様の要素を示す。
[0014]本発明の例示的な一実施形態による時間デジタル変換器のブロック図。 [0015]本発明の例示的な一実施形態による時間デジタル変換器の概略図。 [0016]図２Ａの時間電圧変換器と関連したいくつかの信号のタイミング図。 [0017]本発明の例示的な別の実施形態による図１の時間電圧変換器の概略図。 [0018]本発明の例示的な一実施形態による図１の時間電圧変換器の概略図。 [0019]本発明の例示的な一実施形態による図１のアナログデジタル変換器の簡易化したブロック図。 [0020]本発明の例示的な一実施形態による図１のエッジ検出器に配置される調整可能な遅延チェーンの概略図。 [0021]図６Ａの調整可能な遅延チェーンと関連したいくつかの信号のタイミング図。 [0022]本発明の例示的な一実施形態による図１のエッジ検出器に配置される論理回路のブロック図。 [0023]図６Ａの論理回路と関連したいくつかの信号のタイミング図。 図６Ａの論理回路と関連したいくつかの信号のタイミング図。 [0024]本発明の一実施形態による時間デジタル変換器を実施するデジタル位相ロックループのブロック図。 [0025]本発明の一実施形態によるフローチャートまたは１対の信号の遷移時間の間の差をデジタルの電圧に変換すること。
[0026]次に、本出願の一部を形成する、添付の図面に関していくつかの例示的な実施形態について説明する。本開示の１つまたは複数の態様が実施され得る特定の実施形態が以下に記載されるが、他の実施形態が使用され得、本開示の範囲から逸脱することなく様々な修正がなされ得る。
[0027]図１は、本発明の例示的な一実施形態による時間デジタル変換器（ＴＤＣ）５０のブロック図である。ＴＤＣ５０は、エッジ検出器１００と、時間電圧変換器（Ｔ２Ｖ）１５０と、アナログデジタル変換器（ＡＤＣ）３００とを、部分的に含むように示される。
[0028]エッジ検出器１００は、発振する信号ＤＣＯ１０と、信号ＤＣＯ１０よりも長い時間期間を有する基準クロック信号ＦＲＥＦ１２とを、受けるように構成される。したがって、信号ＦＲＥＦ１２の各期間中に、いくつかの遷移（エッジ）が信号ＤＣＯ１０に発生する。一実施形態では、信号ＦＲＥＦ１２の各期間中に、エッジ検出器１００は、その期間の中で信号ＦＲＥＦ１２の立ち上がり（または、立ち下がり）エッジに時間において最も近いＤＣＯ１０の立ち上がり（または、立ち下がり）エッジ以外の、ＤＣＯ１０信号のすべてのエッジをフィルタに通して除去する。信号ＦＲＥＦ１２の立ち上がり（または、立ち下がり）エッジに時間において最も近いものとして検出されたＤＣＯ１０信号のエッジは、出力信号ＣＫＶ１４として供給される。信号ＦＲＥＦ１２の対応するエッジは、出力信号ＲＥＦ１６としてエッジ検出器１００によって供給される。別の実施形態では、信号ＦＲＥＦ１２の各期間中に、エッジ検出器１００は、ＦＲＥＦ１２信号のエッジに２番目に近いＤＣＯ１０のエッジを検出し得る。さらに他の実施形態では、各期間中に、エッジ検出器１００は、ＦＲＥＦ１２のエッジと規定の関係を満たすＤＣＯ１０のエッジを検出する。すべてのそのような実施形態で検出されたＤＣＯ１０のエッジは、出力信号ＣＫＶ１４として供給される。
[0029]Ｔ２Ｖ変換器１５０は、信号ＣＫＶ１４およびＲＥＦ１６の遷移時間（エッジ）の差に比例する電圧を生成するように構成される。したがって、信号ＣＫＶ１４およびＲＥＦ１６の遷移の間の時間差（遅延）が長ければ長いほど、Ｔ２Ｖ変換器１５０の出力ノードＯＵＴ１８およびＯＵＴ＿Ｂ２０の間に生成される差動電圧が大きくなる。以下でさらに述べられるように、信号ＲＥＳＥＴ２６は、出力ノードＯＵＴ１８およびＯＵＴ＿Ｂ２０の電圧を、規定の電圧レベルに充電するために使用される。ＡＤＣ３００は、ＡＤＣ３００が出力ノードＯＵＴ１８、ＯＵＴ＿Ｂ２０から受ける差動電圧を、１対の差動のＮビットのデジタル信号Ｂ［１：Ｎ］２２およびＢＢ［１：Ｎ］２４に変換するように構成される。ＡＤＣ３００は、継続的近似化レジスタ（ＳＡＲ）ＡＤＣであり得る。
[0030]図２Ａは、本発明の例示的な一実施形態による、そこに配置されるＴ２Ｖ変換器２００を有するＴＤＣ７５の概略図である。Ｔ２Ｖ２００は、図１のＴ２Ｖ１５０の一実施形態であり、トランジスタ２０２、２０４、２０６、２１２、２１４、２１６、コンデンサ２２０、２２２を含み、同様にインバータ２０８および２１８を含むように示される。図２Ｂは、図２ＡのＴ２Ｖ変換器２００と関連したいくつかの信号のタイミング図である。
[0031]図２Ａおよび図２Ｂを同時に参照すると、信号ＲＥＳＥＴ２６は、出力ノードＯＵＴ１８と、ＯＵＴ＿Ｂ２０とを、それぞれ、ＰＭＯＳトランジスタ２０２および２１２を介した電源電圧ＶＤＤにリセットする。コンデンサ２２０、２２２は、ノードＯＵＴ１８、ＯＵＴ＿Ｂ２０に蓄積される電荷を保持する。図２Ｂでは、期間（Ｔ０−Ｔ１）中に信号ＲＥＳＥＴ２６がローであるものとして示され、それによって、ノードＯＵＴ１８と、ＯＵＴ＿Ｂ２０とを、電源電圧ＶＤＤにリセットさせる。
[0032]信号ＲＥＦ１６の立ち上がりエッジが、信号ＣＫＶ１４の対応する立ち上がりエッジの前に到達する場合、トランジスタ２１４および２０６はターンオンし、したがって、ノードＯＵＴ＿Ｂ２０から接地への導電路をもたらし、一方、ノードＯＵＴ１８の電圧は電源電圧ＶＤＤのままである。図２Ｂでは、信号ＲＥＦ１６の立ち上がりエッジ２５２は、時間Ｔ１において発生し、信号ＣＫＶ１４の立ち上がりエッジは、時間Ｔ２において発生する。Ｔ２の前にＴ１が現れるので、期間（Ｔ２−Ｔ１）中に、ノードＯＵＴ＿Ｂ２０は、その高い電圧レベルＶＤＤからより低い電圧レベルＶ１に、トランジスタ２１４および２０６を介して放電される。しかしながら、期間（Ｔ２−Ｔ１）中に、トランジスタ２０４がオープンのままであるので、ノードＯＵＴ１８はＶＤＤのままである。ノードＯＵＴ＿Ｂ２０の電圧レベルのＶＤＤからＶ１への降下は、期間（Ｔ２−Ｔ１）に依存する。言い換えれば、信号ＲＥＦおよびＣＫＶの対応するエッジの到達の間の遅延が長ければ長いほど、ノードＯＵＴ＿Ｂの電圧レベルの降下は大きくなる。
[0033]同様に、信号ＲＥＦ１６の立ち上がりエッジが、信号ＣＫＶ１４の対応する立ち上がりエッジの後に到達する場合、トランジスタ２０４および２１６はターンオンし、したがって、ノードＯＵＴ１８から接地への導電路をもたらし、一方、ノードＯＵＴ＿Ｂ２０の電圧はＶＤＤのままである。図２Ｂでは、リセット信号ＲＥＳＥＴ２６は、期間（Ｔ４−Ｔ３）中に低いレベルにあるものとして示され、したがって、ノードＯＵＴ１８と、ＯＵＴ＿Ｂ２０とを、電源電圧ＶＤＤに充電させる。リセット動作の後、信号ＲＥＦ１６の立ち上がりエッジ２６２は、時間Ｔ５において発生するように示され、信号ＣＫＶ１４の立ち上がりエッジは、時間Ｔ４において発生するように示される。Ｔ５がＴ４の後に現れるので、ノードＯＵＴ１８は、ＶＤＤからより低い電圧レベルＶ２に放電される。ノードＯＵＴ１８の電圧レベルのＶＤＤからＶ２への降下は、期間（Ｔ５−Ｔ４）に依存する。言い換えれば、信号ＲＥＦ１６およびＣＫＶ１４の対応するエッジ（すなわち、遷移時間）の到達時間の間の遅延が長ければ長いほど、ノードＯＵＴ１８の電圧レベルの降下は大きくなる。以下でさらに説明するように、ノードＯＵＴ１８およびＯＵＴ＿Ｂ２０の間の差動電圧は、その出力電圧がＴＤＣの出力を表現するアナログデジタル変換器によって、デジタル信号に変換される。
[0034]図３は、本発明の例示的な別の実施形態によるＴ２Ｖ変換器２２５の概略図である。Ｔ２Ｖ２２５は、図１のＴ２Ｖ１５０の一実施形態であり、トランジスタ２３８、２４０、２４２、２５８、２６０、２６２、インバータ２３０、２３２、２３４、２５０、２５２、２５４およびコンデンサ２３６、２５６を含むように示される。
[0035]Ｔ２Ｖ２２５は、Ｔ２Ｖ変換器２２５では、ＮＭＯＳトランジスタ２４２および２６２がリセット信号ＲＥＳＥＴ１６に応答して、出力ノードＯＵＴ１８と、ＯＵＴ＿Ｂ２０とを、基準電圧Ｖｒｅｆに充電させること以外は、Ｔ２Ｖ変換器２００と同じ方式で動作する。そのようなリセットの後、トランジスタ２４０、２５８のいずれかは、ノードＯＵＴ１８から電源電圧Ｖｃｈｇへの導電路を形成するために、上で同調され、または反対に、トランジスタ２６０、２３８は、ノードＯＵＴ＿Ｂ２０から電源電圧Ｖｃｈｇへの導電路を形成するために、上で同調される。詳細には、信号ＲＥＦ１６およびＣＫＶ１４の立ち上がりエッジの相対的なタイミングに応じて、ノードＯＵＴ１８またはＯＵＴ＿Ｂ２０のうちの一方の電圧はＶｒｅｆから増大することが可能であり、他方のノードの電圧はＶｒｅｆのままである。この電圧の増大の大きさは、信号ＣＫＶ１４およびＲＥＦ１６の対応するエッジの到達時間の間の差に依存する。
[0036]信号ＲＥＦ１６の立ち上がりエッジが、信号ＣＫＶ１４の対応する立ち上がりエッジの前に到達する場合、トランジスタ２４０、２５８は、ノードＯＵＴ１８と電源電圧Ｖｃｈｇとの間に導電路を形成するためにターンオンする。したがって、ノードＯＵＴ１８の電圧は、増大できるようにされる。ノードＯＵＴ１８の電圧レベルの増大は、信号ＣＫＶ１４およびＲＥＦ１６の立ち上がりエッジの到達時間の差によって規定される期間に依存する。この差が大きければ大きいほど、ノードＯＵＴ１８における電圧の増大は大きくなる。トランジスタ２６０および２３８がこの期間中はオフのままであるので、ノードＯＵＴ＿Ｂ２０の電圧は電圧Ｖｒｅｆのままである。ノードＯＵＴ１８およびＯＵＴ＿Ｂ２０の電圧の差は、ＴＤＣの出力電圧を表現するデジタル信号に変換される。一実施形態では、Ｖｒｅｆは、接地電位である。
[0037]同様に、信号ＲＥＦ１６の立ち上がりエッジが、信号ＣＫＶ１４の対応する立ち上がりエッジの後に到達する場合、トランジスタ２６０、２３８は、ノードＯＵＴ＿Ｂ２０と電源電圧Ｖｃｈｇとの間に導電路を形成するためにターンオンする。したがって、ノードＯＵＴ＿Ｂ２０の電圧は、増大できるようにされる。ノードＯＵＴ＿Ｂ２０の電圧レベルの増大は、信号ＣＫＶ１４およびＲＥＦ１６の立ち上がりエッジの到達時間の差によって規定される期間に依存する。この差が大きければ大きいほど、ノードＯＵＴ＿Ｂ２０における電圧の増大は大きくなる。トランジスタ２４０および２５８がそのような期間中はオフのままであるので、ノードＯＵＴ１８の電圧は電圧Ｖｒｅｆのままである。ノードＯＵＴ１８およびＯＵＴ＿Ｂ２０の電圧の差は、ＴＤＣの出力電圧を表現するデジタル信号に変換される。
[0038]図４は、本発明の例示的な別の実施形態によるＴ２Ｖ変換器２５０の概略図である。Ｔ２Ｖ変換器２５０は、図１のＴ２Ｖ１５０の一実施形態であり、Ｔ２Ｖ変換器２５０が、コンデンサ２４４、２６４の代りに、第１および第２のコンデンサバンク２８０、２９０を含むこと以外は、Ｔ２Ｖ変換器２２５に類似である。コンデンサバンク２８０および２９０は、継続的近似化レジスタ（ＳＡＲ）ＡＤＣの部分である。したがって、そのような実施形態では、ＡＤＣのコンデンサバンクは、Ｔ２Ｖの回路内に統合される。
[0039]コンデンサバンク２８０は、Ｎ個のコンデンサ２８２iと、Ｎ個のスイッチ２８４iとを含み、ここで、ｉは１からＮまで変化する整数である。各コンデンサ２８２iの第１の端子は、ノードＯＵＴ１８に結合される。各コンデンサ２８２iの第２の端子は、信号ＰｈｉＰのＮ個のビットのうちの１つに応答してオープンまたはクローズする関連付けられたスイッチ２８４iを介して、電源電圧Ｖｒｅｆに結合される。言い換えれば、コンデンサ２８２iの第２の端子は、関連付けられたスイッチ２８４iをクローズするためにＮビット信号ＰｈｉＰのビットがアサートされると、電圧Ｖｒｅｆを受ける。
[0040]同様に、コンデンサバンク２９０は、Ｎ個のコンデンサ２９２iと、Ｎ個のスイッチ２９４iとを含む。各コンデンサ２９２iの第１の端子は、ノードＯＵＴ＿Ｂ２０に結合される。各コンデンサ２９２iの第２の端子は、信号ＰｈｉＮのＮ個のビットのうちの１つに応答してオープンまたはクローズする関連付けられたスイッチ２９４iを介して、電源電圧Ｖｒｅｆに結合される。言い換えれば、コンデンサ２９２iの第２の端子は、関連付けられたスイッチ２９４iをクローズするためにＮビット信号ＰｈｉＮのビットｉがアサートされると、Ｖｒｅｆを受ける。以下でさらに述べられるように、コンデンサバンク２８０、２９０の出力ノードＯＵＴ１８、ＯＵＴ＿Ｂ２０の間の差動電圧は、ＡＤＣを使用してデジタル信号に変換される。
[0041]図５は、本発明の例示的な一実施形態による図１のＡＤＣ３００の簡易化したブロック図である。図５のＡＤＣ３００はＳＡＲ ＡＤＣであるものとして示されるけれども、ＡＤＣ３００が任意のＡＤＣであり得ることが理解される。ＡＤＣ３００は、ノードＯＵＴ１８、ＯＵＴ＿Ｂ２０の間に供給される差動電圧を、Ｎビットのデジタル信号に変換するように構成される。
[0042]ＡＤＣ３００は、比較器３１０と、制御論理３２０と、図４を参照して上述されたコンデンサバンク２８０、２９０とを含むように示される。コンデンサバンク２８０、２９０のコンデンサ２８２iおよび２９２iは、ノードＯＵＴ１８、ＯＵＴ＿Ｂ２０の電圧をサンプルし、これらの電圧を比較器３１０による比較のためにホールドする。比較器３１０の出力は、比較器の出力端子Ｐ、Ｎの間に供給されるレールツーレールの差動電圧である。制御論理３２０は、ＴＤＣの出力を表現する１対のＮビット差動信号Ｂ［１：Ｎ］およびＢＢ［１：Ｎ］を生成するために、比較器３１０の出力端子Ｐ、Ｎの間に現れる差動電圧をデジタル化するように構成される。コンデンサバンク２８０、２９０のスイッチ２８４iおよび２９４iを制御する差動信号ＰｈｉＰ［１：Ｎ］およびＰｈｉＮ［１：Ｎ］も、制御論理３２０によって生成される。
[0043]図６Ａおよび図７Ａはともに、本発明の一実施形態による図１のエッジ検出器１００の概略図である。図６Ａは、クロック信号Ｆｒｅｆ１２の多数の位相を生成するように構成される調整可能な遅延チェーン４５０の概略図である。図７Ａは、信号ＣＫＶ１４およびＲＥＦ１６を生成するように構成される論理回路５００のブロック図である。
[0044]図６Ａに見られるように、遅延チェーン４５０は、遅延ロックループ４４０、多数のバッファ４０４、４０６、４０８、４１０、４１２、４１４、およびバッファの間に配置された多数の可変コンデンサ４２４、４２６、４２８、４３０、４３２、４３４を含むように示される。可変コンデンサの静電容量は、その入力および出力端子に可変コンデンサを有するバッファのうちの任意のものの両端間の遅延が、信号ＤＣＯ１０の期間の４分の１となるように、遅延ロックループ４４０を使用して変えられ得る。したがって、バッファ４０６、４０８、４１０、４１２、および４１４の両端間の遅延は、信号ＤＣＯ１０の期間の４分の１である。図６Ｂは、信号Ｆｒｅｆ１２、ならびに遅延チェーン４５０によって生成される遅延信号Ｆｒｅｆ＿ｄ１ ４２、Ｆｒｅｆ＿ｄ２ ４４、Ｆｒｅｆ＿ｄ３ ４６、Ｆｒｅｆ＿ｄ４ ４８、Ｆｒｅｆ＿ｄ５ ５０、およびＦｒｅｆ＿ｄ６ ５２の各々のタイミング図である。理解されるように、各バッファの両端間の遅延は、信号ＤＣＯ１０の期間の４分の１である。
[0045]図７Ａを参照すると、論理回路５００は、フリップフロップ５０２、５０６、５１２、５１４、インバータ５０４、およびＯＲゲート５０８を含む。信号ＦＲＥＦ１２の各期間中に、論理回路５００は、信号ＦＲＥＦ１２の遷移に時間において最も近いものとして検出されたＤＣＯ１０のエッジ以外の、信号ＤＣＯ１０のすべての遷移（エッジ）をフィルタに通して除去する。そうして検出されたＤＣＯ１０のエッジは、出力信号ＣＫＶ１４として供給される。信号ＦＲＥＦ１２の対応するエッジは、出力信号ＲＥＦ１６として供給される。
[0046]信号Ｆｒｅｆ＿ｄ２ ４４およびＤＣＯ１０は、それぞれ、フリップフロップ５０２のクロックおよびデータ入力端子に印加される。図７Ｂに示すように、信号ＤＣＯ１０が信号Ｆｒｅｆ＿ｄ２ ４４より進んでいると想定する。したがって、信号Ｆｒｅｆ＿ｄ２ ４４の立ち上がりエッジで、フリップフロップ５０２の出力信号、すなわち、信号ＳＹＮＣ＿ＣＫＶ５４は、ローからハイへの遷移を起こし（すなわち、ハイになり）、そして次に、ＯＲゲート５０８の出力、すなわち、信号ＥＮ５８をハイにさせる。信号ＥＮ５８およびＤＣＯ１０が、それぞれフリップフロップ５１２のデータおよびクロック入力端子に印加されるので、信号ＤＣＯ１０の次の立ち上がりエッジで、信号ＣＫＶ１４はハイになる。さらに、信号ＶＤＤおよびＦｒｅｆ＿ｄ６ ５２が、それぞれフリップフロップ５１４のデータおよびクロック入力端子に印加されるので、信号Ｆｒｅｆ＿ｄ６ ５２の次の立ち上がりエッジで、信号ＲＥＦ１６はハイになる。その上、信号Ｆｒｅｆ＿ｄ２ ４４およびＦｒｅｆ＿ｄ６ ５２がＤＣＯ１０の１つの期間だけ離れているので、信号ＲＥＦ１６は、信号ＤＣＯ１０の実質的に１つの期間の後、アサートされる。信号ＳＹＮＣ＿ＣＫＶＢ５６は、信号ＳＹＮＣ＿ＣＫＶ５４の反転である。したがって、信号ＳＹＮＣ＿ＣＫＶ５４がハイである場合、信号Ｆｒｅｆ＿ｄ５ ５０の次の立ち上がりエッジで、フリップフロップ５０６の出力Ｑは、ローになる。その後、信号ＳＹＮＣ＿ＣＫＶ５４がローになると、信号ＥＮもシグヌル(signl)Ｆｒｅｆ＿ｄ５ ５０の次の遷移が受けられるまで、ローになる。
[0047]図７Ｂは、信号ＤＣＯ１０が信号Ｆｒｅｆ＿ｄ２ ４４ｎ位相(n phase)より進んでいると想定される場合の、論理ブロック５００と関連したいくつかの信号のタイミング図である。信号ＤＣＯ１０およびＦｒｅｆ＿ｄ２ ４４は、それぞれ、時間Ｔ１およびＴ２においてアサートされるものとして示され、Ｔ１はＴ２の前に現れる。信号ＳＹＮＣ＿ＣＫＶ５４およびＥＮ５８は、時間Ｔ３およびＴ４においてアサートされ、フリップフロップ５０２およびＯＲ論理５０８にわたる遅延を反映する。信号ＤＣＯ１０の次の立ち上がりエッジは、時間Ｔ５において発生する。時間Ｔ６において、信号ＣＫＶ１４およびＲＥＦ１６は、フリップフロップ５１０および５１２の両端間の遅延を反映してアサートされる。
[0048]図７Ｃは、信号ＣＫＶ１４が位相において信号Ｆｒｅｆ＿ｄ２ ４４より遅れていると想定される場合の、論理回路５００と関連したいくつかの信号のタイミング図である。時間Ｔ１において、信号ＤＣＯ１０はローになると想定される。時間Ｔ２において、信号Ｆｒｅｆ＿ｄ２ ４４はアサートされ、それによって、信号ＳＹＮＣ＿ＣＫＶＢ５６をＴ３においてハイにさせる。時間Ｔ４において、信号ＤＣＯ１０はハイになるとして示される。時間Ｔ６において、これは時間Ｔ２の後の信号ＤＣＯ１０の期間の３／４であり、信号Ｆｒｅｆ＿ｄ５ ５０はハイになり、それによって、信号ＥＮ５８をＴ６においてハイにさせる。時間Ｔ７において、これは時間Ｔ２の後の信号ＤＣＯ１０の１つの期間であり、信号ＦＲＥＦ＿ｄ６ ５２はハイになり、そして次に、信号ＲＥＦ１６を時間Ｔ８においてハイにさせ、ここで、（Ｔ８−Ｔ７）はフリップフロップ５１０の両端間の遅延を反映する。時間Ｔ９において、信号ＤＣＯ１０はハイになり、そして次に、信号ＣＫＶ１４を時間Ｔ１０においてハイにさせ、ここで、（Ｔ１０−Ｔ９）はフリップフロップ５１２の両端間の遅延を反映する。したがって、信号ＦＲＥＦ１２の各期間中で、２つの信号エッジ、すなわち、信号ＦＲＥＦ１２と関連し信号ＲＥＦ１６として供給されるエッジ、および信号ＦＲＥＦ１２のエッジに最も近いものとして検出され信号ＣＫＶ１４として供給される信号ＤＣＯ１０の対応するエッジが、生成される。詳細に上述されたように、信号ＲＥＦ１６およびＣＫＶ１４のエッジ間の時間遅延は、時間電圧変換器によって電圧に変換され、その後、ＡＤＣによってデジタル信号に変換される。
[0049]図８は、本発明の一実施形態によるＴＤＣを実施するデジタル位相ロックループ（ＰＬＬ）６００のブロック図である。デジタル方式で制御される発振器６０８は、基準クロック信号ＦＲＥＦ１２の各期間中に多数の遷移を有するＤＣＯ１０信号を生成する。上述されたように、ＴＤＣ５０は、サイナル(sinal)ＦＲＥＦ１２のエッジに時間において最も近いＤＣＯ１０のエッジを検出し、それに応じて、その値がこれら２つのエッジ間のタイミング差に比例する差動信号Ｂ６２を、生成するように構成される。
[0050]累算器６１２は、クロックの各周期に伴ってＤＣＯ１０の値を１ずつ増加し、それによって、信号ＤＣＯ＿ＩＮＣ６４を生成するように構成される。加算器６１０は、位相検出器６０４に印加される信号ＡＤＤ＿ＯＵＴ６６を生成するために、ＴＤＣ５０および累算器６１２の出力値を合計する。デラト(Delat)−シグマ変調器６０２は、周波数制御ワード（ＦＣＷ）７０を受け、より細かいＰＬＬ周波数分解能信号ＦＣＷ＿Ｆ７２を提供するように構成され、それによって、多くの制御ビットの使用を回避し、さらに、シュプールの発生を低減する。
[0051]位相デテコター(detecotor)６０４は、位相誤差信号Ｐ＿Ｅｒｒｏｒ７４を生成するために、加算器６１０によって供給される信号値、すなわち、ＡＤＤ＿ＯＵＴ６６と、デラト(Delat)−シグマ変調器６０２によって供給される信号値、すなわち、信号ＦＣＷ＿Ｆとの間の差を検出するように構成される。ループフィルタ６０６は、ノイズの高周波成分を信号Ｐ＿Ｅｒｒｏｒからフィルタに通して除去し、フィルタに通された信号ＦＩＬ＿ＯＵＴ７６をＤＣＯ６０８に供給するように構成される低域フィルタである。デジタル方式で制御される発振器６０８によって生成されるオシアルティング(osciallting)信号ＤＣＯ１０の位相は、信号ＤＣＯ１０の位相を信号ＦＲＥＦ１２の位相にロックさせるように、それがループフィルタ６０６から受けるフィルタに通された信号に従って変えられる。図示されないけれども、本発明の実施形態によるＴＤＣは、周波数ロックループ、位相／周波数ロックループ、などの任意の他の制御されるループ回路で使用され得ることが理解される。
[0052]図９は、本発明の一実施形態による第１および第２の信号の遷移時間の間の差をデジタル電圧に変換するためのフローチャート７００である。このことを実現するために、第１の信号の各期間中に、第１の信号の遷移に時間において最も近い第２の信号の遷移が検出される７０２。第１および第２の差動出力は、第１の電源電圧に充電される７０４。その後、第１の時間期間中の第１の信号の遷移に応答して、第１の差動出力と第２の電源電圧との間に、第１の導電路が形成され７０６、それによって、第１の差動出力を変化できるようにさせる。第２の時間期間中の第２の信号の検出されたエッジに応答して、第２の差動出力と第２の電源電圧との間に、第２の導電路が形成され７０８、それによって、第２の差動出力を変化できるようにさせる。第１および第２の時間期間は、重なり合わない。その後、第２の信号の検出された遷移と、第１の信号の遷移との間の、時間の差に比例する電圧が生成され７１０、デジタル化される７１２。
[0053]本発明の上述の実施形態は、例示的であり、限定的でない。たとえば、本発明の実施形態は、２つの信号の到達時間の間の差をデジタル信号に変換するために使用されるエッジ検出器、時間電圧変換器、アナログデジタル変換器、バッファ、またはフリップフロップのタイプによって限定されない。本発明の実施形態は、それらがその中に配置され得るデバイスのタイプ、ワイヤレスまたは別のやり方によって限定されない。本発明の上述の実施形態は、差動信号を使用する回路を参照して述べられたけれども、本発明の実施形態は、不平衡信号を使用する回路に等しく適用できることが理解される。本発明の実施形態は、時間デジタル変換器からのために使用され得る技術のタイプ、ＣＭＯＳ、バイポーラ、ＢＩＣＭＯＳ、または別のやり方によって限定されない。他の追加、削減または修正は、本発明に照らして明らかであり、添付の特許請求の範囲の範囲内に包含されることが意図される。

Claims (80)

  1. 時間デジタル変換器であって、
    第１および第２の信号に応答するエッジ検出器と、前記第２の信号は、前記第１の信号の各期間中に複数のエッジを備え、前記エッジ検出器は、前記第１の信号の各期間中に、前記第１の信号のエッジに最も近い前記第２の信号のエッジを検出するように構成される、
    前記第２の信号の前記検出されたエッジと前記第１の信号の前記エッジとの間の時間の差に比例する電圧を生成するように構成される時間電圧変換器と、ここにおいて、前記時間デジタル変換器は、リセット信号に応答して規定の電圧レベルに充電されるように構成される第１および第２の差動出力を有し、ここにおいて、第１の導電路が、第１の時間期間内の前記第１の信号の前記エッジに応答して前記第１の差動出力と第１の電源電圧との間に形成され、ここにおいて、第２の導電路が、第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して前記第２の差動出力と前記第１の電源電圧との間に形成され、前記第１および第２の時間期間は重なり合わない、
    前記第１および第２の差動出力の電圧の差をデジタル化するように構成されるアナログデジタル変換器と、
    を備える時間デジタル変換器。
  2. 前記時間電圧変換器は、
    前記第１の差動出力と前記第１の電源電圧との間に、前記第１の導電路をもたらすように構成される第１および第２のトランジスタと、
    前記第２の差動出力と前記第１の電源電圧との間に、前記第２の導電路をもたらすように構成される第３および第４のトランジスタと、
    をさらに備える、請求項１に記載の時間デジタル変換器。
  3. 前記時間電圧変換器は、
    前記第１の差動出力を前記規定の電圧レベルに充電するように構成される第５のトランジスタと、
    前記第２の差動出力を前記規定の電圧レベルに充電するように構成される第６のトランジスタと、ここにおいて、前記規定の電圧レベルは第２の電源電圧である、
    をさらに備える、請求項２に記載の時間デジタル変換器。
  4. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも低い、請求項３に記載の時間デジタル変換器。
  5. 第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
    をさらに備える請求項４に記載の時間デジタル変換器。
  6. 前記アナログデジタル変換器は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、前記第１および第２の複数のコンデンサは、前記アナログデジタル変換器に対してサンプルおよびホールド動作を実行する、請求項５に記載の時間デジタル変換器。
  7. 前記アナログデジタル変換器は、前記第１および第２の複数の信号を生成するように構成される制御論理をさらに備える、請求項６に記載の時間デジタル変換器。
  8. 前記アナログデジタル変換器は、前記時間電圧変換器の前記第１および第２の差動出力の電圧を比較し、比較信号を前記制御論理に供給するように構成される比較器をさらに備える、請求項７に記載の時間デジタル変換器。
  9. 前記エッジ検出器は、複数のバッファおよび可変コンデンサを備え、ここにおいて、前記複数のバッファのサブセットの各々の両端間の遅延は、前記複数の可変コンデンサのサブセットの静電容量を変えることによって、前記第２の信号の期間の規定の一部分に調整される、請求項８に記載の時間デジタル変換器。
  10. 前記エッジ検出器は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップをさらに備える、請求項８に記載の時間デジタル変換器。
  11. 第１の信号および第２の信号の遷移時間の間の差をデジタル信号に変換する方法であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記方法は、
    前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出することと、
    第１および第２の差動出力を第１の電源電圧に充電することと、
    第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成することと、
    第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成することと、前記第１および第２の時間期間は重なり合わない、
    前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成することと、
    前記電圧をデジタル化することと、
    を備える方法。
  12. 前記第１の導電路を第１および第２のトランジスタを介して形成することと、
    前記第２の導電路を第３および第４のトランジスタを介して形成することと、
    をさらに備える請求項１１に記載の方法。
  13. 前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電することと、
    前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電することと、
    をさらに備える請求項１２に記載の方法。
  14. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項１３に記載の方法。
  15. 第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成することと、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成することと、
    をさらに備える請求項１４に記載の方法。
  16. 前記第１および第２の差動出力の電圧の差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化することと、
    前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行することと、
    をさらに備える請求項１５に記載の方法。
  17. 前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成すること、
    をさらに備える請求項１６に記載の方法。
  18. 比較信号を生成するために、前記第１および第２の差動出力の電圧を比較することと、
    前記比較信号を前記制御論理へ引き渡すことと、
    をさらに備える請求項１７に記載の方法。
  19. 複数のバッファを直列に形成することと、
    複数の可変コンデンサを前記複数のバッファの出力に配置することと、
    前記第１の信号を前記複数のバッファのうちの第１のバッファの入力に印加することと、
    前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分に調整されるように、前記複数の可変コンデンサの静電容量を変えることと、
    をさらに備える請求項１８に記載の方法。
  20. 前記第１の信号の前記遷移に時間において最も近い前記第２の信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出すること、
    をさらに備える請求項１９に記載の方法。
  21. 第１の信号および第２の信号の遷移時間の間の差を時間に変換するように構成される命令を備える非一時的なコンピュータ可読記憶媒体であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記命令は、プロセッサによって実行されるとき、前記プロセッサに、
    前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出させ、
    第１および第２の差動出力を第１の電源電圧に充電させ、
    第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成させ、
    第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成させ、前記第１および第２の時間期間は重なり合わない、
    前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成させ、
    前記第１および第２の差動出力の電圧の差をデジタル化させる、
    非一時的なコンピュータ可読記憶媒体。
  22. 前記命令は、さらに前記プロセッサに、
    前記第１の導電路を第１および第２のトランジスタを介して形成させ、
    前記第２の導電路を第３および第４のトランジスタを介して形成させる、
    請求項２１に記載の非一時的なコンピュータ可読記憶媒体。
  23. 前記命令は、さらに前記プロセッサに、
    前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電させ、
    前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電させる、
    請求項２２に記載の非一時的なコンピュータ可読記憶媒体。
  24. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項２３に記載の非一時的なコンピュータ可読記憶媒体。
  25. 前記命令は、さらに前記プロセッサに、
    第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成させ、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成させる、
    請求項２４に記載の非一時的なコンピュータ可読記憶媒体。
  26. 前記命令は、さらに前記プロセッサに、
    前記第１および第２の差動出力の電圧の前記差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化させ、
    前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行させる、
    請求項２５に記載の非一時的なコンピュータ可読記憶媒体。
  27. 前記命令は、さらに前記プロセッサに、
    前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成させる、
    請求項２６に記載の非一時的なコンピュータ可読記憶媒体。
  28. 前記命令は、さらに前記プロセッサに、
    比較信号を生成するために、前記第１および第２の差動出力の電圧を比較させ、
    前記比較信号を前記制御論理へ引き渡させる、
    請求項２７に記載の非一時的なコンピュータ可読記憶媒体。
  29. 前記命令は、さらに前記プロセッサに、
    複数のバッファを直列に形成させ、
    複数の可変コンデンサを前記複数のバッファの出力に配置させ、
    前記第１の信号を前記複数のバッファのうちの第１のバッファの入力に印加させ、
    前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分に調整されるように、前記複数の可変コンデンサの静電容量を変えさせる、
    請求項２８に記載の非一時的なコンピュータ可読記憶媒体。
  30. 前記命令は、さらに前記プロセッサに、
    前記第１の信号の前記遷移に時間において最も近い前記第２の信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出させる、
    請求項２９に記載の非一時的なコンピュータ可読記憶媒体。
  31. 第１の信号および第２の信号の遷移時間の間の差を時間に変換するように構成されることを備える時間デジタル変換器であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記時間デジタル変換器は、
    前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出するための手段と、
    第１および第２の差動出力を第１の電源電圧に充電するための手段と、
    第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成するための手段と、
    第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成するための手段と、前記第１および第２の時間期間は重なり合わない、
    前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成するための手段と、
    前記第１および第２の差動出力の電圧の差をデジタル化するための手段と、
    を備える時間デジタル変換器。
  32. 前記第１の導電路を第１および第２のトランジスタを介して形成するための手段と、
    前記第２の導電路を第３および第４のトランジスタを介して形成するための手段と、
    をさらに備える請求項３１に記載の時間デジタル変換器。
  33. 前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電するための手段と、
    前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電するための手段と、
    をさらに備える請求項３２に記載の時間デジタル変換器。
  34. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項３３に記載の時間デジタル変換器。
  35. 第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
    をさらに備える請求項３４に記載の時間デジタル変換器。
  36. 前記第１および第２の差動出力の電圧の前記差をデジタル化するための前記手段は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、ここにおいて、前記時間デジタル変換器は、
    前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行するための手段をさらに備える、
    請求項３５に記載の時間デジタル変換器。
  37. 前記第１および第２の複数の信号を生成するための前記手段は、前記ＳＡＲアナログデジタル変換器に配置される制御論理である、請求項３６に記載の時間デジタル変換器。
  38. 比較信号を生成するために、前記第１および第２の差動出力の電圧を比較するための手段と、
    前記比較信号を前記制御論理へ引き渡すための手段と、
    をさらに備える請求項３７に記載の時間デジタル変換器。
  39. 直列の複数のバッファと、
    複数のバッファのうちの異なるバッファの出力にそれぞれ結合される複数の可変コンデンサと、
    前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えるための手段と、
    をさらに備える請求項３８に記載の時間デジタル変換器。
  40. 前記第１の信号の遷移に時間において最も近い前記第２の信号の前記遷移を検出するための前記手段は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを備える、請求項３９に記載の時間デジタル変換器。
  41. 誤差信号を生成するために、制御信号とループ信号との間の差を検出するように構成される検出器と、
    ノイズの高周波成分を前記誤差信号からフィルタに通して除去するように構成されるループフィルタと、
    前記フィルタに通された誤差信号に応答して、発振する信号を生成するように構成されるデジタル方式で制御される発振器と、
    時間デジタル変換器と、
    を備えるデジタル制御ロックループであって、前記時間デジタル変換器は、
    基準クロック信号および前記発振する信号に応答するエッジ検出器と、前記発振する信号は、前記基準クロック信号の各期間中に複数のエッジを備え、前記エッジ検出器は、前記基準クロック信号の各期間中に、前記基準クロック信号のエッジに最も近い前記発振する信号のエッジを検出するように構成される、
    前記発振する信号の前記検出されたエッジと前記基準クロック信号の前記エッジとの間の時間の差に比例する電圧を生成するように構成される時間電圧変換器と、
    前記時間デジタル変換器によって生成される前記電圧をデジタル化するように構成されるアナログデジタル変換器と、前記デジタル化される電圧は、前記ループ信号を規定する、
    を備える、デジタル制御ロックループ。
  42. 前記時間電圧変換器は、
    前記時間電圧変換器の第１の差動出力と第１の電源電圧との間に、第１の導電路をもたらすように構成される第１および第２のトランジスタと、
    前記時間電圧変換器の第２の差動出力と前記第１の電源電圧との間に、第２の導電路をもたらすように構成される第３および第４のトランジスタと
    をさらに備える、請求項４１に記載のデジタル制御ロックループ。
  43. 前記時間電圧変換器は、
    前記第１の差動出力を第２の電源電圧にリセットするように構成される第５のトランジスタと、
    前記第２の差動出力を前記第２の電源電圧にリセットするように構成される第６のトランジスタと、
    をさらに備える、請求項４２に記載のデジタル制御ロックループ。
  44. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも低い、請求項４３に記載のデジタル制御ロックループ。
  45. 第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
    をさらに備える請求項４４に記載のデジタル制御ロックループ。
  46. 前記アナログデジタル変換器は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、前記第１および第２の複数のコンデンサは、前記アナログデジタル変換器に対してサンプルおよびホールド動作を実行する、請求項４５に記載のデジタル制御ロックループ。
  47. 前記アナログデジタル変換器は、前記第１および第２の複数の信号を生成するように構成される制御論理をさらに備える、請求項４６に記載のデジタル制御ロックループ。
  48. 前記アナログデジタル変換器は、前記時間電圧変換器の前記第１および第２の差動出力の電圧を比較し、比較信号を前記制御論理に供給するように構成される比較器をさらに備える、請求項４７に記載のデジタル制御ロックループ。
  49. 前記エッジ検出器は、複数のバッファおよび可変コンデンサを備え、前記複数のバッファの各々の両端間の遅延は、前記発振する信号の期間の規定の一部分である、請求項４８に記載のデジタル制御ロックループ。
  50. 前記エッジ検出器は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップをさらに備える、請求項４９に記載のデジタル制御ロックループ。
  51. 発振する信号を基準クロック信号にロックさせる方法であって、前記発振する信号は、前記基準クロック信号の各期間中に複数の遷移を備え、前記方法は、
    誤差信号を生成するために、制御信号とループ信号との間の差を検出することと、
    前記誤差信号の高周波成分をフィルタに通して除去することと、
    前記フィルタに通された誤差信号に応答して、前記発振する信号を生成することと、
    前記基準信号の各期間中に、前記基準クロック信号の遷移に時間において最も近い前記発振する信号の遷移を検出することと、
    第１および第２の差動出力を第１の電源電圧に充電することと、
    第１の時間期間中の前記基準クロック信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成することと、
    第２の時間期間中の前記発振する信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成することと、前記第１および第２の時間期間は重なり合わない、
    前記発振する信号の前記検出された遷移と前記基準クロック信号の前記遷移との間の時間の差に比例する電圧を生成することと、
    前記電圧をデジタル化することと、前記デジタル化される電圧が、前記ループ信号を規定する、
    を備える方法。
  52. 前記第１の導電路を第１および第２のトランジスタを介して形成することと、
    前記第２の導電路を第３および第４のトランジスタを介して形成することと、
    をさらに備える請求項５１に記載の方法。
  53. 前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧にリセットすることと、
    前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧にリセットすることと、
    をさらに備える請求項５２に記載の方法。
  54. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項５３に記載の方法。
  55. 第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成することと、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成することと、
    をさらに備える請求項５４に記載の方法。
  56. 前記第１および第２の差動出力の電圧の差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化することと、
    前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行することと、
    をさらに備える請求項５５に記載の方法。
  57. 前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成すること、
    をさらに備える請求項５６に記載の方法。
  58. 比較信号を生成するために、前記第１および第２の差動出力の電圧を比較することと、
    前記比較信号を前記制御論理へ引き渡すことと、
    をさらに備える請求項５７に記載の方法。
  59. 複数のバッファを直列に形成することと、
    複数の可変コンデンサを前記複数のバッファの出力に配置することと、
    前記基準クロック信号を前記複数のバッファのうちの第１のバッファの入力に印加することと、
    前記複数のバッファのサブセットの各々の両端間の遅延が、前記発振する信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えることと、
    をさらに備える請求項５８に記載の方法。
  60. 前記基準クロック信号の前記遷移に時間において最も近い前記発振する信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出すること、
    をさらに備える請求項５９に記載の方法。
  61. 発振する信号を基準クロック信号にロックさせるように構成される命令を備える非一時的なコンピュータ可読記憶媒体であって、前記発振する信号は、前記基準信号の各期間中に複数の遷移を備え、前記命令は、プロセッサによって実行されるとき、前記プロセッサに、
    誤差信号を生成するために、制御信号とループ信号との間の差を検出させ、
    前記誤差信号の高周波成分をフィルタに通して除去させ、
    前記フィルタに通された誤差信号に応答して、前記発振する信号を生成させ、
    前記基準クロック信号の各期間中に、前記基準クロック信号の遷移に時間において最も近い前記発振する信号の遷移を検出させ、
    第１および第２の差動出力を第１の電源電圧に充電させ、
    第１の時間期間中の前記基準信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成させ、
    第２の時間期間中の前記発振する信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成させ、前記第１および第２の時間期間は重なり合わない、
    前記発振する信号の前記検出された遷移と前記基準クロック信号の前記遷移との間の時間の差に比例する電圧を生成させ、
    前記第１および第２の差動出力の電圧の差をデジタル化させる、前記デジタル化される差は、前記ループ信号を規定する、
    非一時的なコンピュータ可読記憶媒体。
  62. 前記命令は、さらに前記プロセッサに、
    前記第１の導電路を第１および第２のトランジスタを介して形成させ、
    前記第２の導電路を第３および第４のトランジスタを介して形成させる、
    請求項６１に記載の非一時的なコンピュータ可読記憶媒体。
  63. 前記命令は、さらに前記プロセッサに、
    前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧にリセットさせ、
    前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧にリセットさせる、
    請求項６２に記載の非一時的なコンピュータ可読記憶媒体。
  64. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項６３に記載の非一時的なコンピュータ可読記憶媒体。
  65. 前記命令は、さらに前記プロセッサに、
    第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成させ、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成させる、
    請求項６４に記載の非一時的なコンピュータ可読記憶媒体。
  66. 前記命令は、さらに前記プロセッサに、
    前記第１および第２の差動出力の電圧の前記差を、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化させ、
    前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行させる、
    請求項６５に記載の非一時的なコンピュータ可読記憶媒体。
  67. 前記命令は、さらに前記プロセッサに、
    前記第１および第２の複数の信号を、前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成させる、
    請求項６６に記載の非一時的なコンピュータ可読記憶媒体。
  68. 前記命令は、さらに前記プロセッサに、
    比較信号を生成するために、前記第１および第２の差動出力の電圧を比較させ、
    前記比較信号を前記制御論理へ引き渡させる、
    請求項６７に記載の非一時的なコンピュータ可読記憶媒体。
  69. 前記命令は、さらに前記プロセッサに、
    複数のバッファを直列に形成させ、
    複数の可変コンデンサを前記複数のバッファの出力に配置させ、
    前記第１の基準クロック信号を前記複数のバッファのうちの第１のバッファの入力に印加させ、
    前記複数のバッファのサブセットの各々の両端間の遅延が、前記発振する信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えさせる、
    請求項６８に記載の非一時的なコンピュータ可読記憶媒体。
  70. 前記命令は、さらに前記プロセッサに、
    前記基準クロック信号の前記遷移に時間において最も近い前記発振する信号の前記遷移を、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出させる、
    請求項６９に記載の非一時的なコンピュータ可読記憶媒体。
  71. 誤差信号を生成するために、制御信号とループ信号との間の差を検出するための手段と、
    ノイズの高周波成分を前記誤差信号からフィルタに通して除去するための手段と、
    前記フィルタに通された誤差信号に応答して、発振する信号を生成するための手段と、
    基準信号の各期間中に、基準クロック信号の遷移に時間において最も近い前記発振する信号の遷移を検出する手段と、
    第１および第２の差動出力を第１の電源電圧に充電するための手段と、
    第１の時間期間中の前記基準クロック信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成するための手段と、
    第２の時間期間中の前記発振する信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成するための手段と、前記第１および第２の時間期間は重なり合わない、
    前記発振する信号の前記検出された遷移と前記基準クロック信号の前記遷移との間の時間の差に比例する電圧を生成するための手段と、
    前記第１および第２の差動出力の電圧の差をデジタル化するための手段と、前記デジタル化される差は、前記ループ信号を規定する、
    を備えるデジタル制御ロックループ。
  72. 前記第１の導電路を第１および第２のトランジスタを介して形成するための手段と、
    前記第２の導電路を第３および第４のトランジスタを介して形成するための手段と、
    をさらに備える、請求項７１に記載のデジタル制御ロックループ。
  73. 前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧にリセットするための手段と、
    前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧にリセットするための手段と
    をさらに備える、請求項７１に記載のデジタル制御ロックループ。
  74. 前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項７３に記載のデジタル制御ロックループ。
  75. 第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
    第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
    をさらに備える、請求項７４に記載のデジタル制御ロックループ。
  76. 前記第１および第２の差動出力の電圧の前記差をデジタル化するための前記手段は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、ここにおいて、前記時間デジタル変換器は、
    前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行するための手段、
    をさらに備える、請求項７５に記載のデジタル制御ロックループ。
  77. 前記第１および第２の複数の信号を生成するための前記手段は、前記ＳＡＲアナログデジタル変換器に配置される制御論理である、請求項７６に記載のデジタル制御ロックループ。
  78. 比較信号を生成するために、前記第１および第２の差動出力の電圧を比較するための手段と、
    前記比較信号を前記制御論理へ引き渡すための手段と、
    をさらに備える、請求項７７に記載のデジタル制御ロックループ。
  79. 直列の複数のバッファと、
    複数のバッファのうちの異なるバッファの出力にそれぞれ結合される複数の可変コンデンサと、
    前記複数のバッファのサブセットの各々の両端間の遅延が、前記発振する信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えるための手段と、
    をさらに備える、請求項７８に記載のデジタル制御ロックループ。
  80. 前記基準クロック信号の遷移に時間において最も近い前記発振する信号の前記遷移を検出するための前記手段は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを備える、請求項７８に記載のデジタル制御ロックループ。
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