TWI591457B - 高解析度時間至數位轉換器及其方法 - Google Patents
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Description
本發明大體而言是關於一時間至數位轉換器。
本技術領域具有通常知識者能夠瞭解本揭露內容中微電子領域的用語與基本概念，所述用語與基本概念像是電壓、訊號、邏輯訊號、時脈、相位、週期、跳變點（trip point）、電阻、電容、電晶體、MOS（金氧半導體）、PMOS（P通道金氧半導體）、NMOS（N通道金氧半導體）、源極、閘極、汲極、整流器（rectifier）、半波整流器（half-wave rectifier）、全波整流器（full-wave rectifier）、以及類比至數位轉換器。諸如此類的用語與基本概念對本領域具有通常知識者而言是顯而易知的，因此相關細節在此將不予贅述。
於本揭露中，一邏輯訊號是指一種具有二種狀態的訊號，所述二種狀態分別是「高」與「低」，也可說是「1」與「0」。為了說明簡潔，當一邏輯訊號處於所述「高」（「低」）狀態，我們可簡稱此邏輯訊號為「高」（「低」），或者簡稱此邏輯訊號為「1」（「0」）。同樣地，為了說明簡潔，我們偶爾會省略引號，並簡稱該邏輯訊號為高（低），或簡稱此邏輯訊號為1（0），同時可以瞭解上述說明方式是用於上下文脈絡中以說明該邏輯訊號之一準位狀態。
當一邏輯訊號為高，其被稱為確立（asserted）；當一邏輯訊號為低，其被稱為停止確立（de-asserted）。
一時脈訊號是一週期性的邏輯訊號而具有一週期。為了說明簡潔，此後的說明中，「時脈訊號」會被簡稱為「時脈」。
一時間至數位轉換器接收一第一時脈與一第二時脈並輸出一數位碼來代表該第一與第二時脈間的一時序差異（timing difference）。時間至數位轉換器屬於本領域之習知技藝，其細節在此不予贅述。
一自我校準多相位時脈電路（self-calibrating multi-phase clock circuit）揭露於一申請中之案件名為「自我校準之多相位時脈電路及其方法」，其使用一時間至數位轉換器來對一多相位時脈執行校準作業。通常而言，校準作業無法非常精確，除非該時間至數位轉換器具有高解析度（high resolution）；此外，若該多相位時脈具有一高頻率，該時間至數位轉換器需能解析（resolve）一高頻時脈的時序，然而設計一個具有高解析度且能夠解析高頻時脈之時序的時間至數位轉換器是非常困難的，舉例而言，以高達1ps（兆分之一秒）的解析度來解析一多相位時脈（頻率為25GHz）之時序是相當困難的事。
本領域所需要的是一個具有高解析度且能夠解析高頻時脈之時序的時間至數位轉換器。
依據一示範性的實施例，本發明之一面向（aspect）在於使用一整流器以轉換一時脈訊號的一時序偏移並產生一整流訊號、濾波該整流訊號以產生一濾波訊號、以及轉換該濾波訊號以產生一數位碼來代表該時序偏移。
依據一示範性的實施例，本發明之一面向在於使用一傳輸閘做為一整流器，藉此轉換一時脈訊號的一時序偏移並產生一整流訊號、濾波該整流訊號以產生一濾波訊號、以及轉換該濾波訊號以產生一數位碼來代表該時序偏移。
於一示範性的實施例中，本發明之一電路包含：一整流器，用來接收一第一時脈訊號與一第二時脈訊號並輸出一整流訊號，其中該第二時脈訊號與該第一時脈訊號之差異在於一時序偏移；一低通濾波器，用來接收該整流訊號並輸出一濾波訊號；以及一類比至數位轉換器，用來將該濾波訊號轉換成一數位訊號。於一示範性的實施例中，該整流器包含一第一半波整流器，該第一半波整流器包含：一第一類型之傳輸閘，用來依據該第二時脈訊號傳遞該第一時脈訊號至該整流訊號的一第一端。於一示範性的實施例中，該第一類型之傳輸閘包含：一第一類型之MOS（金氧半導體）電晶體，其中該第一類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第一時脈訊號、該第二時脈訊號以及該整流訊號的該第一端。於一示範性的實施例中，該第一類型之傳輸閘進一步包含：一第二類型之MOS電晶體，其中該第二類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第二時脈訊號、該第二時脈訊號以及該整流訊號的該第一端。於一示範性的實施例中，該第一半波整流器進一步包含：一第二類型之傳輸閘，用來依據該第一時脈訊號傳遞該第二時脈訊號至該整流訊號之一第二端。於一示範性的實施例中，該第二類型之傳輸閘包含：一第二類型之MOS電晶體，其中該第二類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第二時脈訊號、該第一時脈訊號以及該整流訊號的該第二端。於一示範性的實施例中，該第二類型之傳輸閘進一步包含：一第一類型之MOS電晶體，其中該第一類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第一時脈訊號、該第一時脈訊號以及該整流訊號的該第二端。於一示範性的實施例中，該整流器進一步包含一第二半波整流器，該第二半波整流器與該第一半波整流器的差異在於該第一時脈訊號與該第二時脈訊號之角色互換。於一示範性的實施例中，該低通濾波器包含一分流電容。於一示範性的實施例中，該低通濾波器進一步包含一串聯電阻。
於一示範性的實施例中，本發明之一方法包含：接收一第一時脈訊號與一第二時脈訊號，其中該第二時脈訊號與該第一時脈訊號之差異在於一時序偏移；使用一整流器整流該第一時脈訊號與該第二時脈訊號之間的一差異以產生一整流訊號；使用一低通濾波器濾波該整流訊號以產生一濾波訊號；以及使用一類比至數位轉換器轉換該濾波訊號以產生一數位訊號。於一示範性的實施例中，該整流器包含一第一半波整流器，該第一半波整流器包含：一第一類型之傳輸閘，用來依據該第二時脈訊號傳遞該第一時脈訊號至該整流訊號的一第一端。於一示範性的實施例中，該第一類型之傳輸閘包含：一第一類型之MOS（金氧半導體）電晶體，其中該第一類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第一時脈訊號、該第二時脈訊號以及該整流訊號的該第一端。於一示範性的實施例中，該第一類型之傳輸閘進一步包含：一第二類型之MOS電晶體，其中該第二類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第二時脈訊號、該第二時脈訊號以及該整流訊號的該第一端。於一示範性的實施例中，該第一半波整流器進一步包含：一第二類型之傳輸閘，用來依據該第一時脈訊號傳遞該第二時脈訊號至該整流訊號之一第二端。於一示範性的實施例中，該第二類型之傳輸閘包含：一第二類型之MOS電晶體，其中該第二類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第二時脈訊號、該第一時脈訊號以及該整流訊號的該第二端。於一示範性的實施例中，該第二類型之傳輸閘進一步包含：一第一類型之MOS電晶體，其中該第一類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第一時脈訊號、該第一時脈訊號以及該整流訊號的該第二端。於一示範性的實施例中，該整流器進一步包含一第二半波整流器，該第二半波整流器與該第一半波整流器的差異在於該第一時脈訊號與該第二時脈訊號之角色互換。於一示範性的實施例中，該低通濾波器包含一分流電容。於一示範性的實施例中，該低通濾波器進一步包含一串聯電阻。
本案主張美國專利申請案（申請案號：14/854,495；申請日：2015/9/15）之優先權，該申請案之所有內容均被本案援引以做為參考。
本發明相關於一時間至數位轉換器。儘管本說明書提及數個本發明之實施範例，其涉及本發明實施時的較佳模式，然而本發明可藉由許多方式來實現，亦即本發明並不受限於後述之特定實施範例或特定方式，其中該特定實施範例或方式載有被實施的技術特徵。此外，已知的細節不會被顯示或說明，藉此避免妨礙本發明之特徵的呈現。
本揭露之呈現是從一工程觀點出發，其中若一第一量值（first quantity）與一第二量值（second quantity）之間的差異小於一給定容忍範圍，該第一量值可以說是「等於（equal to）」該第二量值。舉例而言，若該給定容忍範圍為0.5mv或其它適當的設計值，則100.2mV可以說是等於100mV。換言之，當陳述「A等於B」時，該陳述意味著「A與B之間沒有實質差異」，其類似實際工程考量下所做的衡量。
圖1A依據一示範性的實施例顯示一TDC（時間至數位轉換器（time-to-digital converter））100之一功能方塊圖。該TDC 100包含：一整流器110，用來接收一第一時脈訊號CKA與一第二時脈訊號CKB並輸出一整流訊號
X；一LPF（低通濾波器（low-pass filter））130，用來接收該整流訊號
X並輸出一濾波訊號
V；以及一ADC（類比至數位轉換器（analog-to-digital converter））120，用來將該濾波訊號
V轉換成一數位訊號DK。為了說明簡潔，此後該第一時脈訊號CKA將被簡稱為CKA、該第二時脈訊號CKB將被簡稱為CKB、該整流訊號
X將被簡稱為
X、該濾波訊號
V將被簡稱為
V、以及該數位訊號DK將被簡稱為DK。除了一時序偏移（timing offset）外，CKA與CKB在此為相同時脈（換言之，CKA與CKB之差異在於該時序偏移）。令CKA之週期為
T
CK ，令該時序偏移為
T
OS ，所述TDC 100的功能之一在於解析該時序偏移
T
OS 並以DK來表示它。所述整流器110偕同該LPF 130將該時序偏移
T
OS 轉換為
V，從而
V有效地代表
T
OS 。所述ADC 120接下來將
V轉換為DK，使得DK有效地代表
T
OS ，從而實現了時間至數位轉換的功能。即便CKA與CKB可能為高頻訊號，該時序偏移
T
OS 幾乎是一固定的偏移，因此，
V會是一個緩慢改變的訊號，而能夠有效地被ADC 120以高解析度的方式來處理。據上所述，只要該整流器110與該LPF 130能夠適當地將該時序偏移
T
OS 轉換為
V，
T
OS 便能以高解析度的方式而被解析。
圖1B顯示一示範性的時序圖，用來闡明一示範性的實施例的原理。如圖所示，CKA是週期為
T
CK 的一時脈，CKB與CKA的差異在於該時序偏移
T
OS ，此處的
V
H 與
V
L 分別是該時脈（CKA或CKB）為高與低時的電壓準位，DAB是CKA與CKB之間的一差異，亦即DAB=CKA-CKB，由於CKA與CKB之間的時序偏移，DAB本質上為脈衝性的（impulsive in nature）且包含一連串脈衝於一正脈衝（例如151、153、155）與一負脈衝（例如152、154、156）之間輪流變換（alternating），其中每個脈衝（無論是正的或負的）之寬度為
T
OS 以及高度為
V
H -
V
L 。一示範性的實施例的一面向（aspect）是在於對DAB執行整流操作（rectification）以導出該整流訊號
X，亦即
X=|DAB|=|CKA-CKB|。基於該整流操作，
X本質上也是脈衝性的，但僅包含寬度為
T
OS 的正脈衝（例如161、162、…、166），其中每個脈衝之寬度為
T
OS 以及高度為
V
H -
V
L 。清楚可知的是
X的一平均值等於2．（
V
H -
V
L ）．
T
OS /
T
CK ，該
X的平均值因此正比於
T
OS ，從而可被用來代表
T
OS 。該LPF 130有效地對
X執行一平均操作，從而所導出的濾波訊號
V是正比於
T
OS 而能夠有效地代表
T
OS 。
圖2A依據一示範性的實施例繪示了一整流器200的示意圖，整流器200能夠實現圖1A之整流器110。整流訊號
X在此是由一差動訊號（differential signal）來實現，該差動訊號包含一第一端（first end）
X ＋與一第二端（second end）
X －，且該整流訊號
X等效於
X ＋與
X －之間的一差異，「差動訊號」為本領域具有通常知識者所熟知的概念，其細節在此不予贅述。整流器200包含一第一半波整流器（half-wave rectifier）210與一第二半波整流器220。該第一半波整流器210包含：一第一P型傳輸閘（transmission gate）210P以及一第一N型傳輸閘210N。該第二半波整流器220包含：一第二P型傳輸閘220P以及一第二N型傳輸閘220N。上述四個傳輸閘（即該第一P型傳輸閘210P、該第二P型傳輸閘220P、該第一N型傳輸閘210N以及該第二N型傳輸閘220N）的每一個具有三個端點（three terminals）包含一輸入端標示為「I」、一輸出端標示為「O」以及一控制端標示為「C」。該第一P型（N型）傳輸閘210P（210N）之該輸入端「I」、該控制端「C」與該輸出端「O」分別耦接至CKA（CKB）、CKB（CKA）以及
X ＋（
X －）。該第二P型（N型）傳輸閘220P（220N）之該輸入端「I」、該控制端「C」與該輸出端「O」分別耦接至CKB（CKA）、CKA（CKB）以及
X ＋（
X －）。對一P型傳輸閘（210P或220P）而言，當其控制端「C」被停止確立（de-asserted），其輸入端「I」所接收的訊號會被傳遞到其輸出端「O」。對一N型傳輸閘（210N或220N）而言，當其控制端「C」被確立（asserted），其輸入端「I」所接收的訊號會被傳遞到其輸出端「O」。因此，當CKA為高（亦即具有一高電壓
V
H ）以及CKB為低（亦即具有一低電壓
V
L ），該第一P型傳輸閘210P將該高電壓
V
H 傳遞至
X ＋，此時該第一N型傳輸閘210N將該低電壓
V
L 傳遞至
X － ，從而有效地傳輸DAB的一正脈衝（例如圖1B之151、153與155）至
X的一奇數脈衝（例如圖1B的161、163、165）；當CKB為高（亦即具有一高電壓
V
H ）以及CKA為低（亦即具有一低電壓
V
L ），該第二P型傳輸閘220P將該高電壓
V
H 傳遞至
X ＋，此時該第二N型傳輸閘220N將該低電壓
V
L 傳遞至
X － ，從而有效地傳輸DAB的一負脈衝（例如圖1B之152、154與156）至
X的一耦數脈衝（例如圖1B的162、164、166）。該第一半波整流器210藉此對DAB之正脈衝進行整流，此時第二半波整流器220對DAB之負脈衝進行整流。整體而言，整流器200藉此對DAB執行了全波整流。
圖2B依據一示範性的實施例繪示了一P型傳輸閘230的示意圖。該P型傳輸閘230是一三極元件（three-terminal device），包含一輸入端標示為「I」、一輸出端標示為「O」以及一控制端標示為「C」。該P型傳輸閘230能夠用來實現圖2A之第一P型傳輸閘210P以及第二P型傳輸閘220P。當該P型傳輸閘230被用來實現該第一（第二）P型傳輸閘210P（220P），該輸入端「I」耦接至CKA（CKB）、該控制端「C」耦接至CKB（CKA）、該輸出端「O」耦接至
X ＋。該P型傳輸閘230包含一PMOS（p通道金氧半導體）電晶體231。該PMOS電晶體231之源極、閘極與汲極分別耦接至該P型傳輸閘230之該輸入端「I」、該控制端「C」與該輸出端「O」。一PMOS電晶體之「源極」、「閘極」與「汲極」為本領域具有通常知識者所熟知，故細節在此不予贅述。使用一PMOS電晶體來實現一傳輸閘同樣為本領域具有通常知識者所熟知，從而相關細節也不予贅述。於一選擇性的示範性實施例中，該P型傳輸閘230進一步包含一NMOS（n通道金氧半導體）電晶體232，該NMOS電晶體232之源極、閘極與汲極分別耦接至該P型傳輸閘230之該控制端「C」、該控制端「C」與該輸出端「O」。一NMOS電晶體之「源極」、「閘極」與「汲極」為本領域具有通常知識者所熟知，其細節在此不予贅述。該NMOS電晶體232之一目的在於幫助使得該P型傳輸閘230平衡（balanced）。當位於該輸出端「I」之訊號與位於該控制端「C」之訊號均為低時，該P型傳輸閘230可能部分地傳遞該低電壓
V
L 至該輸出端「O」，從而引入一偏移（offset）至該輸出端「O」。藉由導入該NMOS電晶體232，當位於該控制端「C」之訊號為高時，該P型傳輸閘230可能也會部分地傳遞該高電壓
V
H 至該輸出端「O」，從而補償了對該輸出端「O」所造成的偏移。值得注意的是圖2A之整流器200的整流功能在該偏移存在時仍然維持作用，但補償該偏移可改善該整流器200的正確性，因此相當實用。
圖2C依據一示範性的實施例繪示了一N型傳輸閘240的示意圖。該N型傳輸閘240是一三極元件，包含一輸入端標示為「I」、一輸出端標示為「O」以及一控制端標示為「C」。該N型傳輸閘240能夠用來實現圖2A之第一N型傳輸閘210N以及第二N型傳輸閘220N。當該N型傳輸閘240被用來實現該第一（第二）N型傳輸閘210N（220N），該輸入端「I」耦接至CKB（CKA）、該控制端「C」耦接至CKA（CKB）、該輸出端「O」耦接至
X － 。該N型傳輸閘240包含一NMOS電晶體241。該NMOS電晶體241之源極、閘極與汲極分別耦接至該N型傳輸閘240之該輸入端「I」、該控制端「C」與該輸出端「O」。使用一NMOS電晶體來實現一傳輸閘同樣為本領域具有通常知識者所熟知，故細節在此不予贅述。於一選擇性的示範性實施例中，該N型傳輸閘240進一步包含一PMOS電晶體242，該PMOS電晶體242之源極、閘極與汲極分別耦接至該N型傳輸閘240之該控制端「C」、該控制端「C」與該輸出端「O」。該PMOS電晶體242之一目的在於幫助使得該N型傳輸閘240平衡。當位於該輸出端「I」之訊號與位於該控制端「C」之訊號均為高時，該N型傳輸閘240可能部分地傳遞該高電壓
V
H 至該輸出端「O」，從而引入一偏移至該輸出端「O」。藉由導入該PMOS電晶體242，當位於該控制端「C」之訊號為低時，該N型傳輸閘240可能也會部分地傳遞該低電壓
V
L 至該輸出端「O」，從而補償了對該輸出端「O」所造成的偏移。值得注意的是圖2A之整流器200的整流功能在該偏移存在時仍然維持作用，但補償該偏移可改善該整流器200的正確性，因此相當實用。
請重新參考圖2A。除了CKA與CKB之角色互換（swapped）外，該第二半波整流器220與該第一半波整流器210相同。藉由使用該第一半波整流器210與該第二半波整流器220之結合，整流器200得以執行全波整流，其中DAB之正脈衝（亦即當CKA為高且CKB為低時）被該第一半波整流器210整流，且DAB之負脈衝（亦即當CKA為低且CKB為高時）被該第二半波整流器220整流。然而，就圖1A之時間至數位轉換器100而言，整流器110可以藉由一全波整流器或一半波整流器來被實現。當整流器110藉由一半波整流器而被實現時，整流器110仍能運作，但一增益因素（gain factor）會被減半（亦即該
X的平均值會被縮減為（
V
H -
V
L ）．
T
OS /
T
CK ）。基於對上述說明的理解，於一選擇性的示範性實施例中，該第一半波整流器210被移除，於此例中，一半波整流操作被執行，且僅有負脈衝會被整流；於另一選擇性的示範性實施例中，該第二半波整流器220被移除，於此例中，一半波整流操作被執行，且僅有正脈衝被整流。
一示範性的實施例的一面向為：圖2A之整流器200可為一極快速（extremely fast）電路，因使用一傳輸閘之故，在輸入（亦即CKA與CKB）與輸出（亦即
X ＋與
X －）之間僅有一單一的電晶體延遲（single transistor delay）。因此，整流器200可被用來處理一極高速（very high speed）時脈。
圖3依據一示範性的實施例繪示一低通濾波器（LPF）300的示意圖，LPF 300可用來實現圖1A之LPF 130。LPF 300包含：一第一串聯電阻（serial resistor）R1、一第一分流電容（shunt capacitor）C1、一第二串聯電阻R2以及一第二分流電容C2。該整流訊號
X在此是藉由一差動訊號而被實施，該差動訊號包含一第一端
X ＋與一第二端
X －，且該整流訊號
X等效於
X ＋與
X －之間的一差異。同樣地，該濾波訊號
V是藉由一差動訊號而被實施，該差動訊號包含一第一端
V ＋與一第二端
V －，且該濾波訊號
V等效於
V ＋與
V －之間的一差異。對於本領域具有通常知識者而言，圖3清楚可知且不言自明，故其細節在此不予贅述。此外，該第一串聯電阻R1與該第二串聯電阻R2是選擇性的，故可被移除。
圖4顯示該濾波訊號
V之波形的一模擬結果，該模擬結果是基於一25GHz時脈，是響應（in response to）該時序偏移
T
OS 之不同值。於先前技術中，一25GHz時脈之一1ps（兆分之一秒）的時序偏移是非常難以偵測，但該時序偏移於本發明之一示範性的實施例中被轉換為電壓值約為130mv的一穩定電壓，其可被隨後的類比至數位轉換器（ADC）120（請參見圖1A）輕易地偵測及轉換。類比至數位轉換器為本領域之習知技術，其細節在此不予贅述。該示範性的實施例之一面向為：由於使用圖1A之低通濾波器130之故，該濾波訊號
V會是一緩慢改變的（slowly-changing）訊號，而能夠被隨後的類比至數位轉換器（ADC）120輕易地處理。
於圖2A、2B與圖3中，差動訊號被使用。值得注意的是差動訊號是一較佳但非限制性的實施例。電路設計者可依其判斷選擇使用單端訊號（single-ended signaling）。當使用單端訊號時，僅需要該整流訊號
X的一端（
X ＋或
X －）以及該濾波訊號
V的一端（
V ＋或
V －），此時用來處理另一端之訊號的電路變得無關緊要，而可被移除。舉例而言，若僅有
X ＋被使用，該二N型傳輸閘210N與220N（如圖2A所示）、該第二串聯電阻R2、以及該第二分流電容C2（如圖3所示）可被移除。若僅有
X － 被使用，該二P型傳輸閘210P與220P（如圖2A所示）、該第一串聯電阻R1、以及該第一分流電容C1（如圖3所示）可被移除。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100 時間至數位轉換器（TDC） 110 整流器 120 類比至數位轉換器（ADC） 130 低通濾波器（LPF） CKA 第一時脈訊號 CKB 第二時脈訊號
X整流訊號
V濾波訊號 DK 數位訊號 151、153、155 正脈衝 152、154、156 負脈衝 161、163、165 正脈衝（奇數脈衝） 162、164、166 正脈衝（耦數脈衝）
T
CK 週期
T
OS 時序偏移
V
H 高電壓
V
L 低電壓 DAB CKA與CKB之間的差異 200 整流器 210 第一半波整流器 220 第二半波整流器 210P 第一P型傳輸閘 210N 第一N型傳輸閘 220P 第二P型傳輸閘 220N 第二N型傳輸閘
X ＋整流訊號
X之第一端
X －整流訊號
X之第二端 I 輸入端 O 輸出端 C 控制端 231 PMOS電晶體 232 NMOS電晶體 241 NMOS電晶體 242 PMOS電晶體 R1 第一串聯電阻 R2 第二串聯電阻 C1 第一分流電容 C2 第二分流電容
V ＋、
V －濾波訊號
V的一端
〔圖1A〕依據一示範性的實施例顯示一時間至數位轉換器之一功能方塊圖。 〔圖1B〕顯示圖1A之時間至數位轉換器的一示範性的時序圖。 〔圖2A〕依據一示範性的實施例顯示一整流器之一示意圖。 〔圖2B〕依據一示範性的實施例顯示一P類型傳輸閘之一示意圖。 〔圖2C〕依據一示範性的實施例顯示一N類型傳輸閘之一示意圖。 〔圖3〕依據一示範性的實施例顯示一低通濾波器之一示意圖。 〔圖4〕顯示圖3之低通濾波器的濾波訊號之波形的一模擬結果。
100 時間至數位轉換器（TDC） 110 整流器 120 類比至數位轉換器（ADC） 130 低通濾波器（LPF） CKA 第一時脈訊號 CKB 第二時脈訊號
X整流訊號
V濾波訊號 DK 數位訊號
Claims (10)
- 一種時間至數位轉換器，包含： 一整流器（rectifier），用來接收一第一時脈訊號與一第二時脈訊號並輸出一整流訊號，其中該第二時脈訊號與該第一時脈訊號之差異在於一時序偏移（offset in timing）； 一低通濾波器，用來接收該整流訊號並輸出一濾波訊號；以及 一類比至數位轉換器，用來將該濾波訊號轉換成一數位訊號。
- 如申請專利範圍第1項所述之轉換器，其中該整流器包含一第一半波整流器（half-wave rectifier），該第一半波整流器包含：一第一類型之傳輸閘（transmission gate），用來依據該第二時脈訊號傳遞該第一時脈訊號至該整流訊號的一第一端。
- 如申請專利範圍第2項所述之轉換器，其中該第一類型之傳輸閘包含：一第一類型之MOS（金氧半導體）電晶體，其中該第一類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第一時脈訊號、該第二時脈訊號以及該整流訊號的該第一端。
- 如申請專利範圍第3項所述之轉換器，其中該第一類型之傳輸閘進一步包含：一第二類型之MOS電晶體，其中該第二類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第二時脈訊號、該第二時脈訊號以及該整流訊號的該第一端。
- 如申請專利範圍第2項所述之轉換器，其中該第一半波整流器進一步包含：一第二類型之傳輸閘，用來依據該第一時脈訊號傳遞該第二時脈訊號至該整流訊號之一第二端。
- 如申請專利範圍第5項所述之轉換器，其中該第二類型之傳輸閘包含：一第二類型之MOS電晶體，其中該第二類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第二時脈訊號、該第一時脈訊號以及該整流訊號的該第二端。
- 如申請專利範圍第6項所述之轉換器，其中該第二類型之傳輸閘進一步包含：一第一類型之MOS電晶體，其中該第一類型之MOS電晶體之一源極、一閘極與一汲極分別耦接至該第一時脈訊號、該第一時脈訊號以及該整流訊號的該第二端。
- 如申請專利範圍第2項所述之轉換器，其中該整流器進一步包含一第二半波整流器，該第二半波整流器與該第一半波整流器共同形成一全波整流器。
- 如申請專利範圍第1項所述之轉換器，其中該低通濾波器包含一分流電容（shunt capacitor）。
- 一種時間至數位轉換方法，包含： 接收一第一時脈訊號與一第二時脈訊號，其中該第二時脈訊號與該第一時脈訊號之差異在於一時序偏移（timing offset）； 使用一整流器整流該第一時脈訊號與該第二時脈訊號之間的一差異以產生一整流訊號； 使用一低通濾波器濾波該整流訊號以產生一濾波訊號；以及 使用一類比至數位轉換器轉換該濾波訊號以產生一數位訊號。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/854,495 US9344103B1 (en) | 2015-07-21 | 2015-09-15 | High-resolution time-to-digital converter and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201710808A TW201710808A (zh) | 2017-03-16 |
| TWI591457B true TWI591457B (zh) | 2017-07-11 |
Family
ID=58344347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105123020A TWI591457B (zh) | 2015-09-15 | 2016-07-21 | 高解析度時間至數位轉換器及其方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106533425B (zh) |
| TW (1) | TWI591457B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064561B2 (en) * | 2007-09-16 | 2011-11-22 | Infineon Technologies Ag | Determining a time interval based on a first signal, a second signal, and a jitter of the first signal |
| US8164493B2 (en) * | 2008-05-29 | 2012-04-24 | Realtek Semiconductor Corporation | High-resolution circular interpolation time-to-digital converter |
| WO2013028553A1 (en) * | 2011-08-19 | 2013-02-28 | Lumedyne Technologies Incorporated | Time domain switched analog-to digital converter apparatus and methods |
| US8957712B2 (en) * | 2013-03-15 | 2015-02-17 | Qualcomm Incorporated | Mixed signal TDC with embedded T2V ADC |
| US9456257B2 (en) * | 2013-09-12 | 2016-09-27 | Texas Instruments Incorporated | Device for transferring power from a first circuit to a second circuit |
-
2016
- 2016-07-21 TW TW105123020A patent/TWI591457B/zh active
- 2016-07-28 CN CN201610604840.8A patent/CN106533425B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN106533425B (zh) | 2019-03-29 |
| TW201710808A (zh) | 2017-03-16 |
| CN106533425A (zh) | 2017-03-22 |
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