WO2008120827A1 - アナログ－デジタル変換器 - Google Patents

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WO2008120827A1
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transistor
reset
signal
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French (fr)
Inventor
Takeshi Ikeda
Hiroshi Miyagi
Original Assignee
Nsc Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type

Definitions

  • the present invention relates to an analog-digital converter, and is particularly suitable for use in a flash type A / D converter.
  • a typical example is a flash-type (parallel type) A ZD converter.
  • Hula Mesh type Remind as in Figure 1, a number of co damper regulator 5 1 arranged in parallel, the voltage value V in a plurality of criteria voltage value of the analog input signal V R 0 ⁇ V R n and batch comparison, the analog input voltage V in which based on the reference voltage V R to. It is determined immediately whether or not it coincides with ⁇ V R n (for example, see Patent Documents 1 and 2).
  • Patent Document 1 Japanese Patent Laid-Open No. 9-883 3 1 6
  • Patent Document 2 Japanese Patent Laid-Open No. Hei 9 1 8 3 3 6 9 Disclosure of Invention
  • Flash-type AZD converters are suitable for high-speed operation because the level of the analog input signal is determined by a single operation.
  • a reference voltage generation circuit 52 having a plurality of resistors R connected in series.
  • the 10 bit requires 1 0 2 3 comparators 5 1 and 1 0 2 3 resistors R.
  • the comparator 5 1 that compares the two inputs is a combination of at least four transistors, so a minimum of four hundred ninety-two transistors are required. As a result, the circuit scale and power consumption increased.
  • the present invention has been made to solve such problems, and an object of the present invention is to reduce the circuit scale and power consumption of a flash-type AZD converter.
  • a comparison transistor, a reset transistor, and a latch circuit constitute one set of circuits, and a plurality of sets of these circuits are provided.
  • the threshold voltages of the comparison transistors are made different from each other.
  • the same analog input signal is supplied to each gate of a plurality of comparison transistors, and the output signal of each latch circuit obtained by latching the output of each comparison transistor is used as an encoder.
  • the digital output signal is obtained for this mode.
  • the latch circuit is refreshed by resetting each latch circuit based on the output of each reset transistor.
  • the comparison transistor whose analog input voltage supplied to the gate is smaller than the threshold voltage is turned off, and the comparison transistor larger than the threshold voltage is turned on.
  • the output of each comparison transistor is latched into each latch circuit.
  • the voltage level of the analog input signal is determined depending on which comparison transistor is turned off or on, and a digital output signal corresponding to the voltage level can be obtained from the latch circuit. I will become. Therefore, the number of transistors used for determining the voltage level can be halved compared to the conventional example in which a comparator composed of at least two transistors is connected in parallel. For this reason, it is possible to reduce the circuit scale and power consumption.
  • FIG. 1 is a diagram showing the configuration of a conventional flash-type AZD converter.
  • FIG. 2 is a diagram illustrating a configuration example of the flash AZD converter according to the present embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the flash A / D converter according to the present embodiment.
  • N. , N! ,..., N n are a plurality of comparison transistors, each having a different threshold voltage, and the same analog input signal V i ⁇ is supplied to each gate.
  • multiple comparison transistors ⁇ . ⁇ Nyu eta is connected in parallel between the power supply VDD and ground GND. Where multiple comparison transistors ⁇ . ⁇ ⁇ ⁇ is composed of ⁇ channel MOS transistor. Also, each comparison transistor ⁇ . Threshold voltage of ⁇ Nyu eta, the circuit parameters related to the transistor, for example, adjusted by varying the gate one preparative length L Ya gate width W.
  • V T 0 the comparison transistor ⁇ 0 ⁇ ⁇ threshold voltages, respectively, V tau,
  • each comparison transistor ⁇ so that v T 0 and ⁇ ⁇ 1 ⁇ * ⁇ ⁇ ⁇ ⁇ . ⁇ ! Adjust the threshold voltage of sr n .
  • the comparison transistor in which the voltage of the analog input signal vin supplied to the gate is smaller than the threshold voltage is turned off, and the comparison transistor larger than the threshold voltage is turned on.
  • N R the comparison transistor in which the voltage of the analog input signal vin supplied to the gate is smaller than the threshold voltage is turned off, and the comparison transistor larger than the threshold voltage is turned on.
  • N R 1, ⁇ ⁇ ⁇ , N R n is Ri door La Njisuta der for multiple Li Se Tsu door, same as in each of the gate re-set signal V R is in the jar I is supplied .
  • the threshold voltages of ⁇ N R n are substantially the same. For this reason, all reset transistors N R when the reset signal V R is input. ⁇ N R n are simultaneously turned on.
  • This multiple reset transistor N R. ⁇ N R n is a multiple comparison transistor! ⁇ . ⁇ ! Contact Ri provided as a pair respectively ⁇ , are connected in parallel between the plurality of specific ⁇ preparative La Njisuta N 0 to N n as well as the power supply VDD and the graphene down de GND. These reset transistors N R 0 to N R n are also composed of N-channel MOS transistors.
  • L 0, L! , ⁇ ⁇ , L n is a latch circuit, and is configured by cross-connecting two P-channel MOS transistors. Each latch circuit. ⁇ ! ⁇ . Is each comparison transistor ⁇ . ⁇ ⁇ ⁇ and each reset transistor N R. ⁇ N R n and power supply VDD are connected respectively. In other words, in this embodiment, one comparison transistor, one reset transistor, and one latch circuit constitute a set of circuits, and multiple sets of these circuits are connected in parallel. Provided.
  • Latch circuit L. ⁇ N is multiple comparison transistors N. ⁇ N n Latched based on n outputs, multiple reset transistors N R. Reset based on ⁇ N R n output. That is, multiple comparison transistors N. Chi sales of to N n, La Tutsi circuit analog input signal V in is provided corresponding to the comparison preparative La Njisuta which turned on by Ri rather large by the threshold voltage applied to its gate one I Latch high level signals. Also, latches circuit provided corresponding to the comparison preparative La Njisuta the voltage of the analog input signal V in supplied to the gate is turned off by rather small Ri by the threshold voltage of the B c levels Latch the signal. Latch circuit L.
  • the door for Li cell Tsu door signal V R is each Li cell Tsu door La Njisuta N R.
  • ⁇ N R Reset to low level each time it is input to the gate of n .
  • the reset signal V R is continuously input at very short intervals. For this reason, use a latch circuit.
  • ⁇ L n also be repeatedly re-cell Tsu Bok in a very short interval. This ensures that, and latches operation in accordance with the analog input signal V in, and re-cell Tsu door operation in accordance with the re-cell Tsu door signal V R is running back repeatedly in a very short interval, this repetitive operation Latch circuit L.
  • ⁇ L n in La Tutsi signal is in the jar'll be sequentially output to the encoder 1 0.
  • Encoder 10 is each latch circuit L. ⁇ L n Output signal is encoded to obtain a digital output signal. That is, each latch circuit L. ⁇ L The voltage value V of the signal output from n . ⁇ V n, the comparison preparative La Njisuta N. ⁇ N n is either high or mouth level depending on on or off force.
  • Encoder 1 0 is each latch circuit L. Any voltage value of the output signal of the ⁇ L n is depending on which voltage value at the high level is a B c levels, for generating a digital signal of a predetermined bit.
  • a plurality of comparison transistors N with different threshold voltages. ⁇ N n are arranged in parallel to make multiple comparison transistors! ⁇ . ⁇ ! ⁇ .
  • the number of transistors used is higher than that of a conventional flash AZD converter in which a comparator consisting of at least two transistors is connected in parallel. It is not necessary to provide a reference voltage generation circuit. As a result, the circuit scale and power consumption can be reduced.
  • each comparison transistor N is used. ⁇ ! Each latch circuit outputs the output of Si n . ⁇ L n latch at once and each latch circuit L. ⁇ L n output signal Each latch circuit L so that the signal is encoded. Refresh L n at regular intervals. This will allow comparison transistor N. A state in which a high level signal is always input to encoder 10 from any of ⁇ N n (the analog input signal V i n is greater than the threshold voltage and turned on). Therefore, power consumption can be further reduced.
  • a plurality of comparison transistors N are provided. ⁇ N n as
  • the threshold voltage of the PMOS transistor can also be adjusted by changing the circuit parameters related to the transistor, for example, the gate length L and the gate width W.
  • the threshold voltage of each transistor can be made different by changing the voltage value supplied to the back gate of the P channel MOS ⁇ transistor.
  • the present invention is suitable for a flash type A / D converter that compares a voltage value of an analog input signal with a plurality of different voltage values simultaneously by a plurality of transistors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

閾値電圧を異ならせた複数の比較用トランジスタＮ０～Ｎｎを並列に並べて、複数の比較用トランジスタＮ０～Ｎｎの各ゲートにアナログ入力信号Ｖｉｎを供給し、各比較用トランジスタＮ０～Ｎｎの出力をラッチした各ラッチ回路Ｌ０～Ｌｎの出力信号をエンコードすることによってデジタル出力信号を得ることにより、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、トランジスタの使用数が半分で済むようにし、しかも基準電圧発生回路を設ける必要もなくす。

Description

明 細 書 アナロ グ—デジタル変換器
技術分野
本発明はアナロ グ一デジタル変換器に関し、 特に、 フラ ッシュ型の A /D変換器に用いて好適なものである。 背景技術
近年、 アナロ グ一デジタル混載のシステム L S I におけるアナロ グ回 路の低電圧化の進展に伴って、 オペアンプを使用 しない AZD変換器の 開発が盛んに行われている。 その代表例にフ ラ ッ シュ型 （並列型） の A ZD変換器がある。 フラ ッシュ型は、 図 1 に示すよ う に、 多数のコ ンパ レータ 5 1 を並列に並べて、 アナロ グ入力信号の電圧値 V i nを複数の基 準電圧値 VR 0〜VR n と一斉に比較し、 アナロ グ入力電圧 V i nがどの基 準電圧 VR。〜VR n と一致するかを一瞬の う ちに判定していく ものである (例えば、 特許文献 1， 2参照） 。
特許文献 1 : 特開平 9 — 8 3 3 1 6号公報
特許文献 2 ： 特開平 9 一 8 3 3 6 9号公報 発明の開示
フラ ッシュ型の AZD変換器は、 アナロ グ入力信号の レベルを一発の 動作で判定するため、 高速化には向いている。 しかしながら、 図 1 に示 すよ う に、 多数のコ ンパ レータ 5 1 を設ける と と もに、 複数の抵抗 Rを 直列に接続した基準電圧発生回路 5 2 も設ける必要がある。 例えば 1 0 ビッ トでは 1 0 2 3個のコ ンパレータ 5 1 と 1 0 2 3個の抵抗 Rとが必 要で、 2つの入力を'比較する コ ンパ レータ 5 1 は少なく と も 4個の ト ラ ンジスタを組み合わせた構成であるため、 最低でも 4 0 9 2個もの ト ラ ンジスタが必要となる。 そのため、 回路規模および消費電力が増大する とい う 問題があった。
本発明は、 このよ う な問題を解決するために成されたものであ り 、 フ ラ ッシュ型の A Z D変換器において回路規模および消費電力の低減を図 る こ と を目的とする。
上記した課題を解決するために、 本発明では、 比較用 ト ラ ンジスタ と リ セ ッ ト用 ト ラ ンジスタ と ラ クチ回路とで 1組の回路を構成し、 この回 路を複数組設け、 複数の比較用 ト ラ ンジスタの閾値電圧を互いに異なら せる。 そ して、 複数の比較用 ラ ンジスタの各ゲ一 トに同 じアナロ グ入 力信号を供給し、 各比較用 ト ラ ンジスタの出力をラ ツチした各ラ ツチ回 路の出力信号をェンコ一 ドする こ と に つてデジタル出力信号を得る よ う に している。 また、 各 リ セ シ ト用 ト ラ ンジスタの出力に基づき各ラ ッ チ回路を リ セ ッ トする こ と によ り 、 ラ チ回路に対して リ フ レ ッ シュを かけている。
このよ う に構成した本発明によれば、 ゲー トに供給されるアナロ グ入 力電圧が閾値電圧よ り 小さい比較用 ト ラ ンジスタはオフ、 閾値電圧よ り 大きい比較用 ト ランジスタはオンとなり 、 各比較用 ト ラ ンジス タの出力 が各ラ ッチ回路にラ ッチされる。 これによ り 、 どの比較用 ト ラ ンジスタ がオフまたはオンと なるかによつてアナロ グ入力信号の電圧レベルが判 定され、 その電圧レベルに応じたデジタル出力信号がラ ツチ回路から得 られるよ う になる。 したがって、 少なく と も 2つの ト ラ ンジスタから成 る コ ンパレータを並列に接続する従来例に比べて、 電圧レベル判定用の ト ラ ンジス タの使用数は半分で済む。 このため、 回路規模および消費電 力の低減を図る こ とができ る。 図面の簡単な説明
図 1 は、 従来のフラ ッシュ型 AZD変換器の構成を示す図である。 図 2は、 本実施形態によるフラ ッシュ型 AZD変換器の構成例を示す 図である。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。 図 2は、 本実 施形態によるフラ ッシュ型 A /D変換器の構成例を示す図である。 図 2 において、 N。， N！ , · · · , N nは複数の比較用 トランジスタであり 、 それぞれの閾値電圧が互いに異なっていて、 各々のゲー トに同じアナ ログ入力信号 V i πが供給されるよ うになつている。
これら複数の比較用 トランジスタ Ν。〜Ν ηは、 電源 V D Dとグラン ド G N Dとの間に並列に接続されている。 ここで、 複数の比較用 トランジ スタ Ν。〜Ν ηは Νチャネル MO S ト ラ ンジスタで構成されている。 また 、 各比較用 トランジスタ Ν。〜Ν ηの閾値電圧は、 当該トランジスタに関 する回路パラメータ、 例えばゲ一 ト長 Lゃゲー ト幅 Wを異ならせること によって調整している。
各比較用 トランジスタ Ν 0〜Ν Πの閾値電圧をそれぞれ V T 0 , V τ , ,
• · · , v T nと した場合、 例えば v T 0く ν τ 1 < · * · < ν Τ ηとなるよ うに各比較用 トラジジスタ Ν。〜！ sr nの閾値電圧を調整する。 そして、 こ のよ うに閾値電圧を異ならせた比較用 ト ラ ンジスタ N。〜！ sr nの各ゲ一 ト に同じアナログ入力信号 v i nを供給する。 このよ う にすると、 ゲー トに 供給されるアナログ入力信号 v i nの電圧が閾値電圧よ り小さい比較用 ト ランジスタはオフ、 閾値電圧よ り大きい比較用 トランジスタはオンとな る また、 N R。， N R 1 , · · · , NR nは複数の リ セ ッ ト用 ト ラ ンジスタ であ り 、 各々のゲー トに同 じ リ セッ ト信号 VRが供給される よ う になって いる。 これら複数の リ セ ッ ト用 ト ラ ンジスタ NR。〜N R nの閾値電圧は略 同 じである。 このため、 リ セ ッ ト信号 VRが入力される と 、 全ての リ セ ッ ト用 ト ラ ンジスタ N R。〜NR nが同時にオンとなる。
この複数の リ セ ッ ト用 ト ランジスタ NR。〜NR nは、 複数の比較用 ト ラ ンジスタ ！^。〜！^ に対してそれぞれ対と して設けられてお り 、 複数の比 較用 ト ラ ンジスタ N 0〜N n と同様に電源 V D Dと グラ ン ド G N Dとの間 に並列に接続されている。 この リ セ ッ ト用 ト ランジスタ N R 0〜NR n も、 Nチャネル MO S ト ランジスタで構成されている。
L 0 , L！ , ♦ · · , L nはラ ッチ回路であ り 、 2つの Pチャネル MO S ト ラ ンジス タをク ロ スカ ップル接続して構成されている。 各ラ ッチ回 路 。〜！^。は、 各比較用 ト ラ ンジスタ Ν。〜Ν Πおよび各 リ セ ッ ト用 ト ラ ンジスタ NR。〜NR n と電源 V D Dとの間にそれぞれ接続されている。 す なわち、 本実施形態では、 1つの比較用 ト ランジスタ と 1 つの リ セ ッ ト 用 ト ラ ンジスタ と 1つのラ ッチ回路とで 1組の回路を構成し、 この回路 を複数組並列に設けている。
ラ ッチ回路 L。〜し nは、 複数の比較用 ト ランジスタ N。〜N nの出力に 基づき ラ ッチされ、 複数の リ セ ッ ト用 ト ランジスタ NR。〜NR nの出力に 基づき リ セ ッ ト される。 すなわち、 複数の比較用 ト ラ ンジスタ N。〜N n の う ち、 そのゲ一 卜に供給されるアナロ グ入力信号 V i nが閾値電圧よ り 大き く てオンとなった比較用 ト ラ ンジスタに対応して設けられているラ ツチ回路はハイ レベルの信号をラ ッチする。 また、 ゲー トに供給される アナロ グ入力信号 V i nの電圧が閾値電圧よ り 小さ く てオフ と なった比較 用 ト ラ ンジスタに対応 して設けられているラ ッチ回路はロ ウ レベルの信 号をラ ッチする。 また、 ラ ッチ回路 L。〜 L nは、 リ セ ッ ト信号 V Rが各 リ セ ッ ト用 ト ラ ンジスタ NR。~N R nのゲー トに入力される都度、 ロ ウ レベルに リ セ ッ ト される。 リ セ ッ ト信号 VRは非常に短い間隔で連続的に入力される。 この ため、 ラ ッチ回路し。〜 L n も非常に短い間隔で繰り 返し リ セ ッ 卜 される 。 これによ り 、 アナロ グ入力信号 V i nに応じたラ ッチ動作と、 リ セ ッ ト 信号 V Rに応じた リ セ ッ ト動作とが非常に短い間隔で繰り 返し実行され、 この繰り返し動作の中でラ ツチ回路 L。〜 L nにラ ツチされた信号が順次 エンコーダ 1 0に出力される よ う になっている。
エンコーダ 1 0は、 各ラ ッチ回路 L。〜 L nの出力信号をエンコー ドし てデジタル出力信号を得る。 すなわち、 各ラ ッチ回路 L。〜 L nよ り 出力 される信号の電圧値 V。〜V nは、 比較用 ト ラ ンジスタ N。〜N nがオンか オフ力、によってハイ レベルまたは口 ゥ レベルの何れかとなつている。 ェ ンコーダ 1 0は、 各ラ ッチ回路 L。〜 L nの出力信号のどの電圧値がハイ レベルでどの電圧値がロ ウ レベルとなっているかに応じて、 所定ビッ ト のデジタル信号を発生する。
以上詳しく 説明 したよ う に、 本実施形態では、 閾値電圧を異ならせた 複数の比較用 ト ラ ンジスタ N。〜N nを並列に並べて、 複数の比較用 ト ラ ンジスタ！^。〜！^。の各ゲ一 卜に同 じアナロ グ入力信号 V i nを供給し、 各 比較用 ト ラ ンジスタ N。〜N nの出力信号をェンコ一 ドする こ と によって デジタル出力信号を得るよ う に している。 このよ う な構成によれば、 少 なく と も 2つの ト ラ ンジスタから成る コ ンパ レータを並列に接続する従 来のフ ラ ッ シュ型 AZD変換器に比べて、 ト ラ ンジス タの使用数は半分 で済み、 基準電圧発生回路も設ける必要がない。 このため、 回路規模お よび消費電力の低減を図る こ とができ る。
また、 本実施形態では、 各比較用 ト ラ ンジス タ N。〜！ Si nの出力を各ラ ツチ回路し。〜 L nでいつたんラ ツチし、 各ラ ツチ回路 L。〜 L nの出力信 号をエンコー ドするよ うにして、 各ラ ッチ回路 L 。〜 L nを一定時間毎に リ フレッシュ してレ、る。 これによ り、 比較用 トランジスタ N。 ~ N nの何 れか （アナログ入力信号 V i nの電圧が閾値電圧よ り大きく てオンになつ ているもの） からハイ レベルの信号が常にエンコーダ 1 0に入力されて 電力が消費される状態を回避できるので、 消費電力をよ り一層低減する ことができる。
なお、 上記実施形態では、 複数の比較用 トランジスタ N。〜N nと して
Nチャネル M O S 卜ランジスタを用いる例について説明したが、 Pチャ ネル M O S トランジス タ と しても良い。 の場合における P M O S トラ ンジスタの閾値電圧も、 当該 トランジスタに関する回路パラメータ、 例 えばゲー ト長 Lゃゲ一ト幅 Wを異ならせる とによって調整することが 可能である。 または 、 Pチヤネル M O S 卜ランジスタのバックゲー トに 供給する電圧値を異ならせることによつて 、 各 ト ラ ンジス タの閾値電圧 を異ならせるよ うにすること も可能である
その他、 上記実施形態は、 何れも本発明を実施するにあたっての具体 化の一例を示したものに過ぎず、 これらに つて本発明の技術的範囲が 限定的に解釈されてはならないものである すなわち、 本発明はその精 神、 またはその主要な特徴から逸脱する となく 、 様々な形で実施する ことができる。 産業上の利用可能性
本発明は、 複数の トランジスタによつてァナ口グ入力信号の電圧値を 複数の異なる電圧値と一斉に比較するフラ クシュ型の Aノ D変換器に用 いて好適なものであ

Claims

請 求 の 範 囲
1 . 閾値電圧が互いに異なっていて、 各々のゲー トに同 じアナロ グ入力 信号を供給する よ う に成された複数の比較用 ト ラ ンジスタ と、
上記複数の比較用 ト ランジスタに対してそれぞれ対と して設けられ、 各々のゲー トに リ セ ッ ト信号を供給する よ う に成された複数の リ セ ッ ト 用 ト ラ ンジスタ と、
上記複数の比較用 ト ラ ンジスタの出力に基づき ラ ッチされ、 上記複数 のリ セ ッ ト用 ト ラ ンジスタの出力に基づき リ セ ッ ト される複数のラ ッチ 回路と 、
上記複数のラ ツチ回路の出力信号をェンコ一 ドしてデジタル出力信号 を得るエンコーダと を備えたこ と を特徴とするアナロ グ一デジタル変換 器。
2 . 上記複数の比較用 ト ランジスタは M O S ト ラ ンジスタであ り 、 上記 M O S ト ラ ンジスタに関する回路パラメ ータを異ならせる こ と によって 、 上記複数の比較用 ト ランジスタの閾値電圧を異ならせたこ と を特徴と する請求の範囲第 1 項に記載のアナロ グ一デジタル変換器。
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