JPS6115615B2

JPS6115615B2 -

Info

Publication number: JPS6115615B2
Application number: JP53097209A
Authority: JP
Inventors: Kohei Ishizuka; Yasuhiro Kita; Shigemichi Maeda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-08-11
Filing date: 1978-08-11
Publication date: 1986-04-25
Also published as: CA1124806A; JPS5525209A; GB2029142A; US4292596A; GB2029142B

Description

【発明の詳細な説明】

本発明は利得制御回路、特にデイジタル符号に
より増幅器の利得を等比間隔、すなわち、対数表
示利得がデイジタル符号に対応して直接的（デシ
ベルリニアと呼ぶ）に制御できるデイジタル利得
制御回路に係る。例えば、伝送路の損失は単位伝送距離の損失を
伝送距離乗したもので与えられるので、この伝送
損失を補償するためには、その逆特性を持つ回路
が必要である。このためその利得をデシベルリニ
アに制御できる回路が必要となる。従来このような要求を満す回路として、演算増
幅器の入力側回路あるいは帰還回路にスイツチと
抵抗素子の直列（又は並列）回路を多数個を並列
（又は直列）に接続した回路を設け、２進符号に
より、上記スイツチを選択し所定の利得を得る回
路が知られている。しかしながら、従来の回路で
は多数の上記直列回路を必要としデイジタル符号
を一担復号して、スイツチ選択の符号に変換する
方式がとられており、回路構成素子が多くなり装
置コストの低減に対しては十分なものではなかつ
た。本発明は比較的簡単な回路構成でもつて、デイ
ジタル符号によつて増幅回路の利得を近似的に等
比間隔、すなわち、対数表示増幅度で直線（リジ
タルリニア）に可変ならしめる利得制御回路を実
現することを目的とする。すなわち、直線的に変
化する制御のためのデイジタル符号信号が加えら
れたとき、上記符号信号を復号することなく直接
スイツチ回路路（一般に符号のビツト数に相応す
るスイツチ）を駆動し、しかも駆動されたときの
被制御回路の伝達関数（利得と考えて良い）がデ
シベルリニアに変化する利得制御回路を実現する
ことを目的とする。本発明は上記目的を達成するために、可変等化
器の理論を利用して入出力間に一定の増幅率を有
する増幅器とその入出力回路あるいは帰還回路に
可変抵抗回路を有む抵抗回路網を、上記入出力間
の伝達関数が（ここで、Ａ，Ｂは定数）となる如く接続し、
上記値Ｇをデイジタル・コードで直線的に制御す
るようにして構成したことを特徴とする。したがつて、Ａ，Ｂは定数であるからＧをデイ
ジタル符号によつて直線的に変化させ、AG＋Ｂ
を−１から１の範囲で可変されることにより対数
表示された伝達関数は−20ogYからなる20
ogYの範囲でほぼ直線的に変化することになる。
対数表示による伝達関数がデシベルリニア、すな
わち、ある回路の伝達関数を対数表示したもの
が、直線的に変化する信号ｕに対応して直線的に
変化するためには、伝達関数Ｖが一次の可変数ｕ
に対してＶ＝Ｙ^u ………(2) で表わされればよい（Ｙは定数）ここで、可変等化器の伝達関数Ｖとして知られ
ているＶ＝ｘ＋Ｙ／ｘＹ＋１（０＜ｘ＜∞） …(3) の関係においてｕ＝１−ｘ／１＋ｘとした場合に、伝達
関数Ｖは近似的にＶＹ^u（−１＜ｕ＜１） ……(4) と表わすことができる。したがつて本発明はこの
関数を利用する。(2)，(3)式よりここで、ｕ＝AG＋ＢとおきＧを直線的に可変
し、Ａ，Ｂを定数とすればとなり、この伝達関数が実現できれば、Ｇの直線
的な可変により、伝達関数を指数的に可変させる
ことができ、したがつてその対数表示による伝達
関数は直線的に可変せしめることができる。第１図ａは可変数ｕとその関数Ｙ^uおよび上記
本発明による伝達関数Ｖとの関係を磁し、実線は
Ｙ^u、点線は上記伝達関数Ｖを表わす。ｂ図は上
記関係の縦軸を対数表示したもので、実線、点線
はａ図のそれぞれに対応する。いま、ｕを−１か
ら１まで可変するとｂ図から明らかなように対数
表示関係20ogVは−20ogYから20ogYまで
を直線的に変化することが分る。なお、直線
20xuogYとの誤差はｕ＝−１，０，＋１では０
となり、Ｙの変数となるが、Ｙが１ネーパより小
さい範囲ではほぼ直線となる。以下実施例によつて本発明を詳細に説明する。 (6)式においてＢ＝１，Ａ＝−２とおけば伝達関
数Ｖはとなり、このような伝達関数を持つ回路としては
第２図ａおよびｂの如き回路で実現できる。すなわち、入力端子１に加わる電圧をv₁、端子
２に生じる出力電圧をv₀、増幅器３の増幅度をＹ
＋１、入力の部は加算器４で逆極性でフイードホ
ワードされるとき、ａの場合の出力v₀はｂの場合出力v₀はとなり、それらの伝達関数Ｖ＝ｖ_０／ｖ_１はいずれも(7
)式で表わされる。Ｇを０から１までの範囲を直線的に可変したと
き、伝達関数は前述の説明から明らかな如く指数
関数的に変化する、すなわちデシベルリニアに変
化する。ここで、第２図ａの可変抵抗Ｒ／Ｇは第３図ａのようなＲ／ｇ_ｉ（ｉ＝０，１，２，……，ｎ−１）の抵抗を並列接続し、各抵抗素子に直接にスイツチ
SW0，SW1，SW2，……SWn−１を設ければ

【式】と表わされる。ここで、ａ_iはスイツチSWi（ｉ＝０，１，２，……，ｎ−１）
の開閉によつて０又は１となる。ここで、各抵抗
値をＲ／ｇ_ｉ＝２^ｎ−１／２^{ｎ−１−ｉ}Ｒに設定して、２進ｎビツトの符号によつて、上記
スイツチSW0，SW1，……SW（ｎ−１）、を直
接開閉すれば、ｎビツトの符号の直線的変化に対
し、Ｇ／ＲすなわちＧは直線的に変化し、第２図ａの回路の伝達関数は可変範囲を２ⁿ段階で近似的に
直線的に変化することができる。同様に第２図ｂの回路構成では可変抵抗GRを
第３図ｂの如く抵抗素子g₁RとスイツチSWiの並
列回路を接続すれば良い。すなわちｇ_iＲ＝２^{ｎ−１−ｉ}／２^ｎ−１Ｒ第２図の回路構成において、Ｙ＝5.62、Ｙ＝
3.16およびＹ＝1.78のときのＧを０から１まで可
変したときのＧと伝達関数の対数特性の関係を第
４図に示す。同図からＧの直線的な可変により近
似的に伝達関数のデシベル変化が直線的に変化し
ていることが分る。第５図ａは、増幅器に差動増幅器３′を用い、
第３図の実施例を変形した他の実施例の回路図で
ある。 (7)式による伝達関数ＶはＹから１／Ｙま利得１を中心として可変するものであるが、これに基準特性
Ｋを持たせると、と表わすことができる。基準特性ＫをＹ，１，１／Ｙ，Ｋとした場合に抵抗 R₁，R₂の値の関係を表に表わすと以下のように
なる。

【表】

【表】第６図は上記第５図の実施例で、利得制御範囲
０〜20dBを2⁵段階で可変する回路の具体的設計
例である。第５図の表において基準特性Ｋ＝Ｙを使用す
る。最大利得20ogKYで表わされるから、これ
が20dBを満足するためにはＫ＝Ｙ≒１０／３ R′＝10KΩとすると R₁＝１／ＹR′＝３／１０・10＝３〔ｋΩ〕 2⁵段階で可変するからｎ＝５ｇ_ｉ／Ｒ＝２^４−ｉ／２^５−１・１／ＲであるからＲ＝１６／３１〔ＫΩ〕にすれば、Ｒ／Ｇを
構成する各々の抵抗値は次の如くになる。Ｒ／ｇ_ｉ＝３１／２^４−１・１６／３１＝１６／２^４
−１〔ＫΩ〕（ｉ＝０〜４）また、（Ｙ−１）Ｒ＝（１０／３−１）・１６／３１＝
1.2〔ＫΩ〕以上をまとめて図示すると第６図のようになる。第６図のスイツチ回路は従来よく知られている
ので詳しい説明は省略するが、その一例を第７図
に示す。同スイツチ回路はCMOS（RCA
CD4016）を用いて構成したもので、７に制御用
の符号信号が加えられる。Ｖ_DD，Ｖ_SSは電源、端
子８が可変抵抗を構成する抵抗素子に接続され
る。第８図は上記第６図の回路において、差動増幅
器として市販のHA17741を使用し、測定周波数
を1KHzとしたときの、上記スイツチSW0〜SW4
に加えられた符号信号と伝達関数の値（利得デシ
ベル表示）との実験結果を示すものである。第９図ａおよびｂはそれぞれ、基準特性Ｋ＝
１、およびＫ＝１／Ｙの場合の他の実施例を示す回路図で、いずれも差動増幅器と組合せて構成したも
のである。図中Ｒ／Ｇの構成は第３図に示したものと同じである。第１０図は本発明の効果を説明するために従来
知られている直線的に変化するデイジタル符号に
よつて増幅回路の利得をデシベルリニアに変化す
る利得制御回路の例を示す。ａ，ｂは従来の回路
例、ｃは本発明の上記第５図の原理に基づいて構
成された実施例で０〜15dBの可変利得の範囲を
1dBステツプで可変するもので各図において１，
２はそれぞれ入力端子および出力端子、５は直線
的に変化するデイジタル符号で４ビツトで構成さ
れている。従来例ａ，ｂは伝達関数が入力抵抗Ｒ
_iと帰還抵抗Ｒ_fの比Ｒ_ｆ／Ｒ_ｉで表わされることを利用
するものである。ａのものはスイツチb₀……b₁₅の
１つを選択するもので、利得を決定するための抵
抗を17個必要とし、それに相応してスイツチb₀…
…b₁₅も16個必要とする。又、デイジタル符号A₀
……A₃で直接スイツチb₀……b₁₅を制御すること
ができず、いつたん復号器６で、スイツチ制御信
号に変換する必要がある。これに対しｂのものは
上記利得決定のための抵抗素子およびスイツチ回
路を減少するものであるが、やはりスイツチ回路
を８個必要とし、さらに２つの復号器６−１，６
−２を必要とする。同一利得制御を行なう本発明
による実施例ｃのものは利得制御のための抵抗素
子数はｂのものと変らないが、スイツチ回路a₀…
…a₃はａの1/4，ｂの1/2となりさらに復号器６，
６−１，６−２を必要とせず、デイジタル符号
A₀……A₃を直接スイツチ駆動信号とすることが
できる。以上実施例によつて説明した如く、本発明によ
る利得制御回路は比較的簡単な回路構成によつて
増幅器は１個で直線的な変化をするデイジタル符
号によつて、伝達関数をデシベルリニアに制御で
き又基準特性を任意に設定できる。さらに第５図
に示す回路形式では出力インピーダンスが低いた
め実用上のメリツトが非常に大きい。

【図面の簡単な説明】

第１図は直線的可変数ｕと伝達関数Ｖの関係を
説明する特性図、第２図、第３図、第５図、第６
図、第９図は本発明による利得制御回路の実施例
の構成を示す回路図、第４図は第２図の実施例に
よる伝達関数の特性図、第７図は第６図に使用さ
れるスイツチ回路の一実施例、第８図は第６図の
実施例による制御信号と利得の関係の実測値、第
１０図は従来回路と本発明の一実施例の回路の効
果を比較するための回路図である。１…入力端子、２…出力端子、３，３′…増幅
器、４…加算回路、５…レジスタ、６，６−１，
６−２…復号器。

Claims

【特許請求の範囲】１入出力端子間に一定の利得を有する増幅器と
可変抵抗回路を含む抵抗回路網と上記可変抵抗回
路を複数の抵抗素子と、その素子の選択切換を行
なう複数のスイツチとで構成し、上記スイツチを
ｎビツトの２進デイジタル符号信号によつて切換
えることによつて上記入出力間の利得をデシベル
リニア制御する利得制御回路において、上記入出
力間の伝達関数が【式】（Ｙは１でない定数、Ａ，Ｂは０でない定数、
Ｇは０≦Ｇ＜１の変数、−１＜AG＋Ｂ＜１）と設
定され、上記可変抵抗回路が上記ｎビツトの２進
デイジタル信号の各ビツト信号ｉ（ｉ＝０，１，
２…ｎ−１）によつて開閉される複数のスイツチ
SWiと、上記各スイツチと直列に接続されＲ／ｇ_ｉ（ｇ_i＝２^{ｎ−１−ｉ}／２^ｎ−１）の抵抗値を
有する抵抗を並列に接続されＲ／Ｇの可変抵抗値を有する回路か、又は上記各スイツチに並列に接続されたｇ_iＲの抵抗値
を有する抵抗を直列に接続されたGRの可変抵抗
値を有する回路のいずれか一方で構成されたこと
を特徴とする利得制御回路。２特許請求の範囲第１項記載において、Ａ＝−
２、Ｂ＝１で抵抗回路網は入力逆相にして上記増
幅器の出力フイード・ホワードする回路と、上記
入出力端と上記増幅器の入力端に接続された（Ｙ
−１）Ｒの抵抗値を有する固定抵抗と上記増幅器
の入力端とアース間に接続されたＲ／Ｇの抵抗値を有する可変抵抗からなり、上記可変抵抗は抵抗値
２^ｎ−１／２^{ｎ−１−ｉ}・Ｒ（ｉ＝０，……，ｎ−１）
の抵抗素子と上記スイツチSWiの直列回路を並列に接続さ
れ、かつ、上記スイツチSWiはデイジタル符号の
ビツト信号で開閉されるように構成されたことを
特徴とする利得制御回路。３特許請求の範囲第２項記載において、上記増幅器は差動増幅器で、上記フイードホワ
ード回路は入力端子アース間に直列接続された第
１および第２の抵抗の接続点と上記増幅器の出力
端に接続された抵抗の他端を接続し、上記第１お
よび第２の抵抗の接続点を電圧を上記差動増幅器
の負入力端子に加える手段とで構成されることを
特徴とする利得制御回路。４特許請求の範囲第１項記載において、Ａ＝−２，Ｂ＝１で、上記抵抗回路網は入力を逆相して上記増幅器の
出力端にフイード・ホワイトする回路と、上記入
力端と上記増幅器の入力端に接続された可変抵抗
値GR（Ｒは固定抵抗値）を有する可変抵抗と、
上記増幅器の入力端とアース間に接続された固有
抵抗値Ｒ／Ｙ−１を有する固有抵抗からなり、上記可変抵抗は抵抗値２^{ｎ−１−ｉ}／２^ｎ−１Ｒ（ｉ＝０，…
…，ｎ− １）とスイツチSWi（ｎ−１）の並列回路を直列
に接続され、上記スイツチSWiはデイジタル符号
のビツト信号で開閉されるように構成されたこと
を特徴とする利得制御回路。５特許請求の範囲第１項記載において、上記抵抗回路網は上記入出力端子間に直列接続
された第１、第２および第３の抵抗と、上記入出
力端子間に接続された第４の抵抗からなり、上記
第３の抵抗は抵抗値（Ｙ−１）Ｒを有し、上記第
４の抵抗はＲ／Ｇの抵抗値を有する可変抵抗であり、上記可変抵抗は抵抗値２^ｎ−１／２^{ｎ−１−ｉ}・Ｒ（ｉ
＝０，… …，ｎ−１）のｎ個の抵抗素子とスイツチSWiの
直列回路を並列に接続され、上記スイツチSWiは
デイジタル符号のビツト信号ｉによつて開閉され
るように構成され、上記増幅器は上記第１および
第２の抵抗の接続点の電位がその負入力端子に加
えられ、正入力端子が接地され上記増幅器の出力
端子は上記第２および第３の抵抗の接続点に接続
されたことを特徴とする利得制御回路。６特許請求の範囲第１項記載において、上記抵抗回路網は上記入出力端子間に直列接続
された第１、第２および第３の抵抗と、上記入出
力端子間に接続された抵抗値（Ｙ−１）Ｒの固有
抵抗値を有する抵抗とで構成され、上記第３の抵
抗は抵抗値Ｒ／Ｇの可変抵抗であり、上記可変抵抗は抵抗値２^ｎ−１／２^{ｎ−１−ｉ}・Ｒ（ｉ＝０，……（ｎ
−１））のｎ個の抵抗素子とスイツチSWiの直列回路を並列に
接続され、上記スイツチSWiはデイジタル符号の
ビツト信号ｉによつて直接制御されるように構成
され、上記増幅器はその負入力端子に上記第１お
よび第２の抵抗の接続点の電位が加えられ、その
正入力端子が接地され上記増幅器の出力端子は上
記第２および第３の抵抗の接続点に接続されたこ
とを特徴とする利得制御回路。