CN113890491B - 一种低漏电放大器偏置电路 - Google Patents

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Abstract

一种低漏电放大器偏置电路，包括，共源极偏置电路和多个共栅极偏置电路，其中，所述共源极偏置电路，为放大器的共源极晶体管提供共源偏置电压；所述共栅极偏置电路，为放大器的共栅晶体管提供偏置电压；在放大器关断状态下，所述共源极偏置电路将所述共源偏置电压拉低到地，所述共栅极偏置电路将所述偏置电压拉低至关断电压；在放大器关断开启状态下，所述共源极偏置电路将所述共源偏置电压与地之间断开，所述共栅极偏置电路将所述偏置电压拉至开启栅压。本发明的低漏电放大器偏置电路，通过拉低放大器的共栅晶体管的栅极电压，使共源晶体管的漏极电压跟随降低，从而最大限度的控制漏电流，降低放大器的静态功耗。

Description

一种低漏电放大器偏置电路
技术领域
本发明涉及一种放大器，特别是涉及一种放大器偏置电路。
背景技术
金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）是一种可以广泛使用在模拟电路与数字电路的场效晶体管（field-effect transistor），包括，CMOS、SOI、GaN、BJT等。
MOSFET晶体管，当漏端和源端都接地时，随着栅端电压VG增加，电子被栅的上的正电吸引，在漏和源之间形成一层耗尽层(depletion regin)，此时MOSFET处于关断状态；随着栅极电压提高，更多电子被吸引到栅氧化层表面，在漏源之间形成了一条导通的沟道，此时MOSFET处于开启状态，漏源之间产生电流。但是对于漏极电压不为0时，即使VG=0，并不意味着MOSFET中没有电流产生。由于漏极N区和衬底之间形成PN结，当漏极有电压时，PN结中仍存在反向饱和电流。
图1为现有MOSFET晶体管射频放大器电路原理图，如图1所示，现有MOSFET晶体管射频放大器，其射频放大部分由共源管M0，共栅管M1~Mn，输入隔直电容C_IN，输入匹配网络，源级负反馈电路，输出负载网络，输出隔直电容C_OUT构成，其中的输入/输出匹配网络和源级反馈电路是由电感、电容或电阻构成的无源网络。共源级偏置电路由Mx和M0形成电流镜，Idc为电流源，Rg0和Cp0用于隔离电流源上的射频信号。Mx的漏极与地之间有一个开关，当放大器工作时，EN_N为LOW，开关关断，电流镜建立使M0进入工作状态；放大器关闭时，EN_N为HIGH，Mx漏极与地导通，M0的栅极被拉低使其关闭。Vg1~Vgn为共栅偏置电压，经过Rgn和Cpn隔离射频信号，加到M1~Mn的栅极。
现有MOSFET晶体管射频放大器，传统的偏置方案能够正确建立放大器的工作状态，但当放大器关闭时，偏置电路与共源管仍然形成了电流镜，尽管有到地的开关，电流镜管上仍有少量电流；同时由于共栅管的Vg较高，共源管的漏极电压较高，共源管此时并没有被完全关断，仍然会产生比较大的漏电流。
图2为现有MOSFET晶体管射频放大器共源极偏置电路图，如图2所示，当MOSFET栅端被拉低至地时，漏端如果仍存在电压Vd，晶体管仍然存在漏级的反向饱和电流，即漏电流，该漏电流与Vd相关，趋势如图3所示，随Vd增大，晶体管关断时漏电流Id越大，使得MOSFET晶体管射频放大器静态功耗增加。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种低漏电放大器偏置电路，通过拉低共栅晶体管的栅极电压，使共源管的漏极电压跟随降低，从而最大限度的控制漏电流，降低放大器的静态功耗。
为实现上述目的，本发明提供的低漏电放大器偏置电路，包括，共源极偏置电路和多个共栅极偏置电路，其中，
所述共源极偏置电路，为放大器的共源极晶体管提供共源偏置电压；
所述共栅极偏置电路，为放大器的共栅晶体管提供共栅偏置电压；
在放大器关断状态下，所述共源极偏置电路将所述共源偏置电压拉低到地，所述共栅极偏置电路将所述共栅偏置电压拉低至关断电压；
在放大器关断开启状态下，所述共源极偏置电路将所述共源偏置电压与地之间断开，所述共栅极偏置电路将所述共栅偏置电压拉至开启栅压。
进一步地，所述共源极偏置电路，包括，共源偏置晶体管、电流源、隔离电阻、隔离电容、第一开关，以及第二开关，其中，
所述共源偏置晶体管的漏极、栅极、所述第一开关的一端、所述第二开关的一端、所述隔离电阻的一端，以及所述隔离电容相连接；
所述第一开关的另一端通过所述电流源连接逻辑电源；
所述第二开关的另一端、所述共源偏置晶体管的源极与地相连接；
所述隔离电阻另一端与放大器的共源晶体管的栅极相连接；所述隔离电容另一端接地。
进一步地，所述共栅极偏置电路，包括，阶梯信号发生器和选通器，其中，
所述阶梯信号发生器将生成的共栅偏置电压发送给所述选通器的输入端，所述选通器的输出端与所述放大器的共栅晶体管的栅极相连接，为放大器的共栅晶体管提供共栅偏置电压。
进一步地，所述阶梯信号发生器，包括多个相同阻值的电阻，所述多个相同阻值的电阻串联对逻辑电源分压，将中间节点抽出作为共栅偏置电压。
进一步地，所述选通器，包括两组由使能信号控制的NMOS和PMOS的开关。
更进一步地，在放大器关断状态下，使能信号为低电平：
所述第一开关断开，所述电流源关闭，所述第二开关闭合，将共源偏置电压拉低到地；
所述放大器的共栅晶体管栅极的偏置电压通过所述选通器被拉低至关断电压；
在放大器开启状态下，使能信号为高电平：
所述第一开关闭合，所述电流源打开，所述第二开关打开，将共源偏置电压与地之间断开，形成电流镜建立放大器偏置；
放大器的共栅晶体管栅极的偏置电压通过所述选通器由阶梯电压信号发生器提供共栅电压。
为实现上述目的，本发明还提供一种低漏电放大器，包括上文所述的功率放大器自适应偏置电路。
为实现上述目的，本发明还提供一种放大器芯片，包括上文所述的低漏电放大器。
本发明的一种低漏电放大器偏置电路，具有以下有益效果：通过拉低放大器的共栅晶体管的栅极电压，使共源晶体管的漏极电压跟随降低，从而最大限度的控制漏电流，降低放大器的静态功耗。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为现有MOSFET晶体管射频放大器电路图；
图2为现有MOSFET晶体管射频放大器共源极偏置电路图；
图3为MOSFET晶体管漏电流与漏电压关系示意图；
图4为根据本发明的低漏电放大器偏置电路图；
图5为根据本发明的阶梯电压信号发生器电路图；
图6为根据本发明的选通器电路图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
实施例1
图4为根据本发明的低漏电放大器偏置电路图，如图4所示，本发明的本发明的低漏电放大器偏置电路，包括，共源极偏置电路和多个共栅极偏置电路，其中，
共源极偏置电路，其输出端与放大器的共源晶体管M0的栅极相连接，为放大器的共源晶体管M0提供源极偏置电压。
多个共栅极偏置电路，分别通过隔离电阻Rg1- Rgn与放大器的共栅晶体管M1~Mn的栅极相连接，为放大器的多个共栅晶体管M1~Mn提供共栅偏置电压Vg1~Vgn。
本发明实施例中，共源极偏置电路，包括，共源偏置晶体管Mx、电流源Idc、隔离电阻Rg0、隔离电容Cp0、第一开关SW1，以及第二开关SW2，其中，
共源偏置晶体管Mx的漏极，分别与其栅极、第一开关SW1的一端、第二开关SW2的一端相连接。
第一开关SW1的另一端与电流源Idc的一端相连接；电流源Idc的另一端连接逻辑电源Vdig。
第二开关SW2的另一端、共源偏置晶体管Mx的源极与地相连接。
第一开关SW1的使能输入端连接使能信号EN，第二开关SW2的使能输入端连接非使能信号EN_N。
共源偏置晶体管Mx的栅极分别与隔离电阻Rg0的一端、隔离电容Cp0的一端相连接。
隔离电容Cp0的另一端接地。
隔离电阻Rg0的另一端与放大器的共源晶体管M0的栅极相连接。
本发明实施例中，共栅极偏置电路，包括，阶梯信号发生器（VL1-VLn）和选通器（MUX1-MUXn），其中，阶梯信号发生器（VL1-VLn）的两个共栅偏置电压输出端（开启栅压Vgn和关断电压Voff）分别与选通器（MUX1-MUXn）的两个输入端相连接，选通器（MUX1-MUXn）的输出端与放大器的共栅晶体管（M1~Mn）的栅极相连接，为放大器的共栅晶体管（M1~Mn）提供共栅偏置电压（Vg1~Vgn）。
实施例2
图5为根据本发明的阶梯电压信号发生器电路图，如图5所示，本发明的阶梯电压信号发生器（VL1-VLn），包括，多个相同阻值的电阻（R0-Rn）串联对逻辑电源（Vdig）分压，将中间节点抽出开启栅压Vgn和关断电压Voff作为共栅偏置电压：
Vgn=(n-1)/n*Vdig，
Voff=1/n*Vdig，
实际情况可以选择任意节点Vg，其中，Vgn 为开启栅压，Voff关断电压。
实施例3
图6为根据本发明的选通器电路图，如图6所示，本发明的选通器（MUX1-MUXn），由两组NMOS和PMOS的开关实现：
Vout=Vgn*EN+Voff*(1-EN)，
EN=1时放大器使能，选通器（MUX1-MUXn）输出开启栅压Vgn到栅级；EN=0时放大器关闭，选通器（MUX1-MUXn）输出关断电压Voff。
本发明实施例中，共源级偏置电路由共源偏置晶体管Mx和放大器的共源管M0形成电流镜，放大器放大部分与现有放大器放大部分相同。
在放大器关断状态下，EN=0：
第一开关SW1断开，电流源Idc关闭，第二开关SW2闭合，将共源偏置电压Vbias_cs拉低到地；
放大器的共栅晶体管（M1~Mn）栅极的共栅偏置电压（Vg1~Vgn）通过选通器器（MUX1-MUXn）被拉低至关断电压Voff（Voff由阶梯电压信号发生器产生），可以最大限度的降低放大器的共源管M0的漏极电压，控制漏电流。
在放大器开启状态下，EN=1：
第一开关SW1闭合，电流源Idc打开，第二开关SW2打开将共源偏置电压Vbias_cs与地之间断开，形成电流镜建立放大器偏置。
放大器的共栅晶体管（M1~Mn）栅极的共栅偏置电压（Vg1~Vgn）通过选通器（MUX1-MUXn）由阶梯电压信号发生器产生提供。
实施例4
本发明还提供一种低漏电放大器，包括上文所述的低漏电放大器偏置电路。
实施例5
本发明还提供一种放大器芯片，包括实施例4的低漏电放大器。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种低漏电放大器偏置电路，其特征在于，包括，共源极偏置电路和多个共栅极偏置电路，其中，
所述共源极偏置电路，为放大器的共源极晶体管提供共源偏置电压；
所述共栅极偏置电路，为放大器的共栅晶体管提供共栅偏置电压；
在放大器关断状态下，所述共源极偏置电路将所述共源偏置电压拉低到地，所述共栅极偏置电路将所述共栅偏置电压拉低至关断电压；
在放大器开启状态下，所述共源极偏置电路将所述共源偏置电压与地之间断开，所述共栅极偏置电路将所述共栅偏置电压拉至开启栅压；
所述共源极偏置电路，包括，共源偏置晶体管、电流源、隔离电阻、隔离电容、第一开关，以及第二开关，其中，
所述共源偏置晶体管的漏极、栅极、所述第一开关的一端、所述第二开关的一端、所述隔离电阻的一端，以及所述隔离电容的一端相连接；
所述第一开关的另一端通过所述电流源连接逻辑电源；
所述第二开关的另一端、所述共源偏置晶体管的源极与地相连接；
所述隔离电阻另一端与放大器的共源晶体管的栅极相连接；
所述隔离电容另一端接地；
所述第一开关的使能输入端连接使能信号，所述第二开关的使能输入端连接非使能信号。
2.根据权利要求1所述的低漏电放大器偏置电路，其特征在于，所述共栅极偏置电路，包括，阶梯信号发生器和选通器，其中，
所述阶梯信号发生器将生成的共栅偏置电压发送给所述选通器的输入端，所述选通器的输出端与所述放大器的共栅晶体管的栅极相连接，为放大器的共栅晶体管提供共栅偏置电压。
3.根据权利要求2所述的低漏电放大器偏置电路，其特征在于，所述阶梯信号发生器，包括多个相同阻值的电阻，所述多个相同阻值的电阻串联对逻辑电源分压，将中间节点抽出作为共栅偏置电压。
4.根据权利要求2所述的低漏电放大器偏置电路，其特征在于，所述选通器，包括两组由使能信号控制的NMOS和PMOS的开关。
5.根据权利要求2所述的低漏电放大器偏置电路，其特征在于，
在放大器关断状态下，使能信号为低电平：
所述第一开关断开，所述电流源关闭，所述第二开关闭合，将共源偏置电压拉低到地；
所述放大器的共栅晶体管栅极的偏置电压通过所述选通器被拉低至关断电压；
在放大器开启状态下，使能信号为高电平：
所述第一开关闭合，所述电流源打开，所述第二开关打开，将共源偏置电压与地之间断开，形成电流镜建立放大器偏置；
放大器的共栅晶体管栅极的偏置电压通过所述选通器由阶梯电压信号发生器提供共栅电压。
6.一种低漏电放大器，其特征在于，所述低漏电放大器，包括，权利要求1-5任一项所述的低漏电放大器偏置电路。
7.一种放大器芯片，其特征在于，包括权利要求6所述的低漏电放大器。
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