KR19980021251A - 오프셋 전압 제거회로 - Google Patents

Abstract

정확한 오프셋 전압을 제거할 수 있는 오프셋 전압 제거회로를 공개한다. 그 회로는 오프셋 전압을 제거하고자 하는 연산증폭기와 동일한 오프셋 전압을 가지는 연산증폭기; 상기 연산 증폭기의 네거티브 입력단자에 연결되는 제1저항; 및 상기 연산증폭기의 출력단자와 네거티브 입력단자에 연결되는 제2저항을 포함하며,

후단에 연결되는 연산증폭기의 네거티브 입력단자에 연결되는 저항과 상기 제1저항의 저항비를 조절함에 의해 오프셋 전압을 제거하는 것을 특징으로 한다.

Description

오프셋 전압 제거회로

본 발명은 연산증폭기의 오프셋 전압 제거회로에 관한 것으로, 특히 오프셋 전압을 발생하고, 발생된 오프셋 전압을 썸밍 노드(summing node)를 이용하여 정확하게 오프셋 전압을 제거하는 오프셋 전압 제거회로에 관한 것이다.

DC 오프셋 전압을 제거하기 위하여 그 동안 많은 연구가 진행되었지만, 프로세스 변환(process variation) 등의 영향으로 완전한 오프셋 제거는 불가능한 것이 사실이다. 하지만, 대부분 기존의 오프셋 제거방법은 출력 전압과 기준 전압을 비교한 다음, 피드백 루프를 통해 DC 오프셋을 조정하게 되는데, 이때 다른 연산 증폭단이 추가되어 결국 또 다른 오프셋이 발생하는 결과를 초래하므로 정확한 오프셋 조정이 불가능하였다.

본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여, 오프셋 전압을 정확하게 제거할 수 있는 오프셋 전압 제거회로를 제공하는데 있다.

도 1은 본 발명에 따른 오프셋 전압 제거회로의 바람직한 일 실시예를 설명하기 위한 회로도.

상술한 본 발명의 목적을 달성하기 위한 연산증폭기의 오프셋 전압을 제거하기 위한 오프셋 제거회로에 있어서, 오프셋 전압을 제거하고자 하는 연산증폭기와 동일한 오프셋 전압을 가지는 연산증폭기; 상기 연산 증폭기의 네거티브 입력단자에 연결되는 제1저항; 및 상기 연산증폭기의 출력단자와 네가티브 입력단자에 연결되는 제2저항을 포함하며,

후단에 연결되는 연산증폭기의 네거티브 입력단자에 연결되는 저항과 상기 제1저항의 저항비를 조절함에 의해 오프셋 전압을 제거하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 1은 본 발명에 따른 오프셋 전압 제거회로를 바람직한 일 실시예를 설명하기 위한 회로도를 도시한 것으로, 도면 부호 OP1, 및 OP2는 연산 증폭기를, R1∼R5는 저항을 각각 나타낸 것이다.

저항(R1)(R2)들과 연산 증폭기(OP1)는 연산 증폭기(OP2)에서 발생되는 오프셋 전압을 제거하기 위하여 추가로 부가된 부분이다. 이때, 연산 증폭기(OP1)는 연산 증폭기(OP2)와 동일한 오프셋 전압을 가진다. 동일 칩 내의 동일한 연산 증폭기가 존재할 때, 즉 첫 번째 연산 증폭기(OP1)의 오프셋 전압(Vos1)은 두 번째 연산 증폭기(OP2)의 오프셋 전압(Vos2)과 근사적으로 같다(Vos1 = Vos2). 이때, 네거티브 입력단자의 연결된 저항(R1)과 저항(R3)의 저항비가 1:1 일 때, 첫 번째 연산 증폭기(OP1)의 출력전압(Vout1)은 두 배의 두 번째 연산 증폭기(OP2)의 오프셋 전압(Vos1)과 같다(Vout1 = 2Vos1). 한편, 네가티브 입력단자의 연결된 저항(R1)과 저항(R3)의 저항비가 2:1 일 때, 두 번째 연산 증폭기(OP2)의 출력 전압(Vout2)는 수학식 1로 나타낼 수 있다.

즉, 첫 번째 연산 증폭기(OP1)의 출력 전압이 오프셋 전압만을 발생하도록 한 후, 이것을 두 번째 연산 증폭기(OP2)의 썸밍 노드에 더하도록 하여, 각 연산 증폭기(OP1)(OP2)의 오프셋이 서로 상쇄되어 오프셋 전압의 제거가 가능하게 된다. 특히, 연산 증폭기(OP1)(OP2)의 네거티브 입력단자에 연결되는 저항(R1)(R2)의 저항비를 적당히 조절하면 오프셋 전압을 정확하게 제거할 수 있게 된다.

이상에서 살펴본 바와 같이, 동일한 오프셋 전압을 가지는 별도의 연산 증폭기를 부가하고, 부가된 연산 증폭기가 오프셋 전압을 제거하고자 하는 후단의 연산 증폭기의 오프셋 전압만을 발생하도록 하고 썸밍 노드를 이용하여 이를 더하도록 함으로써, 정확하게 오프셋 전압을 제거할 수 있다는 이점이 있다.

Claims (1)

1. 연산증폭기의 오프셋 전압을 제거하기 위한 오프셋 제거회로에 있어서,

   오프셋 전압을 제거하고자 하는 연산증폭기와 동일한 오프셋 전압을 가지는 연산증폭기;

   상기 연산 증폭기의 네거티브 입력단자에 연결되는 제1저항; 및

   상기 연산증폭기의 출력단자와 네거티브 입력단자에 연결되는 제2저항을 포함하며,

   후단에 연결되는 연산증폭기의 네거티브 입력단자에 연결되는 저항과 상기 제1저항의 저항비를 조절함에 의해 오프셋 전압을 제거하는 것을 특징으로 하는 오프셋 전압 제거회로.