KR20070107831A

KR20070107831A - 레귤레이티드 캐스코드 회로 및 이를 구비하는 증폭기

Info

Publication number: KR20070107831A
Application number: KR1020060040289A
Authority: KR
Inventors: 정무경; 김재휘; 공배선
Original assignee: 삼성전자주식회사
Priority date: 2006-05-04
Filing date: 2006-05-04
Publication date: 2007-11-08
Also published as: CN101068106A; US7446607B2; KR101159045B1; CN101068106B; US20080007338A1

Abstract

레귤레이티드 캐스코드 회로가 개시된다. 상기 레귤레이티드 캐스코드 회로는 제1전원을 수신하기 위한 제1단자와 출력단자 사이에 직렬로 접속된 제1PMOS FET와 제2PMOS FET; 상기 출력단자와 제2전원을 수신하기 위한 제2단자 사이에 직렬로 접속된 제1NMOS FET와 제2NMOS FET; 및 레귤레이션 회로를 구비한다. 상기 레귤레이션 회로는 상기 제1PMOS FET의 드레인의 전압에 기초하여 상기 제1PMOS FET의 상기 드레인의 전압의 변화를 방해하기 위한 제1제어신호를 상기 제2PMOS FET의 게이트로 출력하고, 상기 제1NMOS FET의 소스의 전압에 기초하여 상기 제1NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제2제어신호를 상기 제1NMOS FET의 게이트로 출력한다.

캐스코드 회로, 레귤레이티드 캐스코드, 증폭기

Description

레귤레이티드 캐스코드 회로 및 이를 구비하는 증폭기{Regulated cascode circuit and amplifier having the same}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 캐스코드 회로를 나타낸다.

도 2는 종래의 레귤레이티드 캐스코드 회로를 나타낸다.

도 3은 본 발명의 실시예에 따른 레귤레이티드 캐스코드 회로를 나타낸다.

도 4는 본 발명의 실시예에 따른 레귤레이티드 캐스코드 회로들을 구비하는 증폭기의 회로도를 나타낸다.

본 발명은 캐스코드 회로(cascode circuit)에 관한 것으로, 보다 상세하게는 1V이하에서 동작하는 캐스코드 회로, 및 상기 캐스코드 회로를 구비하는 증폭기에 관한 것이다.

일반적으로 캐스코드 회로는 큰 출력 임피이던스 (또는 저항)를 요구하는 많은 회로 어플리케이션들 (circuit applications)에서 사용된다.

도 1은 종래의 캐스코드 회로를 나타낸다. 도 1을 참조하면, 상기 캐스코드 회로(10)는 전류원(I1), 제1NMOS FET(12), 및 제2NMOS FET(14)를 구비한다. 상기 캐스코드 회로(10)는 입력 전압(Vin)을 증폭하여 출력 전압(Vout)을 발생한다. 상기 제2NMOS FET(14)에 일정한 전류(constant current)가 흐르게 하기 위하여 바이어스 전압(Vb1)이 상기 제2NMOS FET(14)의 게이트로 공급된다.

상기 제1NMOS FET(12)와 상기 제2NMOS FET(14)가 스택(stack)구조로 연결되어 있으므로, 상기 제2NMOS FET(14)의 드레인 (즉, 출력단(Vo))에서 본 상기 캐스코드 회로(10)의 출력 저항은 상당히 크다.

그러나, 반도체 공정의 소형화(scale-down)로 채널 길이 모듈레이션(channel length modulation) 특성이 열화되어 상기 캐스코드 회로(10)만으로는 충분히 큰 출력 저항을 얻지 못하는 경우가 있다.

도 2는 종래의 레귤레이티드 캐스코드 회로를 나타낸다. 도 2를 참조하면, 제3NMOS FET(16)의 게이트는 노드(N1)에 접속되고 제2NMOS FET(14)의 게이트는 노드(N2)에 접속된다. 상기 레귤레이티드 캐스코드 회로 (regulated cascode circuit; 20)의 출력 저항은 도 1에 도시된 상기 캐스코드 회로(10)의 출력 저항에 비하여 수십배 정도 크다.

그러나, 상기 레귤레이티드 캐스코드 회로(20)는 상기 캐스코드 회로(10)에 비하여 문턱 전압(threshold voltage; Vth)만큼 출력 전압 스윙(output voltage swing)의 추가적인 손실을 가져오므로, 1V이하의 저전압에서 상기 레귤레이티드 캐스코드 회로(20)를 사용하는 것은 적합하지 않다.

또한, 전원 전압(Vdd)과 접지(Vss)를 공급받는 전원 선(power line)의 잡음(noise) 때문에 상기 레귤레이티드 캐스코드 회로(20)의 PSRR(power supply rejection ratio)은 열화된다. 상기 레귤레이티드 캐스코드 회로(20)는 문턱 전압(Vt)만큼 출력전압 스윙의 추가적인 손실을 보상하기 위하여 위크 인버젼 영역(weak inversion region)에서 동작하는 제3NMOS FET(16)를 구비한다. 따라서 상기 레귤레이티드 캐스코드 회로(20)의 출력 전압 스윙의 손실은 최소화되나, 상기 레귤레이티드 캐스코드 회로(20)의 동작의 불안정성, 면적 증가, 및 PSRR의 열화 때문에 다른 회로에 활용이 어려운 상황이다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 출력 저항 특성을 유지하고 PSRR 특성이 우수한 레귤레이티드 캐스코드 증폭기를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 레귤레이티드 캐스코드 회로는 제1전원을 수신하기 위한 제1단자와 출력단자 사이에 직렬로 접속된 제1PMOS FET와 제2PMOS FET; 상기 출력단자와 제2전원을 수신하기 위한 제2단자 사이에 직렬로 접속된 제1NMOS FET와 제2NMOS FET; 및 레귤레이션 회로를 구비한다.

상기 레귤레이션 회로는 상기 제1PMOS FET의 드레인의 전압에 기초하여 상기 제1PMOS FET의 상기 드레인의 전압의 변화를 방해하기 위한 제1제어신호를 상기 제2PMOS FET의 게이트로 출력하고, 상기 제1NMOS FET의 소스의 전압에 기초하여 상기 제1NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제2제어신호를 상기 제 1NMOS FET의 게이트로 출력한다.

상기 레귤레이션 회로는 상기 제1단자와 제1노드 사이에 접속되는 제1전류원; 제2노드와 상기 제2단자 사이에 접속되는 제2전류원; 상기 제1노드와 상기 제2PMOS FET의 게이트 사이에 접속되는 제3PMOS FET; 상기 제1노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제1NMOS FET의 상기 소스에 접속된 게이트를 갖는 제4PMOS FET; 상기 제2노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 상기 제1PMOS FET의 상기 드레인에 접속된 게이트를 갖는 제3NMOS FET; 및 상기 제2노드와 상기 제1NMOS FET의 게이트 사이에 접속된 제4NMOS FET를 구비한다.

본 발명에 따른 레귤레이티드 캐스코드 회로는 제1전원을 수신하기 위한 제1단자와 제1노드 사이에 접속되며, 제1바이어스 전압을 수신하는 게이트를 구비하는 제1PMOS FET; 상기 제1노드와 출력 노드 사이에 접속되는 제2PMOS FET; 상기 출력 노드와 제2노드 사이에 접속되는 제1NMOS FET; 상기 제2노드와 제2전원을 수신하기 위한 제2단자 사이에 접속되고, 입력신호를 수신하기 위한 게이트를 구비하는 제2NMOS FET; 상기 제1단자와 제3노드 사이에 접속되는 제1전류원; 상기 제2단자와 제4노드 사이에 접속되는 제2전류원; 상기 제3노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 제2바이어스 전압을 수신하기 위한 게이트를 갖는 제3PMOS FET; 상기 제3노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제2노드에 접속된 게이트를 갖는 제4PMOS FET; 상기 제4노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 상기 제1노드에 접속된 게이트를 갖는 제3NMOS FET; 및 상기 제4노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제2바이어스 전압을 수신하기 위한 게이트를 갖는 제4NMOS FET를 구비한다.

상기 제3PMOS FET, 상기 제4PMOS FET, 상기 제3NMOS FET, 및 상기 제4NMOS FET 각각의 문턱 전압은 상기 제1PMOS FET, 상기 제2PMOS FET, 상기 제1NMOS FET, 및 상기 제2NMOS FET 각각의 문턱 전압보다 같거나 높은 것이 바람직하다.

상기 기술적 과제를 달성하기 위한 증폭기는 제1전원을 수신하기 위한 제1단자와 제2전원을 수신하기 위한 제2단자 사이에 직렬로 접속된 제1PMOS FET, 제2PMOS FET, 제1NMOS FET, 및 제2NMOS FET; 제1레귤레이션 회로; 상기 제1단자와 상기 제2단자 사이에 직렬로 접속된 제3PMOS FET, 제4PMOS FET, 제3NMOS FET, 및 제4NMOS FET; 제2레귤레이션 회로; 및 차동 증폭기를 구비한다.

상기 제1레귤레이션 회로는 상기 제1PMOS FET의 드레인의 전압에 기초하여 상기 제1PMOS FET의 상기 드레인 전압의 변화를 방해하기 위한 제1제어신호를 상기 제2PMOS FET의 게이트로 출력하고, 상기 제1NMOS FET의 소스의 전압에 기초하여 상기 제1NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제2제어신호를 상기 제1NMOS FET의 게이트로 출력한다.

상기 제2레귤레이션 회로는 상기 제3PMOS FET의 드레인의 전압에 기초하여 상기 제3PMOS FET의 상기 드레인 전압의 변화를 방해하기 위한 제3제어신호를 상기 제4PMOS FET의 게이트로 출력하고, 상기 제3NMOS FET의 소스의 전압에 기초하여 상기 제3NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제4제어신호를 상기 제3NMOS FET의 게이트로 출력한다.

상기 차동 증폭기는 차동 입력 신호들의 차이에 상응하는 차동 출력신호들 중에서 제1차동 신호를 상기 제1PMOS FET의 상기 드레인으로 출력하고 상기 차동 출력신호들 중에서 제2차동 신호를 상기 제3PMOS FET의 상기 드레인으로 출력한다.

상기 제1레귤레이션 회로는 상기 제1단자와 제1노드 사이에 접속되는 제1전류원; 상기 제2단자와 제2노드 사이에 접속되는 제2전류원; 상기 제1노드와 상기 제2PMOS FET의 게이트 사이에 접속된 제5PMOS FET; 상기 제1노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제1NMOS FET의 상기 소스에 접속된 게이트를 갖는 제6PMOS FET; 상기 제2노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 상기 제1PMOS FET의 상기 드레인에 접속된 게이트를 갖는 제5NMOS FET; 및 상기 제2노드와 상기 제1NMOS FET의 게이트 사이에 접속된 제6NMOS FET를 구비한다.

상기 제2레귤레이션 회로는 상기 제1단자와 제3노드 사이에 접속되는 제3전류원; 상기 제2단자와 제4노드 사이에 접속되는 제2전류원; 상기 제3노드와 상기 제4PMOS FET의 게이트 사이에 접속되는 제7PMOS FET; 상기 제3노드와 상기 제3NMOS FET의 게이트 사이에 접속되고, 상기 제3NMOS FET의 상기 소스에 접속된 게이트를 갖는 제8PMOS FET; 상기 제4노드와 상기 제4PMOS FET의 게이트 사이에 접속되고, 상기 제3PMOS FET의 상기 드레인에 접속된 게이트를 갖는 제7NMOS FET; 및 상기 제4노드와 상기 제3NMOS FET의 게이트 사이에 접속된 제8NMOS FET를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 실시예에 따른 레귤레이티드 캐스코드 회로를 나타낸다. 도 3을 참조하면, 본 발명에 따른 레귤레이티드 캐스코드 회로(30)는 다수의 MOS FET들(32, 34, 36, 및 38), 및 레귤레이션 회로(regulation circuit; 40)를 구비한다.

상기 제1PMOS FET(32)와 상기 제2PMOS FET(34)는 제1전원 전압(Vdd)을 수신하기 위한 제1단자(31)와 출력단자(Vo)사이에 직렬로 접속된다. 상기 제1NMOS FET(36)와 상기 제2NMOS FET(38)는 상기 출력단자(Vo)와 제2전원 전압(Vss)을 수신하기 위한 제2단자(39)사이에 직렬로 접속된다. 상기 제1전원 전압(Vdd)은 상기 제2전원 전압(Vss)보다 높다. 예컨대, 상기 제1전원 전압(Vdd)은 전원 전압이고 상기 제2전원 전압(Vss)은 접지일 수 있다.

또한, 상기 제1PMOS FET(32)와 상기 제2PMOS FET(34)는 스택(stack) 구조로 구현될 수도 있고, 상기 제1NMOS FET(36)와 상기 제2NMOS FET(38)는 스택(stack) 구조로 구현될 수도 있다.

제1바이어스 전압(Vb1)은 상기 제1PMOS FET(32)의 게이트로 입력되므로, 상기 제1PMOS FET(32)에는 일정한 전류가 흐른다. 상기 레귤레이티드 캐스코드 회로(30)는 상기 제2NMOS FET(38)의 게이트로 입력된 입력신호(Vin)를 증폭하여 출력신호(Vout)를 발생한다. 따라서 상기 레귤레이티드 캐스코드 회로(30)는 증폭기로 사용될 수 있다.

상기 레귤레이션 회로(40)는 상기 제1PMOS FET(32)의 드레인(X1)의 전압에 기초하여 상기 제1PMOS FET(32)의 상기 드레인(X1)의 전압의 변화를 방해하기 위한 제1제어신호(CTRL1)를 상기 제2PMOS FET(34)의 게이트로 출력하고, 상기 제1NMOS FET(36)의 소스(source; X2)의 전압에 기초하여 상기 제1NMOS FET(36)의 상기 소스(X2)의 전압의 변화를 방해하기 위한 제2제어신호(CTRL2)를 상기 제1NMOS FET(36)의 게이트로 출력한다.

상기 레귤레이션 회로(40)는 제1전류원(41), 제2전류원(50), 및 다수의 MOS FET들(42, 44, 46, 및 48)을 구비한다.

정전류(I)를 발생하는 상기 제1전류원(41)은 상기 제1단자(31)와 제1노드 (NA)사이에 접속된다. 상기 정전류(I)를 발생하는 상기 제2전류원(50)은 제2노드(NB)와 상기 제2단자(39)사이에 접속된다. 상기 제1전류원(41)에 의하여 발생된 정전류와 상기 제2전류원(50)에 의하여 발생된 정전류는 서로 같거나 서로 다를 수 있다.

전원 선들(예컨대, 31과 39)로부터 상기 레귤레이션 회로(40)를 분리(isolation) 시키기 위하여 상기 레귤레이션 회로(40)는 쌍으로 구성된 PMOS FET들(42와 44), 쌍으로 구성된 NMOS FET들(46과 48), 상기 제1전류원(41), 및 상기 제2전류원(50)을 구비하며, 제1노드(NA)와 제2노드(NB)는 가상 접지(virtual ground)가 형성되도록 한다. 따라서 본 발명에 따른 상기 레귤레이션 회로(40)는 전원 선들(예컨대, 31과 39)의 잡음에 대하여 강한 PSRR 특성을 갖는다.

이 경우 제1NMOS FET(36)의 소스(X2)의 전압은 레귤레이션을 위한 제4PMOS FET(44)를 동작시키기에 충분히 낮으므로 상기 제4PMOS FET(44)는 별도의 출력 전압 스윙에 손실을 발생시키지 않고 반전 영역(inversion region)에서 동작할 수 있다.

제3PMOS FET(42)은 상기 제1노드(NA)와 상기 제2PMOS FET(34)의 게이트 사이에 접속되고, 제2바이어스 전압(Vb2)은 상기 제3PMOS FET(42)의 게이트로 입력된다.

제4PMOS FET(44)는 상기 제1노드(NA)와 상기 제1NMOS FET(36)의 게이트 사이에 접속되고, 상기 제1NMOS FET(36)의 상기 소스(X2)에 접속된 게이트를 갖는다.

제3NMOS FET(46)은 상기 제2노드(NB)와 상기 제2PMOS FET(34)의 게이트 사이에 접속되고, 상기 제1PMOS FET(32)의 상기 드레인(X1)에 접속된 게이트를 갖는다.

제4NMOS FET(48)는 상기 제2노드(NB)와 상기 제1NMOS FET(36)의 게이트 사이에 접속되고, 제2바이어스 전압(Vb2)은 상기 제4NMOS FET(48)의 게이트로 입력된다.

상기 제3NMOS FET(46)의 동작은 제1PMOS FET(32)의 드레인(X1)의 전압 변화에 기초하여 제어되고, 상기 제4PMOS FET(44)의 동작은 제1NMOS FET(36)의 소스(X2)의 전압 변화에 기초하여 제어된다.

따라서 상기 제2PMOS FET(34)의 동작은 상기 제3NMOS FET(46)에 의하여 제어되는 제1제어신호(CTRL1)에 응답하여 제어되고, 상기 제1NMOS FET(36)의 동작은 상기 제4PMOS FET(44)에 의하여 제어되는 제2제어신호(CTRL2)에 응답하여 제어된다.

도 3을 참조하면, 전원 선(예컨대, 39)에 의한 잡음 또는 그와 유사한 것들 에 의하여 상기 제1NMOS FET(36)의 상기 소스(X2)의 전압이 ΔV만큼 증가하면 제4PMOS FET(44)의 게이트 전압도 ΔV만큼 증가한다. 따라서 제4PMOS FET(44)의 드레인에 흐르는 전류는 감소하므로, 제1NMOS FET(36)의 게이트 전압(CTRL2)은 감소한다. 따라서 상기 제1NMOS FET(36)의 소스(X2)에 흐르는 전류가 감소하므로 상기 제1NMOS FET(36)의 상기 소스(X2)의 전압은 감소한다.

상기 제1NMOS FET(36)의 상기 소스(X2)의 전압이 ΔV만큼 감소하는 경우, 제PMOS FET(44)에 흐르는 전류는 증가한다. 즉, 제4PMOS FET(44)와 상기 제1NMOS FET(36)사이에 형성된 네가티브 피드백 루프(negative feedback loop)에 의하여 상기 제1NMOS FET(36)의 게이트의 전압(CTRL2)은 증가한다.

따라서 상기 제1NMOS FET(36)에 흐르는 전류는 상기 레귤레이션 회로(40)로부터 출력된 제2제어신호(CTRL2)에 기초하여 제어되므로, 상기 제1NMOS FET(36)의 상기 소스(X2)의 전압은 일정하게 유지될 수 있다.

또한, 제1PMOS FET(32)의 드레인(X1)의 전압이 증가하는 경우 제3NMOS FET(46)의 게이트 전압은 증가하므로 상기 제3NMOS FET(46)에 흐르는 전류도 증가한다. 따라서 제2PMOS FET(34)의 게이트의 전압도 증가하므로 상기 제2PMOS FET(34)에 흐르는 전류는 감소한다. 따라서 상기 제1PMOS FET(32)의 드레인(X1)의 전압은 감소한다.

즉, 상기 제1PMOS FET(32)의 드레인(X1)의 전압이 증가하는 경우 상기 레귤레이션 회로(40)는 상기 제1PMOS FET(32)의 드레인(X1)의 전압을 감소시키기 위한 제1제어신호(CTRL1)를 제2PMOS FET(34)의 게이트로 출력하고, 상기 제1PMOS FET(32)의 드레인(X1)의 전압이 감소하는 경우 상기 레귤레이션 회로(40)는 상기 제1PMOS FET(32)의 드레인(X1)의 전압을 증가시키기 위한 상기 제1제어신호(CTRL1)를 상기 제2PMOS FET(34)의 게이트로 출력한다. 이때 제2PMOS FET(34)와 제3NMOS FET(46)에 의하여 네가티브 피드백 루프가 형성된다.

따라서 상기 레귤레이션 회로(40)는 상기 제1PMOS FET(32)의 드레인(X1)의 전압과 상기 제1NMOS FET(36)의 상기 소스(X2)의 전압의 전압을 일정하게 유지하기 위하여 제1제어신호(CTRL1)와 제2제어신호(CTRL2)를 제2PMOS FET(34)의 게이트와 상기 제1NMOS FET(36)의 게이트로 각각 출력한다.

상기 레귤레이션 회로(40)의 각 MOS FET(42, 44, 46, 및 48)의 문턱 전압이 충분히 큰 값을 갖지 않으면, 상기 레귤레이션 회로(40) 또는 레귤레이트디 캐스코드 회로(30)의 동작점이 선형영역(linear region)으로 이동하거나 또는 MOS FET(34와 36)의 동작점이 컷오프 영역(cutoff region)이동하게 될 수 있으므로 상기 레귤레이션 회로(40) 또는 레귤레이트디 캐스코드 회로(30)의 특성이 열화될 수 있다.

따라서 각 MOS FET(42, 44, 46, 및 48)의 문턱 전압은 각 MOS FET(32, 34, 36, 및 38)의 문턱 전압보다 같거나 큰 것이 바람직하다. 이때 각 MOS FET(42, 44, 46, 및 48)의 바디에 소정의 바디 바이어스(body bias)를 공급하면 각 MOS FET(42, 44, 46, 및 48)의 문턱 전압은 충분히 큰 값을 가질 수 있다.

따라서 출력단(Vo)에서 본 출력 저항은 도 1에 도시된 캐스코드 회로(10)의 출력저항보다 수십 배 증가된다.

도 4는 본 발명의 실시예에 따른 레귤레이티드 캐스코드 회로들을 구비하는 증폭기의 회로도를 나타낸다. 상기 증폭기(100)는 제1캐스코드 회로(30A), 제2캐스코드 회로(30B), 및 차동 증폭기를 구비한다.

상기 제1캐스코드 회로(30A)와 상기 제2캐스코드 회로(30B)는 도 3에 도시된 레귤레이트디 캐스코드 회로(30)와 실질적으로 동일한 구조를 갖는다.

상기 제1캐스코드 회로(30A)는 제1PMOS FET(32a), 제2PMOS FET(34b), 제1NMOS FET(36a), 제2NMOS FET(38a), 및 제1레귤레이션 회로(40a)를 구비한다.

상기 제1PMOS FET(32a), 상기 제2PMOS FET(34b), 상기 제1NMOS FET(36a), 및 상기 제2NMOS FET(38a)는 제1전원 전압(Vdd)을 수신하기 위한 제1단자(31)와 제2전원 전압(Vss)을 수신하기 위한 제2단자(39)사이에 직렬로 접속된다.

실시예에 따라 상기 제1PMOS FET(32a)와 상기 제2PMOS FET(34b)는 스택 구조로 구현될 수도 있고, 상기 제1NMOS FET(36a)와 상기 제2NMOS FET(38a)는 스택 구조로 구현될 수도 있다.

상기 제1레귤레이션 회로(40a)는 상기 제1PMOS FET(32a)의 드레인(X1)의 전압에 기초하여 상기 제1PMOS FET(32a)의 상기 드레인(X1)의 전압의 변화를 방해하기 위한 제1제어신호(CTRL1)를 상기 제2PMOS FET(34a)의 게이트로 출력하고, 상기 제1NMOS FET(36a)의 소스(X2)의 전압에 기초하여 상기 제1NMOS FET(36a)의 상기 소스(X2)의 전압의 변화를 방해하기 위한 제2제어신호(CTRL2)를 상기 제1NMOS FET(36a)의 게이트로 출력한다.

제1바이어스 전압(Vb1)은 제1PMOS FET(32a)의 게이트와 제2NMOS FET(38a)의 게이트로 입력된다. 따라서 상기 제1PMOS FET(32a)와 상기 제2NMOS FET(38a)에는 일정한 전류가 흐른다. 상기 제1PMOS FET(32a)의 게이트와 상기 제2NMOS FET(38a)의 게이트로 상기 제1바이어스 전압(Vb1)이 공급될 수도 있고 서로 다른 바이어스 전압이 공급될 수도 있다.

상기 제1레귤레이션 회로(40a)는 다수의 MOS FET들(42a 44a, 46a, 및 48a), 제1전류원(41a)과 제2전류원(50a)를 구비한다. 상기 제1전류원(41a)은 상기 제1단자(31)와 제1노드(NA)사이에 접속되고, 상기 제2전류원(50a)은 상기 제2단자(39)와 제2노드(NB)사이에 접속된다.

제5PMOS FET(42a)는 상기 제1노드(NA)와 상기 제2PMOS FET(34a)의 게이트 사이에 접속된다. 제6PMOS FET(44a)은 상기 제1노드(NA)와 상기 제1NMOS FET(36a)의 게이트 사이에 접속되고 상기 제1NMOS FET(36a)의 소스(X2)에 접속된 게이트를 갖는다.

제5NMOS FET(46a)은 상기 제2노드(NB)와 상기 제2PMOS FET(34a)의 게이트 사이에 접속되고, 상기 제1PMOS FET(32a)의 드레인(X1)에 접속된다. 제6NMOS FET(48a)은 상기 제2노드(NB)와 상기 제1NMOS FET(36a)의 게이트 사이에 접속된다.

제2바이어스 전압(Vb2)은 제5PMOS FET(42a)의 게이트와 제6NMOS FET(48a)의 게이트로 공급된다. 또한, 상기 제5PMOS FET(42a)의 게이트와 상기 제6NMOS FET (48a)의 게이트로 공급되는 바이어스 전압을 동일하거나 서로 다를 수 있다.

도 3을 참조하여 설명한 바와 같이 각 MOS FET(42a 44a, 46a, 및 48a)의 문턱 전압은 각 MOS FET(32a, 34a, 36a, 및 38a)의 문턱 전압보다 같거나 큰 것이 바람직하다.

상기 제2캐스코드 회로(30B)는 제3PMOS FET(32b), 제4PMOS FET(34b), 제3NMOS FET(36b), 제4NMOS FET(38b), 및 제2레귤레이션 회로(40b)를 구비한다.

상기 제3PMOS FET(32b), 상기 제4PMOS FET(34b), 상기 제3NMOS FET(36b), 및 상기 제4NMOS FET(38b)는 상기 제1단자(31)와 상기 제2단자(39)사이에 직렬로 접속된다. 실시예에 따라 상기 제3PMOS FET(32b)와 상기 제4PMOS FET(34b)는 스택 구조로 구현될 수도 있고, 상기 제3NMOS FET(36b)와 상기 제4NMOS FET(38b)는 스택 구조로 구현될 수도 있다.

상기 제2레귤레이션 회로(40b)는 상기 제3PMOS FET(32b)의 드레인(X3)의 전압에 기초하여 상기 제3PMOS FET(32b)의 상기 드레인(X3)의 전압의 변화를 방해하기 위한 제3제어신호(CTRL3)를 상기 제4PMOS FET(34b)의 게이트로 출력하고, 상기 제3NMOS FET(36b)의 소스(X4)의 전압에 기초하여 상기 제3NMOS FET(36b)의 상기 소스(X4)의 전압의 변화를 방해하기 위한 제4제어신호(CTRL4)를 상기 제3NMOS FET(36b)의 게이트로 출력한다.

상기 제2레귤레이션 회로(40b)는 다수의 MOS FET들(42b, 44b, 46b, 및 48b), 제3전류원(41b), 및 제4전류원(50b)를 구비한다. 상기 제3전류원(41b)은 상기 제1단자(31)와 제3노드(NC)사이에 접속되고, 상기 제4전류원(50b)은 상기 제2단자(39)와 제4노드(NB)사이에 접속된다.

제7PMOS FET(42b)는 상기 제3노드(NC)와 상기 제4PMOS FET(34b)의 게이트 사이에 접속되고, 제8PMOS FET(44b)는 상기 제3노드(NC)와 상기 제3NMOS FET(36b)의 게이트 사이에 접속되고, 상기 제3NMOS FET(36b)의 소스(X4)에 접속된 게이트를 갖 는다.

제7NMOS FET(46b)는 상기 제4노드(NB)와 상기 제4PMOS FET(34b)의 게이트 사이에 접속되고, 상기 제3PMOS FET(32b)의 드레인(X3)에 접속된 게이트를 갖는다. 제8NMOS FET(48b)는 상기 제4노드(NB)와 상기 제3NMOS FET(36b)의 게이트 사이에 접속된다.

제1바이어스 전압(Vb1)은 제3PMOS FET(32b)의 게이트와 제4NMOS FET(38b)의 게이트로 입력된다. 실시예에 따라 상기 제3PMOS FET(32b)의 게이트와 상기 제4NMOS FET(38b)의 게이트로 입력되는 바이어스 전압은 서로 다를 수 있다.

그리고, 제2바이어스 전압(Vb2)은 제7PMOS FET(42b)의 게이트와 제8NMOS FET(48b)의 게이트로 입력된다. 실시예에 따라 상기 제7PMOS FET(42b)의 게이트와 상기 제8NMOS FET(48b)의 게이트로 입력되는 바이어스 전압은 서로 다를 수 있다.

도 3을 참조하여 설명한 바와 같이 각 MOS FET(42b 44b, 46b, 및 48b)의 문턱 전압은 각 MOS FET(32b, 34b, 36b, 및 38b)의 문턱 전압보다 같거나 높은 것이 바람직하다.

차동 증폭기는 NMOS FET들(52와 54)과 전류원(56)을 구비한다. NMOS FET(52)는 제1PMOS FET(32a)의 드레인(X1)과 노드(NE)사이에 접속되고, NMOS FET(54)는 제3PMOS FET(32b)의 드레인(X3)과 상기 노드(NE)사이에 접속된다. 전류원(56)은 노드(NE)와 제2단자(39)사이에 접속된다.

상기 차동 증폭기는 차동 입력 신호들(Vin과 Vip)의 차이에 상응하는 차동 출력신호들 중에서 제1차동 신호를 상기 제1PMOS FET(32a)의 드레인(X1)으로 출력 하고 상기 차동 출력신호들 중에서 제2차동 신호를 상기 제3PMOS FET(32b)의 드레인(X3)으로 출력한다.

도 3을 참조하여 설명한 바와 같이, 제1PMOS FET(32a)의 드레인(X1)의 전압이 증가하는 경우 제1레귤레이션 회로(40a)는 상기 제1PMOS FET(32a)의 드레인(X1)의 전압을 감소시키기 위한 제1제어신호(CTRL1)를 제2PMOS FET(34a)의 게이트로 출력한다. 또한, 제1PMOS FET(32a)의 드레인(X1)의 전압이 감소하는 경우 상기 제1레귤레이션 회로(40a)는 상기 제1PMOS FET(32a)의 드레인(X1)의 전압을 증가시키기 위한 상기 제1제어신호(CTRL1)를 상기 제2PMOS FET(34a)의 게이트로 출력한다.

즉, 상기 제1레귤레이션 회로(40a)는 상기 제1PMOS FET(32a)의 드레인(X1)의 전압의 변동에 기초하여 상기 제1PMOS FET(32a)의 드레인(X1)의 전압을 안정시키기 위한 상기 제1제어신호(CTRL1)를 상기 제2PMOS FET(34a)의 게이트로 출력한다.

또한, 제1NMOS FET(36a)의 소스(X2)의 전압이 증가하는 경우 상기 제1레귤레이션 회로(40a)는 상기 제1NMOS FET(36a)의 소스(X2)의 전압을 감소시키기 위한 제2제어신호(CTRL2)를 제1NMOS FET(36a)의 게이트로 출력한다. 그리고, 제1NMOS FET(36a)의 소스(X2)의 전압이 감소하는 경우 상기 제1레귤레이션 회로(40a)는 상기 제1NMOS FET(36a)의 소스(X2)의 전압을 증가시키기 위한 상기 제2제어신호(CTRL2)를 상기 제1NMOS FET(36a)의 게이트로 출력한다.

즉, 상기 제1레귤레이션 회로(40a)는 상기 제1NMOS FET(36a)의 소스(X2)의 전압의 변동에 기초하여 상기 제1NMOS FET(36a)의 소스(X2)의 전압을 안정시키기 위한 상기 제2제어신호(CTRL2)를 상기 제1NMOS FET(36a)의 게이트로 출력한다.

상기 제1제어신호(CTRL1)와 상기 제2제어신호(CTRL2)는 동시에 출력될 수도 있고 서로 다른 타이밍에 출력될 수도 있다.

상기 제2레귤레이션 회로(40b)는 제3PMOS FET(32b)의 드레인(X3)의 전압 변동 및/또는 제3NMOS FET(36b)의 소스(X4)의 전압 변동을 방해하기 위한 제3제어신호(CTRL3) 및/또는 제4제어신호(CRTL4)를 출력한다.

상기 제3제어신호(CTRL3)에 응답하여 동작하는 상기 제4PMOS FET(34b)에 의하여 상기 제3PMOS FET(32b)의 드레인(X3)의 전압은 안정화 또는 일정한 레벨을 유지한다. 또한, 상기 제4제어신호(CTRL4)에 응답하여 동작하는 상기 제3NMOS FET(36b)에 의하여 상기 제3NMOS FET(36b)의 소스(X4)의 전압은 안정화 또는 일정한 레벨을 유지한다.

도 3과 도 4를 참조하여 설명된 PMOS FET는 NMOS FET로 대체될 수도 있고 NMOS FET는 PMOS로 대체될 수도 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 레귤레이티드 캐스코드 회로는 면적의 증가 없이 1V이하의 전압에서도 안정적으로 높은 출력 저항을 가질 수 있는 효과가 있다.

또한, 본 발명에 따른 레귤레이티드 캐스코드 회로는 전원 선과 분리되므로 PSRR 특성을 상당히 향상시킬 수 있는 효과가 있다.

그리고, 본 발명에 따른 레귤레이티드 캐스코드 회로는 출력 전압 스윙 손실 없이 강한 반전 영역(strong inversion region)에서 동작할 수 있는 효과가 있다.

Claims

제1전원을 수신하기 위한 제1단자와 출력단자 사이에 직렬로 접속된 제1PMOS FET와 제2PMOS FET;

상기 출력단자와 제2전원을 수신하기 위한 제2단자 사이에 직렬로 접속된 제1NMOS FET와 제2NMOS FET; 및

상기 제1PMOS FET의 드레인의 전압에 기초하여 상기 제1PMOS FET의 상기 드레인의 전압의 변화를 방해하기 위한 제1제어신호를 상기 제2PMOS FET의 게이트로 출력하고, 상기 제1NMOS FET의 소스의 전압에 기초하여 상기 제1NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제2제어신호를 상기 제1NMOS FET의 게이트로 출력하는 레귤레이션 회로를 구비하는 레귤레이티드 캐스코드 회로(regulated cascode circuit).
제1항에 있어서, 바이어스 전압은 상기 제1PMOS FET의 게이트 또는 상기 제2NMOS FET의 게이트 중에서 적어도 하나로 입력되는 레귤레이티드 캐스코드 회로.
제1항에 있어서, 입력 전압은 상기 제2NMOS FET의 게이트로 입력되는 레귤레이티드 캐스코드 회로.
제1항에 있어서, 상기 제3PMOS FET, 상기 제4PMOS FET, 상기 제3NMOS FET, 및 상기 제4NMOS FET 각각의 문턱 전압은 상기 제1PMOS FET, 상기 제2PMOS FET, 상기 제1NMOS FET, 및 상기 제2NMOS FET 각각의 문턱 전압보다 같거나 높은 레귤레이티드 캐스코드 회로.
제1항에 있어서, 상기 레귤레이션 회로는,

상기 제1단자와 제1노드 사이에 접속되는 제1전류원;

제2노드와 상기 제2단자 사이에 접속되는 제2전류원;

상기 제1노드와 상기 제2PMOS FET의 게이트 사이에 접속되는 제3PMOS FET;

상기 제1노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제1NMOS FET의 상기 소스에 접속된 게이트를 갖는 제4PMOS FET;

상기 제2노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 상기 제1PMOS FET의 상기 드레인에 접속된 게이트를 갖는 제3NMOS FET; 및

상기 제2노드와 상기 제1NMOS FET의 게이트 사이에 접속된 제4NMOS FET를 구비하는 레귤레이티드 캐스코드 회로.
제5항에 있어서, 바이어스 전압은 상기 제3PMOS FET의 게이트와 상기 제4NMOS FET의 게이트로 입력되는 레귤레이티드 캐스코드 회로.
제1전원을 수신하기 위한 제1단자와 제1노드 사이에 접속되며, 제1바이어스 전압을 수신하는 게이트를 구비하는 제1PMOS FET;

상기 제1노드와 출력 노드 사이에 접속되는 제2PMOS FET;

상기 출력 노드와 제2노드 사이에 접속되는 제1NMOS FET;

상기 제2노드와 제2전원을 수신하기 위한 제2단자 사이에 접속되고, 입력신호를 수신하기 위한 게이트를 구비하는 제2NMOS FET;

상기 제1단자와 제3노드 사이에 접속되는 제1전류원;

상기 제2단자와 제4노드 사이에 접속되는 제2전류원;

상기 제3노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 제2바이어스 전압을 수신하기 위한 게이트를 갖는 제3PMOS FET;

상기 제3노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제2노드에 접속된 게이트를 갖는 제4PMOS FET;

상기 제4노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 상기 제1노드에 접속된 게이트를 갖는 제3NMOS FET; 및

상기 제4노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제2바이어스 전압을 수신하기 위한 게이트를 갖는 제4NMOS FET를 구비하는 레귤레이티드 캐스코드 회로.
제7항에 있어서, 상기 제3PMOS FET, 상기 제4PMOS FET, 상기 제3NMOS FET, 및 상기 제4NMOS FET 각각의 문턱 전압은 상기 제1PMOS FET, 상기 제2PMOS FET, 상기 제1NMOS FET, 및 상기 제2NMOS FET 각각의 문턱 전압보다 같거나 높은 레귤레이티드 캐스코드 회로.
제1전원을 수신하기 위한 제1단자와 제2전원을 수신하기 위한 제2단자 사이에 직렬로 접속된 제1PMOS FET, 제2PMOS FET, 제1NMOS FET, 및 제2NMOS FET;

상기 제1PMOS FET의 드레인의 전압에 기초하여 상기 제1PMOS FET의 상기 드레인 전압의 변화를 방해하기 위한 제1제어신호를 상기 제2PMOS FET의 게이트로 출력하고, 상기 제1NMOS FET의 소스의 전압에 기초하여 상기 제1NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제2제어신호를 상기 제1NMOS FET의 게이트로 출력하는 제1레귤레이션 회로;

상기 제1단자와 상기 제2단자 사이에 직렬로 접속된 제3PMOS FET, 제4PMOS FET, 제3NMOS FET, 및 제4NMOS FET;

상기 제3PMOS FET의 드레인의 전압에 기초하여 상기 제3PMOS FET의 상기 드레인 전압의 변화를 방해하기 위한 제3제어신호를 상기 제4PMOS FET의 게이트로 출력하고, 상기 제3NMOS FET의 소스의 전압에 기초하여 상기 제3NMOS FET의 상기 소스의 전압의 변화를 방해하기 위한 제4제어신호를 상기 제3NMOS FET의 게이트로 출력하는 제2레귤레이션 회로; 및

차동 입력 신호들의 차이에 상응하는 차동 출력신호들 중에서 제1차동 신호를 상기 제1PMOS FET의 상기 드레인으로 출력하고 상기 차동 출력신호들 중에서 제2차동 신호를 상기 제3PMOS FET의 상기 드레인으로 출력하는 차동 증폭기를 구비하는 증폭기.
제9항에 있어서, 바이어스 전압은 상기 제1PMOS FET의 게이트, 상기 제3PMOS FET의 게이트, 상기 제2NMOS FET의 게이트, 및 상기 제4NMOS FET의 게이트로 각각 입력되는 증폭기.
제9항에 있어서, 상기 제1레귤레이션 회로는,

상기 제1단자와 제1노드 사이에 접속되는 제1전류원;

상기 제2단자와 제2노드 사이에 접속되는 제2전류원;

상기 제1노드와 상기 제2PMOS FET의 게이트 사이에 접속된 제5PMOS FET;

상기 제1노드와 상기 제1NMOS FET의 게이트 사이에 접속되고, 상기 제1NMOS FET의 상기 소스에 접속된 게이트를 갖는 제6PMOS FET;

상기 제2노드와 상기 제2PMOS FET의 게이트 사이에 접속되고, 상기 제1PMOS FET의 상기 드레인에 접속된 게이트를 갖는 제5NMOS FET; 및

상기 제2노드와 상기 제1NMOS FET의 게이트 사이에 접속된 제6NMOS FET를 구비하는 증폭기.
제11항에 있어서, 바이어스 전압은 상기 제5PMOS FET의 게이트와 상기 제6NMOS FET의 게이트로 입력되는 증폭기.
제11항에 있어서, 상기 제2 레귤레이션 회로는,

상기 제1단자와 제3노드 사이에 접속되는 제3전류원;

상기 제2단자와 제4노드 사이에 접속되는 제2전류원;

상기 제3노드와 상기 제4PMOS FET의 게이트 사이에 접속되는 제7PMOS FET;

상기 제3노드와 상기 제3NMOS FET의 게이트 사이에 접속되고, 상기 제3NMOS FET의 상기 소스에 접속된 게이트를 갖는 제8PMOS FET;

상기 제4노드와 상기 제4PMOS FET의 게이트 사이에 접속되고, 상기 제3PMOS FET의 상기 드레인에 접속된 게이트를 갖는 제7NMOS FET; 및

상기 제4노드와 상기 제3NMOS FET의 게이트 사이에 접속된 제8NMOS FET를 구비하는 증폭기.