JP2001085957A - 完全差動型オペアンプ - Google Patents
完全差動型オペアンプInfo
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Abstract
(57)【要約】
【課題】 バイアス電圧及びゲイン設定が容易な完全差
動型オペアンプ。 【解決手段】 一入力端に基準電圧が印加される第１の
差動アンプ１と、前記第１の差動アンプ１の出力にカス
ケード接続された第２の差動アンプ２と、前記第２の差
動アンプ２の第１，第２の出力を各々第１，第２の抵抗
を介して前記第１の差動アンプ１の他入力端に帰還入力
して成る完全差動型オペアンプにおいて、前記第１の差
動アンプ１は、一定電圧によってバイアスされた定電流
トランジスタ（Ｍ４０，Ｍ４１）と、前記定電流トラン
ジスタによって駆動され、前記基準電圧と出力コモン電
圧が印加された一対の差動トランジスタ（Ｍ４２，Ｍ４
３）と、前記差動トランジスタに流れる電流を出力する
カスケード型のカレントミラー回路（Ｍ４５，Ｍ４７，
Ｍ５０，Ｍ５１）とを備えることを特徴とする。
動型オペアンプ。 【解決手段】 一入力端に基準電圧が印加される第１の
差動アンプ１と、前記第１の差動アンプ１の出力にカス
ケード接続された第２の差動アンプ２と、前記第２の差
動アンプ２の第１，第２の出力を各々第１，第２の抵抗
を介して前記第１の差動アンプ１の他入力端に帰還入力
して成る完全差動型オペアンプにおいて、前記第１の差
動アンプ１は、一定電圧によってバイアスされた定電流
トランジスタ（Ｍ４０，Ｍ４１）と、前記定電流トラン
ジスタによって駆動され、前記基準電圧と出力コモン電
圧が印加された一対の差動トランジスタ（Ｍ４２，Ｍ４
３）と、前記差動トランジスタに流れる電流を出力する
カスケード型のカレントミラー回路（Ｍ４５，Ｍ４７，
Ｍ５０，Ｍ５１）とを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、完全差動型オペア
ンプに関し、更に言えば完全差動型オペアンプのコモン
モードアンプの安定動作を図る技術に関する。
ンプに関し、更に言えば完全差動型オペアンプのコモン
モードアンプの安定動作を図る技術に関する。
【０００２】
【従来の技術】図８（Ａ），（Ｂ）は一般的な完全差動
型オペアンプの原理を説明するための概略回路図及び入
出力波形図を示している。
型オペアンプの原理を説明するための概略回路図及び入
出力波形図を示している。
【０００３】図８に示すように完全差動型オペアンプで
は、２つの入力ＶINP，ＶINN（尚、ＶINP，ＶINN のP,
Nはそれぞれプラス側、マイナス側を示す。）は、互い
に位相が反対の信号（正相、逆相）である。つまり、ど
ちらの入力も変動しており、一定の基準電圧がない。そ
のため、このオペアンプでは、出力ＶOUTN，ＶOUTP
（尚、ＶOUTN，ＶOUTP のN,Pはそれぞれマイナス側、プ
ラス側を示す。）を一定の基準信号ＶCに対して完全に
対称な関係に保つ回路（コモンモードフィードバック、
以下ＣＭＦＢと称す。）が必要となる。ここで、前記Ｖ
Cのことをコモンモードといい、出力コモン電圧ＶCは、
入力コモン電圧ＶRと独立したものである。尚、図８
（ａ）中のＺｉ１，Ｚｏ１は、抵抗とか、インピーダン
ス等で、フィードバックをかけている。
は、２つの入力ＶINP，ＶINN（尚、ＶINP，ＶINN のP,
Nはそれぞれプラス側、マイナス側を示す。）は、互い
に位相が反対の信号（正相、逆相）である。つまり、ど
ちらの入力も変動しており、一定の基準電圧がない。そ
のため、このオペアンプでは、出力ＶOUTN，ＶOUTP
（尚、ＶOUTN，ＶOUTP のN,Pはそれぞれマイナス側、プ
ラス側を示す。）を一定の基準信号ＶCに対して完全に
対称な関係に保つ回路（コモンモードフィードバック、
以下ＣＭＦＢと称す。）が必要となる。ここで、前記Ｖ
Cのことをコモンモードといい、出力コモン電圧ＶCは、
入力コモン電圧ＶRと独立したものである。尚、図８
（ａ）中のＺｉ１，Ｚｏ１は、抵抗とか、インピーダン
ス等で、フィードバックをかけている。
【０００４】そして、従来では用途に応じて様々な形の
ＣＭＦＢが用いられていた。その中には、図９に示すよ
うなコモンモードアンプ（以下ＣＭＡと称す。）が用い
られることがあった。
ＣＭＦＢが用いられていた。その中には、図９に示すよ
うなコモンモードアンプ（以下ＣＭＡと称す。）が用い
られることがあった。
【０００５】図９のＣＭＡの入出力特性は、図１０に示
すようになり、折り返しカスケードペアンプの出力コモ
ンＶCが基準電圧ＶREFと等しい場合には、バイアス電圧
ＶBCをある一定値ＶBにする。このＶCがＶREFからずれ
た場合には、ＶBCをＶBから低ゲインＧ１で若干変化さ
せ、出力コモンＶCの値を調整し、ＶREFと等しくなるよ
うにする。
すようになり、折り返しカスケードペアンプの出力コモ
ンＶCが基準電圧ＶREFと等しい場合には、バイアス電圧
ＶBCをある一定値ＶBにする。このＶCがＶREFからずれ
た場合には、ＶBCをＶBから低ゲインＧ１で若干変化さ
せ、出力コモンＶCの値を調整し、ＶREFと等しくなるよ
うにする。
【０００６】
【発明が解決しようとする課題】ここで、前記ＣＭＡで
は、普通のカレントミラー回路（トランジスタＭ４５，
Ｍ５０で構成される。）を用いているため、トランジス
タＭ５０のチャネル長変調効果の影響を受けやすい。つ
まり、トランジスタＭ４５のドレイン電圧ＶCVCとトラ
ンジスタＭ５０のドレイン電圧ＶBCは同じ値になるとは
限らない（通常ＶCVCは、ＰＭＯＳトランジスタ（Ｍ４
５）がオンするＶDD−｜Ｖtp｜より数百ｍＶ低い電圧
に、ＶBCは、ＮＭＯＳトランジスタ（Ｍ４８）がオンす
るＶtnより数百ｍＶ高い電圧に設定するため、ＶCVCと
ＶBCは大きく異なる。）。そのため、トランジスタＭ５
０のチャネル長変調効果の影響でトランジスタＭ５０に
流れる電流（Ｉ／２＋ΔＩ）は、トランジスタＭ４５に
流れる電流（Ｉ／２）とは異なってくる（このことは、
厳密な意味でカレントミラーとはならない。）。尚、こ
こで、トランジスタＭ４２，Ｍ４３は同一Ｔｒサイズ
（Ｗ／Ｌ）であり、またトランジスタＭ４４、Ｍ４５，
Ｍ５０は同一Ｔｒサイズ（Ｗ／Ｌ）である。
は、普通のカレントミラー回路（トランジスタＭ４５，
Ｍ５０で構成される。）を用いているため、トランジス
タＭ５０のチャネル長変調効果の影響を受けやすい。つ
まり、トランジスタＭ４５のドレイン電圧ＶCVCとトラ
ンジスタＭ５０のドレイン電圧ＶBCは同じ値になるとは
限らない（通常ＶCVCは、ＰＭＯＳトランジスタ（Ｍ４
５）がオンするＶDD−｜Ｖtp｜より数百ｍＶ低い電圧
に、ＶBCは、ＮＭＯＳトランジスタ（Ｍ４８）がオンす
るＶtnより数百ｍＶ高い電圧に設定するため、ＶCVCと
ＶBCは大きく異なる。）。そのため、トランジスタＭ５
０のチャネル長変調効果の影響でトランジスタＭ５０に
流れる電流（Ｉ／２＋ΔＩ）は、トランジスタＭ４５に
流れる電流（Ｉ／２）とは異なってくる（このことは、
厳密な意味でカレントミラーとはならない。）。尚、こ
こで、トランジスタＭ４２，Ｍ４３は同一Ｔｒサイズ
（Ｗ／Ｌ）であり、またトランジスタＭ４４、Ｍ４５，
Ｍ５０は同一Ｔｒサイズ（Ｗ／Ｌ）である。
【０００７】従って、以下に説明する問題がある。
【０００８】第１は、バイアス電圧ＶB（ＶC＝ＶREFの
ときのＶBC）の設定が複雑になる。
ときのＶBC）の設定が複雑になる。
【０００９】第２に、ゲインＧ１の設定が複雑になると
いった問題である。
いった問題である。
【００１０】即ち、第１については、ＶBCは、トランジ
スタＭ４８に流れる電流とトランジスタＭ４８のＴｒサ
イズ（Ｗ／Ｌ）で決まってくる。そのため、所望のバイ
アス電圧ＶBを得るためには、この電流のずれ（ΔＩ）
を考慮しなければならず、設計が複雑になる。
スタＭ４８に流れる電流とトランジスタＭ４８のＴｒサ
イズ（Ｗ／Ｌ）で決まってくる。そのため、所望のバイ
アス電圧ＶBを得るためには、この電流のずれ（ΔＩ）
を考慮しなければならず、設計が複雑になる。
【００１１】また、第２については、ゲインＧ１は近似
的に以下の式に表すことができる。
的に以下の式に表すことができる。
【００１２】
【数１】
【００１３】ここで、ｇｍｎ43，ｇｍｎ48：Ｍ４３，Ｍ
４８のトランスコンダクタンス Ｓｎ43，Ｓｎ48：Ｍ４３，Ｍ４８のＴｒサイズ（Ｗ／
Ｌ） つまり、ゲインＧ１の場合も電流のずれ（ΔＩ）を考慮
しなければならず、設計が複雑になる。特に、オペアン
プにスピードを持たせるため、各Ｔｒのゲート長Ｌを小
さくした場合にチャネル長変調効果の影響が大きくなる
ため、この影響が顕著になる。
４８のトランスコンダクタンス Ｓｎ43，Ｓｎ48：Ｍ４３，Ｍ４８のＴｒサイズ（Ｗ／
Ｌ） つまり、ゲインＧ１の場合も電流のずれ（ΔＩ）を考慮
しなければならず、設計が複雑になる。特に、オペアン
プにスピードを持たせるため、各Ｔｒのゲート長Ｌを小
さくした場合にチャネル長変調効果の影響が大きくなる
ため、この影響が顕著になる。
【００１４】従って、本発明ではバイアス電圧ＶB（ＶC
＝ＶREFのときのＶBC）及びゲインＧ１の設定が容易と
なる完全差動型オペアンプを提供することを目的とす
る。
＝ＶREFのときのＶBC）及びゲインＧ１の設定が容易と
なる完全差動型オペアンプを提供することを目的とす
る。
【００１５】
【課題を解決するための手段】そこで、本発明は上記課
題に鑑み為されたもので、一入力端に基準電圧が印加さ
れる第１の差動アンプ１と、前記第１の差動アンプ１の
出力にカスケード接続された第２の差動アンプ２と、前
記第２の差動アンプ２の第１，第２の出力を各々第１，
第２の抵抗を介して前記第１の差動アンプ１の他入力端
に帰還入力して成る完全差動型オペアンプにおいて、前
記第１の差動アンプ１は、一定電圧によってバイアスさ
れた定電流トランジスタ（Ｍ４０，Ｍ４１）と、前記定
電流トランジスタによって駆動され、前記基準電圧と出
力コモン電圧が印加された一対の差動トランジスタ（Ｍ
４２，Ｍ４３）と、前記差動トランジスタに流れる電流
を出力するカスケード型のカレントミラー回路（Ｍ４
５，Ｍ４７，Ｍ５０，Ｍ５１）とを備えることを特徴と
する。
題に鑑み為されたもので、一入力端に基準電圧が印加さ
れる第１の差動アンプ１と、前記第１の差動アンプ１の
出力にカスケード接続された第２の差動アンプ２と、前
記第２の差動アンプ２の第１，第２の出力を各々第１，
第２の抵抗を介して前記第１の差動アンプ１の他入力端
に帰還入力して成る完全差動型オペアンプにおいて、前
記第１の差動アンプ１は、一定電圧によってバイアスさ
れた定電流トランジスタ（Ｍ４０，Ｍ４１）と、前記定
電流トランジスタによって駆動され、前記基準電圧と出
力コモン電圧が印加された一対の差動トランジスタ（Ｍ
４２，Ｍ４３）と、前記差動トランジスタに流れる電流
を出力するカスケード型のカレントミラー回路（Ｍ４
５，Ｍ４７，Ｍ５０，Ｍ５１）とを備えることを特徴と
する。
【００１６】また、前記第１の差動アンプ１は、更にカ
スケード接続された第１及び第２の出力トランジスタ
（Ｍ４８，Ｍ４９）を備え、前記第１の出力トランジス
タを前記定電流トランジスタ（Ｍ４０，Ｍ４１）と同一
の一定電圧によってバイアスしたことを特徴とする。
スケード接続された第１及び第２の出力トランジスタ
（Ｍ４８，Ｍ４９）を備え、前記第１の出力トランジス
タを前記定電流トランジスタ（Ｍ４０，Ｍ４１）と同一
の一定電圧によってバイアスしたことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の完全差動型オペア
ンプに係る一実施形態について図面を参照しながら説明
する。
ンプに係る一実施形態について図面を参照しながら説明
する。
【００１８】尚、本発明は、特に完全差動折り返しカス
ケード型オペアンプ用のコモンモードアンプの安定動作
化を図るものであり、以下の説明からその特徴を明らか
にする。
ケード型オペアンプ用のコモンモードアンプの安定動作
化を図るものであり、以下の説明からその特徴を明らか
にする。
【００１９】先ず、折り返しカスケード型オペアンプに
おけるコモンフィードバック（以下、ＣＭＦＢと称
す。）の原理について、図１乃至図５を参照しながら説
明する。
おけるコモンフィードバック（以下、ＣＭＦＢと称
す。）の原理について、図１乃至図５を参照しながら説
明する。
【００２０】図１乃至図５において、１は一入力端に基
準電圧ＶREFが印加される低ゲイン、かつ低出力抵抗の
第１の差動アンプとしてのコモンモードアンプ（以下、
ＣＭＡと称す。）で、２は前記ＣＭＡ１の出力にカスケ
ード接続される高ゲイン、かつ高出力抵抗の第２の差動
アンプとしてのカスケードアンプである。このカスケー
ドアンプ２は、図１に示すようにカスケード接続され、
一定電圧（ＶB0及びＶB3）によってバイアスされた定電
流トランジスタＭ３０，Ｍ３１と、前記定電流トランジ
スタＭ３０，Ｍ３１によって駆動され、第１，第２の入
力電圧ＶINP，ＶINNがゲート入力される一対のＮチャネ
ル型の差動トランジスタＭ１，Ｍ２と、前記差動トラン
ジスタＭ１，Ｍ２に流れる電流を出力するカスケード接
続回路（トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６で構成さ
れる。）とを備えている。
準電圧ＶREFが印加される低ゲイン、かつ低出力抵抗の
第１の差動アンプとしてのコモンモードアンプ（以下、
ＣＭＡと称す。）で、２は前記ＣＭＡ１の出力にカスケ
ード接続される高ゲイン、かつ高出力抵抗の第２の差動
アンプとしてのカスケードアンプである。このカスケー
ドアンプ２は、図１に示すようにカスケード接続され、
一定電圧（ＶB0及びＶB3）によってバイアスされた定電
流トランジスタＭ３０，Ｍ３１と、前記定電流トランジ
スタＭ３０，Ｍ３１によって駆動され、第１，第２の入
力電圧ＶINP，ＶINNがゲート入力される一対のＮチャネ
ル型の差動トランジスタＭ１，Ｍ２と、前記差動トラン
ジスタＭ１，Ｍ２に流れる電流を出力するカスケード接
続回路（トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６で構成さ
れる。）とを備えている。
【００２１】ここで、前記ＣＭＡ１の直流ゲインＧ１は
以下のようになる。
以下のようになる。
【００２２】即ち、
【００２３】
【数２】
【００２４】ここで、ｇｍ：ＣＭＡの入力段Ｔｒのトラ
ンスコンダクタンス ＲOUT1：ＣＭＡの出力抵抗 また、ＣＭＡ出力ＶBCから見ると、カスケードアンプ出
力ＶOUTP、ＶOUTNは、高ゲイン、高出力抵抗の反転アン
プ出力となり、その直流ゲインＧ２は以下のようになる
（ここでは、片側のＶOUTP側のみを示すが、ＶOUTN側も
同様である。）。
ンスコンダクタンス ＲOUT1：ＣＭＡの出力抵抗 また、ＣＭＡ出力ＶBCから見ると、カスケードアンプ出
力ＶOUTP、ＶOUTNは、高ゲイン、高出力抵抗の反転アン
プ出力となり、その直流ゲインＧ２は以下のようになる
（ここでは、片側のＶOUTP側のみを示すが、ＶOUTN側も
同様である。）。
【００２５】即ち、
【００２６】
【数３】
【００２７】ここで、ｇｍn10：ＴｒＭ１０のトランス
コンダクタンス ＲOUT2：ＶOUTPから見た出力抵抗 そして、（２）、（３）より図１において、入力ＶC、
出力ＶOUTPを考えた場合、図２に示すような２つのアン
プが縦続接続された構造として考えることができる。
コンダクタンス ＲOUT2：ＶOUTPから見た出力抵抗 そして、（２）、（３）より図１において、入力ＶC、
出力ＶOUTPを考えた場合、図２に示すような２つのアン
プが縦続接続された構造として考えることができる。
【００２８】この場合の直流ゲインＧは以下のようにな
る。
る。
【００２９】即ち、
【００３０】
【数４】
【００３１】ここで、図２は通常の差動型アンプ（差動
段＋出力段）と同じ構成であり、図３のように表すこと
ができる（ここでは、片側のＶOUTP側のみを示すが、Ｖ
OUTN側も同様である。）。
段＋出力段）と同じ構成であり、図３のように表すこと
ができる（ここでは、片側のＶOUTP側のみを示すが、Ｖ
OUTN側も同様である。）。
【００３２】従って、図３のアンプを、折り返しカスケ
ード型オペアンプ出力ＶOUTP、ＶOUTNから抵抗Ｒを介し
てフィードバックをかけた場合（図４参照）、ＣＭＡ入
力ＶC≒ＶREFに維持される（ＶCは、ＶREFとイマジナリ
ィショートした状態となり、ほぼ同電位となる。）。そ
のため、出力ＶOUTP、ＶOUTNは、ＶC＝ＶREFを中心（コ
モン）とした波形となる。
ード型オペアンプ出力ＶOUTP、ＶOUTNから抵抗Ｒを介し
てフィードバックをかけた場合（図４参照）、ＣＭＡ入
力ＶC≒ＶREFに維持される（ＶCは、ＶREFとイマジナリ
ィショートした状態となり、ほぼ同電位となる。）。そ
のため、出力ＶOUTP、ＶOUTNは、ＶC＝ＶREFを中心（コ
モン）とした波形となる。
【００３３】尚、上述した図４の構成のアンプが、通常
の差動アンプと異なる点は、１段目のアンプ（ＣＭＡ）
が低ゲイン、低出力抵抗となっている点である。そのた
め、位相補償容量を必要としない構成となっている。
の差動アンプと異なる点は、１段目のアンプ（ＣＭＡ）
が低ゲイン、低出力抵抗となっている点である。そのた
め、位相補償容量を必要としない構成となっている。
【００３４】図５において、各極（以下、ポールと称
す。）は、以下のように表わせ、通常の差動アンプの場
合とは逆のポールの構成となる。
す。）は、以下のように表わせ、通常の差動アンプの場
合とは逆のポールの構成となる。
【００３５】即ち、
【００３６】
【数５】
【００３７】ここで、ＲOUT1≪ＲOUT2、ＣＭＡ出力には
Ｍ９，Ｍ１０（図１参照）が接続されているため、ＣK
はＣLと同程度かそれ以下程度の値となる。
Ｍ９，Ｍ１０（図１参照）が接続されているため、ＣK
はＣLと同程度かそれ以下程度の値となる。
【００３８】ＣＭＡ１の出力抵抗ＲOUT1は、ＲOUT2に比
してかなり小さいため、ＲOUT1によるポール｜Ｐ２｜
は、ＲOUT2によるポール｜Ｐ１｜よりかなり高い周波数
に位置する。結果として、｜Ｐ１｜と｜Ｐ２｜はかなり
離れて位置し（ユニティゲイン角周波数ωｃと｜Ｐ２｜
も離れて位置する）、位相補償容量がなくても位相余裕
がとれた形になる（図５に示す周波数特性図参照）。
してかなり小さいため、ＲOUT1によるポール｜Ｐ２｜
は、ＲOUT2によるポール｜Ｐ１｜よりかなり高い周波数
に位置する。結果として、｜Ｐ１｜と｜Ｐ２｜はかなり
離れて位置し（ユニティゲイン角周波数ωｃと｜Ｐ２｜
も離れて位置する）、位相補償容量がなくても位相余裕
がとれた形になる（図５に示す周波数特性図参照）。
【００３９】以上が、ＣＭＡ１として低ゲイン、低出力
抵抗のアンプを用いている理由である。
抵抗のアンプを用いている理由である。
【００４０】図６は本発明の一実施形態に係るＣＭＡを
説明するための回路図である。
説明するための回路図である。
【００４１】本発明に係るＣＭＡ１の回路構成における
第1の特徴は、低電圧カスケード型カレントミラー回路
（トランジスタＭ４５，Ｍ４７，Ｍ５０，Ｍ５１）で構
成される。）を用いていることである。尚、ここで、ト
ランジスタＭ４２，Ｍ４３は同一Ｔｒサイズ（Ｗ／Ｌ）
であり、トランジスタＭ４４、Ｍ４５，Ｍ５０は同一Ｔ
ｒサイズ（Ｗ／Ｌ）であり、またトランジスタＭ４６、
Ｍ４７，Ｍ５１は同一Ｔｒサイズ（Ｗ／Ｌ）である。更
に、トランジスタＭ４０のＴｒサイズ（Ｗ／Ｌ）はトラ
ンジスタＭ４８の２倍であり、トランジスタＭ４１のＴ
ｒサイズ（Ｗ／Ｌ）はトランジスタＭ４９の２倍であ
る。
第1の特徴は、低電圧カスケード型カレントミラー回路
（トランジスタＭ４５，Ｍ４７，Ｍ５０，Ｍ５１）で構
成される。）を用いていることである。尚、ここで、ト
ランジスタＭ４２，Ｍ４３は同一Ｔｒサイズ（Ｗ／Ｌ）
であり、トランジスタＭ４４、Ｍ４５，Ｍ５０は同一Ｔ
ｒサイズ（Ｗ／Ｌ）であり、またトランジスタＭ４６、
Ｍ４７，Ｍ５１は同一Ｔｒサイズ（Ｗ／Ｌ）である。更
に、トランジスタＭ４０のＴｒサイズ（Ｗ／Ｌ）はトラ
ンジスタＭ４８の２倍であり、トランジスタＭ４１のＴ
ｒサイズ（Ｗ／Ｌ）はトランジスタＭ４９の２倍であ
る。
【００４２】一般に、Ｔｒを縦積みにしたカスケード型
カレントミラー回路では、通常のカレントミラー回路に
比して定電流性が飛躍的に向上する。つまり、図６にお
いて、トランジスタＭ４５のドレイン電圧ＶCVCとトラ
ンジスタＭ５０のドレイン電圧ＶBCが大きく異なって
も、トランジスタＭ４５，Ｍ４７に流れる電流と、トラ
ンジスタＭ５０，Ｍ５１に流れる電流はほぼ等しく（Ｉ
／２）なる。
カレントミラー回路では、通常のカレントミラー回路に
比して定電流性が飛躍的に向上する。つまり、図６にお
いて、トランジスタＭ４５のドレイン電圧ＶCVCとトラ
ンジスタＭ５０のドレイン電圧ＶBCが大きく異なって
も、トランジスタＭ４５，Ｍ４７に流れる電流と、トラ
ンジスタＭ５０，Ｍ５１に流れる電流はほぼ等しく（Ｉ
／２）なる。
【００４３】そのため、従来のようにバイアス電圧ＶB
（ＶC＝ＶREFのときのＶBC）及びゲインＧ１の設定が複
雑になるといった問題が解消され、ＶBC及びゲインＧ１
の設定が容易となる。尚、図６の直流ゲインＧ１は上記
（１）式と同様になる。このとき、電流のずれΔＩ≒０
となるため、ゲインＧ１はトランジスタＭ４３とトラン
ジスタＭ４８のＴｒサイズ（Ｗ／Ｌ）だけで決まってく
る。
（ＶC＝ＶREFのときのＶBC）及びゲインＧ１の設定が複
雑になるといった問題が解消され、ＶBC及びゲインＧ１
の設定が容易となる。尚、図６の直流ゲインＧ１は上記
（１）式と同様になる。このとき、電流のずれΔＩ≒０
となるため、ゲインＧ１はトランジスタＭ４３とトラン
ジスタＭ４８のＴｒサイズ（Ｗ／Ｌ）だけで決まってく
る。
【００４４】また、第２の特徴は、トランジスタＭ４
８，Ｍ４９がカスケード接続になっているため、ＶC＝
ＶREFのときのＶBCはＶBOとほぼ等しくなるということ
である。即ち、ＶC＝ＶREFのとき、トランジスタＭ４
２，Ｍ４３には等しい電流（Ｉ／２）が流れる。そし
て、前述したようにトランジスタＭ４５，Ｍ４７，Ｍ５
０，Ｍ５１は、カスケード型カレントミラー回路を構成
しているため、トランジスタＭ４８，Ｍ４９にもほぼＩ
／２の電流が流れることになる。
８，Ｍ４９がカスケード接続になっているため、ＶC＝
ＶREFのときのＶBCはＶBOとほぼ等しくなるということ
である。即ち、ＶC＝ＶREFのとき、トランジスタＭ４
２，Ｍ４３には等しい電流（Ｉ／２）が流れる。そし
て、前述したようにトランジスタＭ４５，Ｍ４７，Ｍ５
０，Ｍ５１は、カスケード型カレントミラー回路を構成
しているため、トランジスタＭ４８，Ｍ４９にもほぼＩ
／２の電流が流れることになる。
【００４５】一方、トランジスタＭ４９のＴｒサイズ
（Ｗ／Ｌ）は、トランジスタＭ４１の１／２であり、流
れる電流もトランジスタＭ４１の半分のＩ／２である。
そのため、トランジスタＭ４１とトランジスタＭ４９の
ゲート−ソース間電圧はほぼ等しくなる。トランジスタ
Ｍ４８のＴｒサイズ（Ｗ／Ｌ）及び流れる電流はトラン
ジスタＭ４０の１／２であり、かつソース・ドレイン電
圧がほぼ等しい。そのため、トランジスタＭ４８のゲー
ト電圧ＶBCは、トランジスタＭ４０のゲート電圧ＶBOと
ほぼ等しい電圧に自動調整される。
（Ｗ／Ｌ）は、トランジスタＭ４１の１／２であり、流
れる電流もトランジスタＭ４１の半分のＩ／２である。
そのため、トランジスタＭ４１とトランジスタＭ４９の
ゲート−ソース間電圧はほぼ等しくなる。トランジスタ
Ｍ４８のＴｒサイズ（Ｗ／Ｌ）及び流れる電流はトラン
ジスタＭ４０の１／２であり、かつソース・ドレイン電
圧がほぼ等しい。そのため、トランジスタＭ４８のゲー
ト電圧ＶBCは、トランジスタＭ４０のゲート電圧ＶBOと
ほぼ等しい電圧に自動調整される。
【００４６】また、ＶC＝ＶREF時のＶBCをＶBOと等しく
すると、図１に示すＭ９，Ｍ１０のＴｒサイズがトラン
ジスタＭ３０のＴｒサイズを基準にして決定される利点
がある。つまり、図１において、トランジスタＭ９，Ｍ
１０のゲート電圧、ソース電圧、ドレイン電圧はトラン
ジスタＭ３０のものとほぼ等しく（ドレイン電圧が等し
いのは、トランジスタＭ７，Ｍ８のゲート−ソース間電
圧がトランジスタＭ３１のものと等しいためであ
る。）、流れる電流はトランジスタＭ３０の１／２であ
る。そのため、トランジスタＭ９，Ｍ１０のＴｒサイズ
（Ｗ／Ｌ）は、トランジスタＭ３０の１／２に設定すれ
ば良く、従来に比してその設定が容易となる。
すると、図１に示すＭ９，Ｍ１０のＴｒサイズがトラン
ジスタＭ３０のＴｒサイズを基準にして決定される利点
がある。つまり、図１において、トランジスタＭ９，Ｍ
１０のゲート電圧、ソース電圧、ドレイン電圧はトラン
ジスタＭ３０のものとほぼ等しく（ドレイン電圧が等し
いのは、トランジスタＭ７，Ｍ８のゲート−ソース間電
圧がトランジスタＭ３１のものと等しいためであ
る。）、流れる電流はトランジスタＭ３０の１／２であ
る。そのため、トランジスタＭ９，Ｍ１０のＴｒサイズ
（Ｗ／Ｌ）は、トランジスタＭ３０の１／２に設定すれ
ば良く、従来に比してその設定が容易となる。
【００４７】
【発明の効果】本発明によれば、コモンモードフィード
バック回路を構成するカレントミラー回路を、カスケー
ド型カレントミラー回路で構成したことで、定電流性が
格段に向上できるため、出力電圧及びゲイン等の設定が
容易になり、シミュレーション段階での細かな合わせ込
み作業の軽減化が図れる。
バック回路を構成するカレントミラー回路を、カスケー
ド型カレントミラー回路で構成したことで、定電流性が
格段に向上できるため、出力電圧及びゲイン等の設定が
容易になり、シミュレーション段階での細かな合わせ込
み作業の軽減化が図れる。
【図１】本発明の完全差動型オペアンプに用いられるコ
モンモードフィードバックの原理を説明するための回路
図である。
モンモードフィードバックの原理を説明するための回路
図である。
【図２】本発明の完全差動型オペアンプに用いられるコ
モンモードフィードバックの原理を説明するための回路
図である。
モンモードフィードバックの原理を説明するための回路
図である。
【図３】本発明の完全差動型オペアンプに用いられるコ
モンモードフィードバックの原理を説明するための回路
図である。
モンモードフィードバックの原理を説明するための回路
図である。
【図４】本発明の完全差動型オペアンプに用いられるコ
モンモードフィードバックの原理を説明するための回路
図である。
モンモードフィードバックの原理を説明するための回路
図である。
【図５】本発明の完全差動型オペアンプに用いられるコ
モンモードフィードバックの原理を説明するための回路
図である。
モンモードフィードバックの原理を説明するための回路
図である。
【図６】本発明の完全差動型オペアンプに用いられるコ
モンモードアンプを説明するための回路図である。
モンモードアンプを説明するための回路図である。
【図７】上記コモンモードアンプの入出力特性を説明す
るための図である。
るための図である。
【図８】完全差動型オペアンプの動作を説明するための
回路図である。
回路図である。
【図９】従来のコモンモードアンプを説明するための回
路図である。
路図である。
【図１０】上記コモンモードアンプの入出力特性を示す
図である。
図である。
Claims (2)
- 【請求項１】 一入力端に基準電圧が印加される第１の
差動アンプと、 前記第１の差動アンプの出力にカスケード接続された第
２の差動アンプと、 前記第２の差動アンプの第１，第２の出力を各々第１，
第２の抵抗を介して前記第１の差動アンプの他入力端に
帰還入力して成る完全差動型オペアンプにおいて、 前記第１の差動アンプは、一定電圧によってバイアスさ
れた定電流トランジスタと、 前記定電流トランジスタによって駆動され、前記基準電
圧と出力コモン電圧が印加された一対の差動トランジス
タと、 前記差動トランジスタに流れる電流を出力するカスケー
ド型のカレントミラー回路とを備えることを特徴とする
完全差動型オペアンプ。 - 【請求項２】 前記第１の差動アンプは、更にカスケー
ド接続された第１及び第２の出力トランジスタを備え、
前記第１の出力トランジスタを前記定電流トランジスタ
と同一の一定電圧によってバイアスしたことを特徴とす
る請求項１に記載の完全差動型オペアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26220199A JP2001085957A (ja) | 1999-09-16 | 1999-09-16 | 完全差動型オペアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26220199A JP2001085957A (ja) | 1999-09-16 | 1999-09-16 | 完全差動型オペアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085957A true JP2001085957A (ja) | 2001-03-30 |
Family
ID=17372494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26220199A Pending JP2001085957A (ja) | 1999-09-16 | 1999-09-16 | 完全差動型オペアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085957A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074670A (ja) * | 2005-09-09 | 2007-03-22 | Nec Electronics Corp | 差動増幅回路および半導体装置 |
| US7446607B2 (en) | 2006-05-04 | 2008-11-04 | Samsung Electronics Co., Ltd. | Regulated cascode circuit, an amplifier including the same, and method of regulating a cascode circuit |
| JP2009105522A (ja) * | 2007-10-22 | 2009-05-14 | Yamaha Corp | 増幅器 |
-
1999
- 1999-09-16 JP JP26220199A patent/JP2001085957A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074670A (ja) * | 2005-09-09 | 2007-03-22 | Nec Electronics Corp | 差動増幅回路および半導体装置 |
| JP4694323B2 (ja) * | 2005-09-09 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 差動増幅回路および半導体装置 |
| US7446607B2 (en) | 2006-05-04 | 2008-11-04 | Samsung Electronics Co., Ltd. | Regulated cascode circuit, an amplifier including the same, and method of regulating a cascode circuit |
| JP2009105522A (ja) * | 2007-10-22 | 2009-05-14 | Yamaha Corp | 増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |