KR20060089458A - 전류모드 트랜스컨덕터 튜닝 장치 - Google Patents

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KR20060089458A
KR20060089458A KR1020050010708A KR20050010708A KR20060089458A KR 20060089458 A KR20060089458 A KR 20060089458A KR 1020050010708 A KR1020050010708 A KR 1020050010708A KR 20050010708 A KR20050010708 A KR 20050010708A KR 20060089458 A KR20060089458 A KR 20060089458A
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Abstract

전류를 이용하여 트랜스컨덕턴스를 조정하는 트랜스컨덕터 튜닝장치가 개시된다. 본 트랜스컨덕터 튜닝장치는, 입력 전압 신호를 전류 신호로 변환하여 출력하는 트랜스컨덕터에 튜닝전류 및 기준전압을 공급하여 트랜스컨덕턴스의 크기를 조정하는 튜닝부를 포함한다. 이 경우, 튜닝부는, 소정의 바이어스 전원으로부터 공급되는 바이어스 신호를 소정 크기의 튜닝전류로 변환하여, 각 트랜스컨덕터로 출력하는 튜닝전류생성부를 포함할 수 있으며, 트랜스컨덕터는 튜닝전류를 이용하여 소정 크기의 제어전압을 생성하는 제어전압생성부를 포함할 수 있다. 이에 따라, 복수개의 트랜스컨덕터의 트랜스컨덕턴스를 동일하게 튜닝할 수 있다.
트랜스컨덕터, 트랜스컨덕턴스, 튜닝전류, 제어전압

Description

전류모드 트랜스컨덕터 튜닝 장치 { The current mode transconductor tuning device }
도 1은 종래의 트랜스컨덕터 튜닝장치의 구성을 나타내는 모식도,
도 2는 종래의 트랜스컨덕터 튜닝장치에서 트랜스컨덕터를 튜닝하기 위한 튜닝회로도,
도 3은 본 발명의 일실시예에 따른 트랜스컨덕터 튜닝장치의 구성을 나타내는 모식도,
도 4는 본 트랜스컨덕터 튜닝장치에서의 튜닝부의 구성을 나타내는 블럭도,
도 5는 본 트랜스컨덕터 튜닝장치에서의 튜닝부 구성의 일 예를 나타내는 회로도,
도 6은 도 5의 튜닝부에 대응되는 트랜스컨덕터 구성의 일 예를 나타내는 회로도,
도 7은 본 트랜스컨덕터 튜닝장치에서의 튜닝부 구성의 또다른 예를 나타내는 회로도, 그리고,
도 8은 도 7의 튜닝부에 대응되는 트랜스컨덕터 구성의 또다른 예를 나타내는 회로도이다.
* 도면 주요 부분에 대한 부호의 설명 *
100 : 튜닝부 110 : 기준전압생성부
120 : 튜닝전류생성부 200 : 트랜스컨덕터
210 : 제어전압생성부 220 : 변환부
본 발명은 트랜스컨덕터 튜닝 장치에 관한 것으로, 보다 상세하게는, 전류를 이용하여 트랜스컨덕터의 트랜스컨덕턴스를 튜닝하는 튜닝장치에 관한 것이다.
트랜스컨덕터는 입력신호로써 전압이 인가되면, 이에 비례하는 전류를 출력하는 회로를 의미한다. 이 경우, 출력 전류의 크기는 입력전압에 트랜스컨덕턴스(trans-conductance : gm)가 곱해진 값을 가진다. 트랜스컨덕터는 OTA(Operational Trans-conductance Amplifier), Filter 등과 같은 아날로그 신호처리를 위한 집적회로에서 널리 사용된다. 트랜스컨덕터를 구현하기 위해서는 MOS나 바이폴라 트랜지스터가 사용될 수 있다.
한편, 트랜스컨덕터의 특성, 즉, 트랜스컨덕턴스는 전원전압의 크기 변화, 온도, 제조공정 등에 의해 오차가 생길 수 있다. 따라서, 정밀한 트랜스컨덕턴스 값을 요구하는 회로에서 사용되는 경우, 트랜스컨덕턴스의 값을 일정하게 유지시키는 트랜스컨덕터 튜닝 회로를 필요로 한다.
도 1은 종래의 트랜스컨덕터 튜닝 장치의 구성을 나타내는 모식도이다. 도 1에 따르면, 본 트랜스컨덕터 튜닝 장치는 복수개의 트랜스컨덕터(10_1 내지 10_n) 및 튜닝회로(20)를 포함한다. 튜닝회로(20)는 외부 저항(Rext)에 전류가 유입되어 전위차가 형성되면, 이를 이용하여 소정의 제어전압 Vb를 출력한다.
튜닝회로(20)의 구조의 일 예로, 논문("A 20-MHz sixth-order BiCMOS parasitic insensitive continuous-time filter and second-order equalizer optimized for disc-drive read channels", IEEE J, Solid-State Circuits, vol.28, pp.462-470, April.1993)에 개시된 회로를 들 수 있다.
도 2는 상술한 논문에서 개시하고 있는 트랜스컨덕터 튜닝회로(20)를 나타내는 모식도이다. 도 2에 따르면, 외부 트랜스컨덕터(10_1 내지 10_n)의 트랜스 컨덕턴스 값을 앰프 A3의 출력전압 Vb로 제어한다. 이를 위해, 트랜스컨덕터 튜닝회로(20)는 복수개의 MOS 트랜지스터(M1 ~ M10), 복수개의 바이폴라 트랜지스터(Q6, Q9), 복수개의 앰프(A1 ~ A4)를 포함한다. 공통 모드 피드백(Common-Mode FeedBack : CMFB) 전압 생성용 앰프인 A4에 의해 M5와 M8의 소스-드레인 전류는 동일한 값을 가진다. M5, M8의 드레인 단자에 전류원을 연결하여 kTΔi/2 크기의 전류를 흐르게 하면, M7, M10의 소스-드레인 전류량은 kTΔi만큼 차이가 나게 된다.
한편, 외부저항 Rext 와 기준전류 i에 의하여 생성된 2개의 기준전압은 M7, M10의 게이트 단자에 인가되어 M7, M10 각각에 흐르는 전류에 대응되는 트랜스컨덕턴스를 생성한다. 이 경우, M7, M10 의 트랜스컨덕턴스 차이는 kTΔi로 되며, A3 앰프는 두 트랜스컨덕턴스의 차이(kTΔi)보상을 위하여, Q6, Q9의 베이스 전압 Vb를 생성하게 된다. 이 전압을 외부 트랜스컨덕터에 인가할 경우 MOS 트랜지스터의 특성 변화에 관계없이 kTΔi에 의하여 일정하게 유지되는 트랜스컨덕턴스를 얻을 수 있다.
한편, 도 1에서와 같이 트랜스컨덕터가 복수개로 구현된 경우, 튜닝회로(20)에서 출력된 제어전압은 복수개의 트랜스컨덕터(10_1 내지 10_n)로 각각 인가된다. 이 경우, 튜닝회로(20)에서 제어전압 Vb가 정상적으로 출력된다고 하더라도, 제1 트랜스컨덕터(10_1)에 인가되는 튜닝전압은 각 트랜스컨덕터의 위치에 따라 그라운드 저항 및 전류에 의하여 발생된 그라운드 기준 전압의 변화로 상이한 값이 된다. 즉, 제1 트랜스컨덕터(10_1)까지의 그라운드 저항(Rg1) 및 그라운드 전류에 의하여 제1 트랜스컨덕터(10_1)에 인가되는 튜닝전압은 Vb1이 된다. 마찬가지로, 제2 트랜스컨덕터(10_2)에 인가되는 튜닝전압도 Vb2와 같이 변화하게 된다. 결과적으로, 각 트랜스컨덕터(10_1 내지 10_n)에는 서로 다른 크기의 튜닝전압이 인가되게 된다. 이에 따라, 각 트랜스컨덕터(10_1 내지 10_n)의 트랜스컨덕턴스 gm1, gm2, ..., gm n도 서로 상이하게 된다는 문제점이 있었다. 한편, 각 트랜스컨덕터(10_1 내지 10_n)가 MOS로 구현된 경우, 칩에서 차지하는 레이아웃(lay out) 면적이 클수록 각 MOS 간의 부정합(mismatching)이 발생될 가능성이 커지므로, 이에 따라, 트랜스컨덕턴스의 차이도 더 커지게 된다.
결과적으로, 각 트랜스컨덕터(10_1 내지 10_n)의 트랜스컨덕턴스가 동일해지 도록 튜닝할 수 없다는 문제점이 있었다.
또한, 종래의 튜닝회로(20)에서는 출력단에 OP 앰프 A3를 사용하여 트랜스컨덕턴스 제어전압을 만드는 구조이므로, OP 앰프의 DC 오프셋에 의한 오차도 발생한다는 문제점도 아울러 가지고 있었다.
본 발명은 이상과 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 전류를 이용하여 복수개의 트랜스컨덕터를 튜닝함으로써, 그라운드 저항 변화, 트랜스컨덕터 간의 거리 및 OP 앰프의 DC 오프셋으로 인한 영향을 받지 않고, 트랜스컨덕턴스의 크기를 정확하게 튜닝할 수 있는 트랜스컨덕터 튜닝장치를 제공함에 있다.
이상과 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 트랜스컨덕터 튜닝장치는, 소정 크기의 트랜스컨덕턴스 특성을 가지는 적어도 하나의 트랜스컨덕터, 및, 상기 적어도 하나의 트랜스컨덕터 각각에 소정 크기의 튜닝전류 및 기준전압을 공급하여 상기 트랜스컨덕턴스의 크기를 조정하는 튜닝부를 포함한다.
바람직하게는, 상기 튜닝부는, 외부 저항과 연결되며, 상기 외부 저항으로 유입되는 정전류에 의해 형성된 전압이 인가되면, 상기 전압에 대응되는 소정 크기의 기준전압을 상기 적어도 하나의 트랜스컨덕터로 출력하는 기준전압생성부, 및, 소정 크기의 튜닝전류를 생성하여 상기 적어도 하나의 트랜스컨덕터로 출력하는 튜닝전류생성부를 포함한다.
보다 바람직하게는, 상기 튜닝전류생성부는, 적어도 하나의 전류미러회로를 포함할 수 있다.
이 경우, 상기 전류미러회로는, 소정의 바이어스 전원에 소스 단자가 연결되며, 게이트 단자 및 드레인 단자가 다이오드 구조로 상호 연결된 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 드레인 단자와 자체 소스 단자가 연결되며, 자체 게이트 단자 및 자체 드레인 단자가 다이오드 구조로 상호 연결된 제2 MOS 트랜지스터, 및, 상기 제1 및 제2 MOS 트랜지스터 각각의 게이트 단자와 자체 게이트 단자가 연결되는 한 쌍의 MOS 트랜지스터를 포함하며, 상기 제1 및 제2 MOS 트랜지스터에 흐르는 전류를 미러링(mirroring)하여 출력하는 적어도 하나의 MOS 트랜지스터 단을 포함할 수 있다.
한편, 상기 튜닝전류생성부는, 상기 제2 MOS 트랜지스터의 드레인 단자와 자체 컬렉터 단자가 연결되는 제1 바이폴라 트랜지스터, 상기 MOS 트랜지스터 단에 포함된 소정의 MOS 트랜지스터의 드레인 단자와 자체 컬렉터 단자가 연결되며, 상기 제1 바이폴라 트랜지스터의 베이스단자와 자체 베이스 단자가 연결되는 제2 바이폴라 트랜지스터, 상기 제1 및 제2 바이폴라 트랜지스터 각각의 베이스 단자와 자체 소스 단자가 연결되며, 상기 제2 바이폴라 트랜지스터의 컬렉터 단자와 자체 게이트 단자가 연결되는 제3 MOS 트랜지스터, 및, 상기 제2 MOS 트랜지스터의 게이트 단자 및 소정의 그라운드 단자 사이를 연결하여, 소정 크기의 제어전류를 공급하는 전류원을 더 포함하는 것이 바람직하다.
이 경우, 상기 전류원은 상기 외부 저항으로 유입되는 전류가 Δi이고, 전류 제어계수가 kT인 경우, kTΔi 크기의 전류를 공급할 수 있다. 이에 따라, 상기 적어도 하나의 트랜스컨덕터의 트랜스컨덕턴스는 소정 크기로 튜닝된다.
또한 바람직하게는, 상기 트랜스컨덕터는, 상기 튜닝전류를 이용하여 소정 크기의 제어전압을 생성하는 제어전압생성부, 및, 소정의 입력전압이 인가되면, 상기 제어전압에 대응되는 소정 크기의 트랜스컨덕턴스를 상기 입력전압에 승산한 크기의 전류를 출력하는 변환부를 포함할 수 있다.
이 경우, 상기 제어전압생성부는, 상기 튜닝전류가 콜렉터 단자로 유입되면, 상기 튜닝전류의 크기에 대응되는 소정의 제어전압을 베이스 단자를 통해 출력하는 제3 바이폴라 트랜지스터, 및, 상기 바이폴라 트랜지스터의 이미터 단자와 자체 드레인 단자가 연결되며, 상기 기준전압생성부에서 생성된 기준전압이 게이트 단자로 인가되는 제4 MOS 트랜지스터를 포함할 수 있다.
보다 바람직하게는, 상기 제3 바이폴라 트랜지스터의 컬렉터 단자 및 베이스 단자와 자체 게이트 단자 및 소스 단자가 각각 연결됨으로써, 상기 제3 바이폴라 트랜지스터로부터 출력되는 제어 전압의 오차를 보상하는 제5 MOS 트랜지스터를 더 포함할 수도 있다.
한편, 본 발명의 또다른 실시예에 따르면, 상기 튜닝전류생성부는, 상기 제2 MOS 트랜지스터의 드레인 단자와 자체 드레인 단자가 연결되는 제3 MOS 트랜지스터, 상기 제3 MOS 트랜지스터의 게이트 단자와 자체 게이트 단자가 연결되는 제4 MOS 트랜지스터, 및, 상기 제2 MOS 트랜지스터의 게이트 단자 및 소정의 그라운드 단자 사이를 연결하여, 소정 크기의 제어전류를 공급하는 전류원으로 구성될 수도 있다.
이 경우, 상기 전류원은, 상기 외부 저항으로 유입되는 정전류가 Δi인 경우, i = kTΔi로 표현되는 전류를 공급하는 것이 바람직하다. 이 경우, 적어도 하나의 트랜스컨덕터의 트랜스컨덕턴스는 전류제어계수 kT 의 크기변화에 의해 튜닝된다.
또한 바람직하게는, 상기 트랜스컨덕터는, 상기 튜닝전류를 이용하여 소정 크기의 제어전압을 생성하는 제어전압생성부, 및, 소정의 입력전압이 인가되면, 상기 제어전압에 대응되는 소정 크기의 트랜스컨덕턴스를 상기 입력전압에 승산한 크기의 전류를 출력하는 변환부를 포함할 수 있다.
보다 바람직하게는, 상기 제어전압생성부는, 상기 튜닝전류가 드레인 단자로 유입되면, 상기 튜닝전류의 크기에 대응되는 소정의 제어전압을 게이트 단자를 통해 출력하는 제5 MOS 트랜지스터, 및, 상기 제5 MOS 트랜지스터의 게이트 단자와 자체 드레인 단자가 연결되며, 상기 기준전압생성부에서 생성된 기준전압이 자체 게이트 단자로 인가되는 제6 MOS 트랜지스터를 포함할 수 있다.
이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.
도 3는 본 발명의 일실시예에 따른 트랜스컨덕터 튜닝장치의 구성을 나타내는 블럭도이다. 도 3에 따르면, 본 트랜스컨덕터 튜닝장치는 튜닝부(100) 및, 적어도 하나 이상의 트랜스컨덕터(200_1 내지 200_n)를 포함한다.
튜닝부(100)는 외부 저항(Rext)과 연결된다. 이에 따라 외부 저항으로 유입되는 소정의 정전류에 의해 형성되는 전압을 이용하여 소정 크기의 튜닝전류 It를 생성하여 각 트랜스컨덕터(200_1 내지 200_n)에 공급한다. 외부저항으로 유입되는 전류는 튜닝부(100) 내부의 밴드갭 기준 전류가 될 수 있다. 각 트랜스컨덕터(200_1 내지 200_n)는 튜닝전류 It가 유입되면, 이를 소정 크기의 제어전압으로 변환한다. 결과적으로, 제어전압에 따라 트랜스컨덕턴스의 크기가 튜닝된다.
도 4는 본 발명의 일실시예에 따른 튜닝부(100)의 구성을 나타내는 블럭도이다. 도 4에 따르면, 튜닝부(100)는 기준전압생성부(110) 및 튜닝전류생성부(120)를 포함한다.
기준전압생성부(110)는 외부저항 및 내부 기준전류 Δi를 이용하여 소정 크기의 기준전압을 생성하는 역할을 한다. 기준전압생성부(110)는 도 2에 도시된 튜닝회로(20)와 유사한 형태로 구현될 수 있다.
튜닝전류생성부(120)는 기준전압생성부(110)에서 생성한 기준전압 및 제어전류 kTΔi를 소정 크기의 튜닝전류 It로 변환하여, 각 트랜스컨덕터(200_1 내지 200_n)로 출력하는 역할을 한다. 이 경우, 복수개의 트랜스컨덕터(200_1 내지 200_n) 각각에 동일한 튜닝전류 It를 공급하기 위해서, 전류 미러 회로를 사용할 수 있다. 전류 미러 회로는 바이폴라 트랜지스터, MOS 트랜지스터 등의 조합으로 구현될 수 있다.
도 5는 튜닝부(100)를 구현하기 위한 회로도를 나타낸다. 도 5에 따르면, 튜닝부(100) 중 기준전압생성부(110)는 앰프 A1, A2, 전류원, 복수개의 MOS 트랜지스터 M1, M2, M3, M4, M8, M12를 포함한다.
외부 저항 Rext에 Δi를 인가함으로써 생성된 전압은, 내부 저항 R 및 A1에 의하여 전류로 변환된다. M1 및 M3은 변환된 전류를 미러링(mirroring)하여 R/2로 출력한다. 이에 따라, 두 개의 R/2 저항에 의해 M3의 드레인 전압이 분배되어, 소정 크기의 전압이 앰프 A2의 입력단자로 인가된다. 결과적으로, A2는 커먼 모드(common mode) 전압 Vcmo를 중심으로 소정 크기의 상하 전압을 생성한다. 생성된 상하 전압은 M8 및 M12의 게이트 단자로 인가된다. 이 중, M12의 게이트 단자로 인가되는 상전압 Vh 가 기준전압(reference voltage)이 된다.
한편, 튜닝전류생성부(120)는 복수개의 MOS 트랜지스터로 구성된 전류미러회로, 대칭된 형태로 연결되는 바이폴라 트랜지스터 Q7, Q11, 전류원 등을 포함한다. 전류미러회로는 다양한 형태로 구현될 수 있다. 도 5에서는 캐스코드(cascode) 미러 회로로 구현되었음을 알 수 있다. 즉, 바이어스전원과 소스단자가 연결된 M5, M5와 드레인 단자와 자체 소스 단자가 연결된 M6, M5의 게이트 단자와 자체 게이트 단자가 연결된 M9, M6의 게이트 단자와 자체 게이트 단자가 연결된 M10 등을 포함한다. 이 중, M5 및 M6은 자체 게이트 단자와 자체 드레인 단자가 서로 다이오드 연결된 형태이다. 또한, M9 및 M10은 드레인단자 및 소스단자가 연결된 하나의 MOS 트랜지스터 단을 구성한다. 마찬가지로 Mb11 및 Mb12, ..., Mbn1 및 Mbn2도 각각 하나의 MOS 트랜지스터 단을 구성한다. 이에 따라, 각 MOS 트랜지스터 단은 동일한 크기의 전류를 출력하게 된다.
이 중, M9 및 M10으로 구성된 MOS 트랜지스터 단으로부터 출력되는 전류, 즉, 튜닝전류 It는 Q11의 컬렉터 단자로 유입된다. 또한, M10의 게이트 단자 및 M6의 게이트 단자가 연결된 노드 및 그라운드 사이에는 소정 크기의 전류원이 연결된다. 전류원은 kTΔi 크기의 전류를 공급한다. M6의 게이트 단자 및 드레인 단자는 다이오드 연결된 상태이다. 이에 따라, M6 및 M10 각각의 드레인 단자와 연결된 Q7 및 Q11로 인가되는 전류의 차는 kTΔi가 된다.
한편, Q7은 다이오드 구조인 Q11에 의하여 바이어싱 되며, M8, M12의 드레인-소스 전압은 Q7, Q11의 베이스가 연결되어 있으므로 동일한 값을 가지게 된다. M13은 Q7 및 Q11의 베이스로 유입되는 전류에 의한 오차를 보상하여 주는 역할을 한다.
한편, M8 및 M12의 게이트에 인가되는 상하 전압의 차가 차동 입력 전압 Δv이므로, 결과적으로 Q7, Q11, M8, M12에 의해 생성되는 트랜스컨덕턴스는 다음 수식으로 표현될 수 있다.
Figure 112005006927935-PAT00001
수학식 1에서 kT는 전류제어계수를 의미한다. 결과적으로, 트랜스컨덕턴스는 전류 제어계수 kT 의 크기에 따라 조정될 수 있다.
한편, Q11로 유입되는 튜닝전류 It는 상술한 전류 미러 회로에 의해 각 트랜스컨덕터(200_1 내지 200_n)로도 유입된다. 또한, 기준전압생성부(110)에서 생성된 기준전압 Vh도 각 트랜스컨덕터(200_1 내지 200_n)로 인가된다. 이 경우, 기준전압은 종래의 회로에서 출력하던 제어전압보다 큰 값으로 고정시킨다. 바이어스 전압이 5V인 경우, 기준전압은 대략 3V정도로 유지시키는 것이 바람직하다. 이에 따라, 각 트랜스컨덕터(200_1 내지 200_n)의 트랜스컨덕턴스도 kT에 의해 조정될 수 있다.
본 튜닝부(100)의 튜닝전류생성부(120)에서는 앰프를 사용하지 않고도 제어전류를 생성할 수 있게 된다. 따라서, 앰프의 DC 오프셋으로 인한 영향을 받지 않게 되므로, 튜닝이 정상적으로 이루어질 수 있게 된다.
도 6은 복수개의 트랜스컨덕터(200_1 내지 200_n) 중 하나의 트랜스컨덕터의 구성의 일예를 나타내는 회로도이다. 도 6에 따르면, 본 트랜스컨덕터(200)는 제어전압생성부(210) 및 변환부(220)를 포함한다.
제어전압생성부(210)는 튜닝부(100)로부터 인가되는 기준전압 및 튜닝전류에 의해 소정 크기의 제어전압을 생성하는 역할을 한다. 도 6에 따르면, 제어전압생성부(210)는 MOS 트랜지스터 Mb1 및 Mb3, 바이폴라 트랜지스터 Qb2를 포함한다.
Qb2의 컬렉터 단자로는 튜닝전류 It가 유입되고, Mb1의 게이트 단자에는 기준전압 Vh가 인가된다. Qb2 및 Mb1은 튜닝부(100)의 Q11 및 M12에 대응되는 부분이 다. Mb3는 튜닝부(100)의 M13에 대응되는 부분이다. 즉, Mb3의 게이트 단자 및 소스 단자는 Qb2의 컬렉터 단자 및 베이스 단자와 각각 연결된다. 이에 따라, Qb2로부터 출력되는 제어 전압의 오차를 보상하게 된다. 결과적으로, Q11 및 M12에서 튜닝전류 It 및 기준전압 Vh에 의해 생성하는 트랜스컨덕턴스가 제어전압생성부(210)에도 동일하게 생성된다. 즉, 튜닝전류 It 및 기준전압 Vh에 의해 Qb2로부터 출력되는 베이스전압이 제어전압 Vb가 되어 변환부(220)로 인가된다.
변환부(220)는 복수개의 MOS 트랜지스터, 바이폴라 트랜지스터, CMFB를 포함한다. 제어전압생성부(210)에서 생성된 제어전압 Vb는 바이폴라 트랜지스터 Q5 및 Q6의 베이스 단자로 인가된다. 따라서, Q5 및 Q6의 베이스-이미터 전압 Vbe에 의해 전압강하(voltage drop)된 Vb-Vbe 전압이 Ma 내지 Md의 드레인 단자에 인가되고, 이 전압의 크기에 따라 트랜스컨덕턴스가 비례적으로 생성되게 된다. 결과적으로, Ma 내지 Md의 게이트 단자로 인가되는 입력전압에 트랜스컨덕턴스를 승산한 결과값에 해당하는 크기의 전류가 Q5 및 Q6의 컬렉터 단자를 통해 외부로 출력되게 된다.
한편, 본 트랜스컨덕터 회로에서, MOS 트랜지스터 M7, M8, 바이폴라 트랜지스터 Q5, Q6은 트랜스컨덕터 기본 회로를 구성한다. MOS 트랜지스터 M7 및 M8은 공통 모드 피드백(CMFB;Common-Mode FeedBack) 회로의 제어에 따라 바이어싱된다. 공통 모드 피드백 회로는 제어전압 Vb로부터 커먼 모드(Common mode) 성분을 추출하여 소정의 기준값 과의 오차값을 MOS 트랜지스터 M7 및 M8의 게이트 단자에 인가한다. 이에 따라, M7, M8, Q5, Q6과 같은 차동 입/출력(Differential Input/Output) 구조의 출력값을 일정하게 유지시킬 수 있게 된다.
종래 튜닝회로에서는 제어전압 자체를 각 트랜스컨덕터에 인가하여 튜닝하였다. 낮은 트랜스컨덕턴스로 튜닝하고자 하는 경우, 제어전압의 크기는 Q5 및 Q6의 베이스-이미터 전압보다 약간 큰 값으로 설정하여야 한다. 이에 따라, 그라운드 저항에 의해 제어전압이 약간만 달라지게 되더라도 트랜스컨덕턴스의 튜닝이 어려워지게 된다. 하지만, 본 발명에 따르면, 제어전류 및 기준전압을 각 트랜스컨덕터(100_1 내지 100_n)로 인가한다. 기준전압의 크기는 바이어스 전압이 5V인 경우, 대략 3V 정도로 높은 값이므로, 그라운드 저항에 영향을 받지 않게 된다. 또한, 튜닝전류도 그라운드 저항에 영향을 받지 않게 되므로, 튜닝이 정상적으로 이루어질 수 있게 된다.
도 7은 본 트랜스컨덕터 튜닝장치에서의 튜닝부(100) 구성의 또다른 예를 나타낸다. 도 5와 비교하여 보면, 튜닝전류생성부(120)에서 두 개의 바이폴라 트랜지스터 Q7 및 Q11 대신에 MOS 트랜지스터 M7 및 M14를 사용하였다. 이에 따라, 도 5에서 Q7 및 Q11의 베이스로 유입되는 전류에 의한 오차를 보상하기 위해 추가하였던 M13를 제거하였다. 도 7의 회로 동작은 도 5와 동일하므로, 중복 설명은 생략한다.
도 8은 도 7의 튜닝부(100) 구성에 대응되는 트랜스컨덕터 구성을 나타낸다. 도 6과 비교하여 보면, 제어전압생성부(210)에서 Qb2 대신에 Mb2를 사용하였다. 이에 따라, 도 5에서의 Mb3는 제거하였다. 도 8의 회로 동작 역시 도 6과 동일하므로, 중복 설명은 생략한다.
이상 설명한 바와 같이, 본 발명에 따르면, 트랜스컨덕터의 트랜스컨덕턴스를 제어하기 위한 신호로 전류를 사용한다. 이에 따라, 그라운드 저항의 변화로 인한 영향을 받지 않게 된다. 또한, OP 앰프를 이용하지 않고도 제어전류를 생성할 수 있기 때문에 OP 앰프의 오프셋으로 인한 영향을 받지 않게 된다. 결과적으로, 복수개의 트랜스컨덕터의 트랜스컨덕턴스를 동일하게 튜닝하여 줄 수 있게 된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (15)

  1. 소정의 트랜스컨덕턴스 특성을 가지는 적어도 하나의 트랜스컨덕터; 및,
    상기 적어도 하나의 트랜스컨덕터 각각에 소정 크기의 튜닝전류 및 기준전압을 공급하여 상기 트랜스컨덕턴스의 크기를 조정하는 튜닝부;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  2. 제1항에 있어서,
    상기 튜닝부는,
    외부 저항과 연결되며, 상기 외부 저항으로 유입된 정전류에 의해 형성되는 전압에 대응되는 소정 크기의 기준전압을 생성하여, 상기 적어도 하나의 트랜스컨덕터로 출력하는 기준전압생성부; 및,
    소정 크기의 튜닝전류를 생성하여 상기 적어도 하나의 트랜스컨덕터로 출력하는 튜닝전류생성부;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  3. 제2항에 있어서,
    상기 튜닝전류생성부는,
    적어도 하나의 전류미러회로;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  4. 제3항에 있어서,
    상기 전류미러회로는
    소정의 바이어스 전원에 소스 단자가 연결되며, 게이트 단자 및 드레인 단자가 다이오드 구조로 상호 연결된 제1 MOS 트랜지스터;
    상기 제1 MOS 트랜지스터의 드레인 단자와 자체 소스 단자가 연결되며, 자체 게이트 단자 및 자체 드레인 단자가 다이오드 구조로 상호 연결된 제2 MOS 트랜지스터;
    상기 제1 및 제2 MOS 트랜지스터 각각의 게이트 단자와 자체 게이트 단자가 연결되는 한 쌍의 MOS 트랜지스터를 포함하며, 상기 제1 및 제2 MOS 트랜지스터에 흐르는 전류를 미러링(mirroring)하여 상기 적어도 하나의 트랜스컨덕터로 출력하는 적어도 하나의 MOS 트랜지스터 단;을 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  5. 제4항에 있어서,
    상기 튜닝전류생성부는,
    상기 제2 MOS 트랜지스터의 드레인 단자와 자체 컬렉터 단자가 연결되는 제1 바이폴라 트랜지스터;
    상기 제1 바이폴라 트랜지스터의 베이스 단자 및 자체 베이스 단자가 연결되는 제2 바이폴라 트랜지스터;
    상기 제1 및 제2 바이폴라 트랜지스터 각각의 베이스 단자와 자체 소스 단자가 연결되며, 상기 제2 바이폴라 트랜지스터의 컬렉터 단자와 자체 게이트 단자가 연결되는 제3 MOS 트랜지스터; 및,
    상기 제2 MOS 트랜지스터의 게이트 단자 및 소정의 그라운드 단자 사이를 연결하여, 소정 크기의 제어전류를 공급하는 전류원;을 더 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  6. 제5항에 있어서,
    상기 전류원은,
    상기 외부 저항으로 유입되는 정전류가 Δi인 경우, 아래의 수식으로 표현되 는 전류 i를 공급하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치:
    i = kTΔi
    상기 수식에서 kT 는 전류제어계수.
  7. 제6항에 있어서,
    상기 적어도 하나의 트랜스컨덕터의 트랜스컨덕턴스는 아래의 수식과 같이 튜닝되는 것을 특징으로 하는 트랜스컨덕터 튜닝장치:
    Figure 112005006927935-PAT00002
    상기 수식에서 gM은 트랜스컨덕턴스, kT는 전류제어계수, 그리고, Rext 는 외부저항.
  8. 제5항에 있어서,
    상기 트랜스컨덕터는,
    상기 튜닝전류를 이용하여 소정 크기의 제어전압을 생성하는 제어전압생성부; 및,
    소정의 입력전압이 인가되면, 상기 제어전압에 대응되는 소정 크기의 트랜스컨덕턴스를 상기 입력전압에 승산한 크기의 전류를 출력하는 변환부;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  9. 제8항에 있어서,
    상기 제어전압생성부는,
    상기 튜닝전류가 콜렉터 단자로 유입되면, 상기 튜닝전류의 크기에 대응되는 소정의 제어전압을 베이스 단자를 통해 출력하는 제3 바이폴라 트랜지스터; 및,
    상기 바이폴라 트랜지스터의 이미터 단자와 자체 드레인 단자가 연결되며, 상기 기준전압생성부에서 생성된 기준전압이 게이트 단자로 인가되는 제4 MOS 트랜지스터;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  10. 제9항에 있어서,
    상기 제3 바이폴라 트랜지스터의 컬렉터 단자 및 베이스 단자와 자체 게이트 단자 및 소스 단자가 각각 연결됨으로써, 상기 제3 바이폴라 트랜지스터로부터 출력되는 제어 전압의 오차를 보상하는 제5 MOS 트랜지스터;를 더 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  11. 제4항에 있어서,
    상기 튜닝전류생성부는,
    상기 제2 MOS 트랜지스터의 드레인 단자와 자체 드레인 단자가 연결되는 제3 MOS 트랜지스터;
    상기 제3 MOS 트랜지스터의 게이트 단자와 자체 게이트 단자가 연결되는 제4 MOS 트랜지스터; 및,
    상기 제2 MOS 트랜지스터의 게이트 단자 및 소정의 그라운드 단자 사이를 연결하여, 소정 크기의 제어전류를 공급하는 전류원;을 더 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  12. 제11항에 있어서,
    상기 전류원은,
    상기 외부 저항으로 유입되는 전류가 Δi인 경우, 아래의 수식으로 표현되는 전류 i를 공급하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치:
    i = kTΔi
    상기 수식에서 kT 는 전류제어계수.
  13. 제12항에 있어서,
    상기 적어도 하나의 트랜스컨덕터의 트랜스컨덕턴스는 아래의 수식과 같이 튜닝되는 것을 특징으로 하는 트랜스컨덕터 튜닝장치:
    Figure 112005006927935-PAT00003
    상기 수식에서 gM은 트랜스컨덕턴스, kT는 전류제어계수, 그리고, Rext 는 외부저항.
  14. 제11항에 있어서,
    상기 트랜스컨덕터는,
    상기 튜닝전류를 이용하여 소정 크기의 제어전압을 생성하는 제어전압생성부; 및,
    소정의 입력전압이 인가되면, 상기 제어전압에 대응되는 소정 크기의 트랜스컨덕턴스를 상기 입력전압에 승산한 크기의 전류를 출력하는 변환부;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
  15. 제14항에 있어서,
    상기 제어전압생성부는,
    상기 튜닝전류가 드레인 단자로 유입되면, 상기 튜닝전류의 크기에 대응되는 소정의 제어전압을 게이트 단자를 통해 출력하는 제5 MOS 트랜지스터; 및,
    상기 제5 MOS 트랜지스터의 게이트 단자와 자체 드레인 단자가 연결되며, 상기 기준전압생성부에서 생성된 기준전압이 자체 게이트 단자로 인가되는 제6 MOS 트랜지스터;를 포함하는 것을 특징으로 하는 트랜스컨덕터 튜닝장치.
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