KR20020011021A

KR20020011021A - 기준전압드라이버를 구비한 동기식 메모리 장치

Info

Publication number: KR20020011021A
Application number: KR1020000044400A
Authority: KR
Inventors: 서정원
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-07-31
Filing date: 2000-07-31
Publication date: 2002-02-07
Also published as: KR100349682B1

Abstract

본 발명은 커플링 노이즈에 대응하여 기준전압의 변동을 최소화 함으로써 고속 동기식 메모리 장치의 특성을 개선하는 동기식 메모리 장치를 제공하는데 그 목적이 있는 것으로, 이를 위한 본 발명의 동기식 메모리 장치는, 칩의 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 내부기준전압을 생성하는 기준전압드라이버; 및 상기 내부기준전압에 응답하여 입력신호를 버퍼링하는 다수의 입력버퍼를 포함하여 이루어는 바, 본 발명의 동기식 메모리 장치는 다수의 입력버퍼가 동시에 동작할때 크게 작용하는 커플링 노이즈에 민감하게 내부기준전압을 드라이브하므로써 입력버퍼의 기준전압 변동을 최소화할 수 있다.

Description

기준전압드라이버를 구비한 동기식 메모리 장치{Synchronous memory device having reference voltage driver}

본 발명은 반도체메모리 장치에 관한 것으로, 특히 칩 내부에 다수의 기준전압 드라이버를 구비하는 동기식 메모리 장치에 관한 것이다.

일반적으로, 반도체메모리 장치에서 기준전압(Vref)은 메모리 장치의 모든 입력 버퍼로 입력되어 입력되는 데이터의 논리 값을 판별하는 기준으로 사용된다. 즉, 기준전압(Vref)은 논리 하이와 논리 로우 값의 중간 레벨을 가지며, 입력버퍼에 입력되는 데이터의 전압 레벨이 상기 기준전압보다 높으면 출력으로 논리 하이 값을 내보내고 입력버퍼에 입력되는 데이터의 전압 레벨이 상기 기준전압보다 낮으면 출력으로 논리 로우 값을 내보낸다.

기준전압 발생기는 일반적으로 데이터 입출력 구동 장치의 파워로 쓰이는 전원전압(VDDQ)의 전압 분배(Voltage Divider) 형태의 구성을 가진다.

도1은 기준전압을 입력받는 메모리 시스템을 개략적으로 나타낸 것이다.

도1을 참조하면, 메모리 칩(120) 외부의 기준전압발생기(110)로부터 기준전압(Vref)이 발생되어 메모리 칩(120) 내부의 각 입력버퍼(121)로 입력되고 있다.

구체적으로, 기준전압 발생기(110)는 저항 R1 및 R2에 의해 데이터(DQ)용 전원전압 VDDQ를 전압분배시켜 기준전압(Vref)를 발생시키고, 이 기준전압(Vref)이 메모리칩(120)의 입력버퍼(Input Buffer)(121)로 입력신호(Input)와 함께 입력된다.

상기 기준전압 발생기(110)의 출력 기준전압 Vref 레벨은 아래수학식1에 의해서 정의된다.

Vref = VDDQ ×[R2/(R1+R2)]

상기 수학식 1에서 알수 있는 바와같이 R1 및 R2의 값이 작으면 기준전압 발생기의 드라이빙 능력이 향상되어 기준전압단(Vref)에 생기는 노이즈에는 강하지만 전원전압단(VDDQ)으로부터 접지단으로 다이렉트(Direct) 전류가 많이 흘러서 메모리 시스템의 전력소모가 커지는 문제점이 있다. 따라서, 일반적인 메모리 시스템에서는 저항 값을 크게하는 대신 상기 기준전압(Vref) 라인에 디커플링 커패시터(Decoupling capacitor)(130)를 달아주고 주변 신호라인과 쉴딩(Shielding)을 잘 해서 노이즈에 의한 영향을 줄이고 있다.

한편, 메모리의 입력버퍼에서는 입력신호와 기준전압(Vref)를 비교하여 입력신호를 판별하기 때문에 상기 기준전압(Vref)에 100mV 정도의 작은 변동이 있어도 메모리의 셋업/홀드(Setup/Hold) 타임이 급격히 증가하는 문제가 발생하고, 이로 인해 메모리의 동작에 페일(Fail)이 발생할 수도 있다. 더우기 메모리 칩 외부에서 생성된 기준전압(Vref)은 각 메모리 칩의 입력 패드를 거쳐 바로 내부의 모든 입력버퍼로 입력되고, 대부분의 동기식 메모리에서는 클럭 신호와 동기되어 다수의 입력버퍼가 동시에 동작하기 때문에, 내부의 기준전압(Vref) 신호에 커플링 노이즈가 발생한다.

도2는 입력버퍼의 동작에 따른 기준전압(Vref)의 커플링 노이즈를 나타낸 회로도이다.

도2를 참조하면, 입력버퍼는 일반적인 차동증폭기로써 일측 입력 트랜지스터 MN1의 게이트로 데이터 입력신호(Input)를 입력받고 타측 입력 트랜지스터 MN2의 게이트로 기준전압(Vref)을 입력받아 비교하게 된다. 입력버퍼가 동작할 때 기준전압(Vref)을 입력으로 받는 트랜지스터 MN2의 소스/드레인과 게이트 사이의 커플링 커패시터(C1, C2)에 의해 상기 기준전압(Vref)에 커플링 노이즈가 발생한다. 즉, 클럭에 동기되어 동작할 때마다 상기 커플링 커패시터(C1, C2)의 기생 커패시턴스(Parasitic capacitance)에 의한 커플링 노이즈를 상기 기준전압(Vref)에 주게 된다.

각각의 입력 버퍼에 발생하는 커플링 노이즈는 크지 않지만, 상기 기준전압(Vref)의 변동이 작아도 메모리의 동작 특성에 영향을 주고, 동기식 메모리 소자에서는 동시에 다수의 입력버퍼가 동작하기 때문에 이러한 커플링 노이즈에 의한 영향은 매우 크다. 그리고 외부의 기준전압 발생기(110)는 드라이빙 능력이 크지 않으므로, 커플링 노이즈에 영향을 받은 상기 기준전압(Vref)이 원래의 레벨을 찾아가는데 많은 시간이 필요하다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 커플링 노이즈에 대응하여 기준전압의 변동을 최소화 함으로써 고속 동기식 메모리 장치의 특성을 개선하는 동기식 메모리 장치를 제공하는데 그 목적이 있다.

도1은 메모리 시스템에서의 기준전압이 사용되는 블럭과 기준전압발생기를 나타내는 도면,

도2는 입력버퍼의 동작에 따른 기준전압(Vref)의 커플링 노이즈를 나타낸 회로도,

도3은 본 발명의 기준전압 발생기와 메모리 시스템의 개념을 나타내는 회로도,

도4는 DDR SDRAM에 본 발명을 적용한 실시예.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : 기준전압드라이버 301 : 비교기

302 : 풀업트랜지스터 303 : 저항(커런트소스)

350 : 디커플링 커패시터

상기 목적을 달성하기 위하여 본 발명의 일특징적인 동기식 메모리 장치는, 칩의 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 내부기준전압을 생성하는 기준전압드라이버; 및 상기 내부기준전압에 응답하여 입력신호를 버퍼링하는 다수의 입력버퍼를 포함하여 이루어진다.

상기한 구성의 본 발명의 일특징적인 동기식 메모리 장치는 다수의 입력버퍼가 동시에 동작할때 크게 작용하는 커플링 노이즈에 민감하게 내부기준전압을 드라이브하므로써, 입력버퍼의 기준전압 변동을 최소화할 수 있다.

또한 본 발명의 다른 특징적인 동기식 메모리 장치는, 칩의 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 내부기준전압을 생성하는 기준전압드라이버; 상기 내부기준전압에 응답하여 구동하는 다수의 제1입력버퍼; 및 상기 외부기준전압에 응답하여 구동하는 다수의 제2입력버퍼를 포함하여 이루어진다.

상기한 구성의 본 발명의 다른 특징적인 동기식 메모리 장치는 메모리의 스펙 등을 고려하여 다수개의 입력버퍼중에서 일부 입력버퍼들에만 내부기준전압을 사용하는 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도3은 본 발명에 따른 동기식 메모리 장치의 특징적 구성을 나타내는 구성도이다.

도3에 도시된 바와같이, 본 발명에서는 칩 외부에서 기준전압 Vref를 입력받아 동일한 전압 레벨의 내부기준전압 IVref를 생성하는 기준전압드라이버(300)를 칩 내부에 구비시키고, 상기 내부기준전압 IVref가 다수의 입력버퍼로 입력되도록 한다.

기준전압드라이버(300)는 내부기준전압 IVref 출력노드와, 상기 내부기준전압 IVref를 피드백 입력받고 외부의 기준전압 Vref를 입력받아 두 신호의 전압레벨을 비교하기 위한 비교기(301)와, 상기 비교기(301)의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(VDD)과 상기 출력 노드 사이에 형성된 풀업트랜지스터(302)와, 상기 출력 노드와 접지단 사이에 형성된 저항(303)으로 실시 구성되어 있다. 저항(303)은 커런트소스로서 다이오드 형태의 트랜지스터 등 공지된 모든 커런트 소스 회로가 적용 가능하다.

동작을 설명하면, 내부기준전압 IVref가 외부기준전압 Vref보다 낮으면 상기 비교기(301)의 출력이 상기 풀업트랜지스터(302)의 채널 저항을 낮추어 내부기준전압(IVref)을 하이 값으로 드라이빙하게 된다. 반대로 상기 내부기준전압 IVref가 외부기준전압 Vref보다 높을 경우에는 상기 저항(303)을 통하여 전하를 방전시킨다.

결국, 내부 커플링 노이즈에 의해 효과적으로 대응하여 내부기준전압 IVref는 변동을 최소화 할 수 있다. 그리고, 상기 내부기준전압 IVref 신호라인에 디커플링커패시터(350)를 접속 구성하여 내부기준전압 Vref의 변동을 더 작게 할 수 있다.

도4는 DDR SDRAM에 본 발명을 적용한 실시예로서, 동시에 동작하는 입력버퍼들을 분리하여 각 입력버퍼 그룹들에 입력되는 내부기준전압을 분리함으로써, 모든 입력버퍼의 동작에 의한 커플링 노이즈의 절대량을 감소시키는 스킴(scheme)을 보여준다.

도4를 참조하면, 통상 DDR SDRAM에는 다수의 입력버퍼가 있는 바, 어드레스(A0 내지 An, BA0, BA1)를 입력받아 버퍼링하는 어드레스입력버퍼그룹(410)와, 커맨드(/RAS, /CAS, /CS, 내지 /WE)를 입력받아 버퍼링하는 커맨드입력버퍼그룹(420)와, 데이터(DQ0 내지 DQ15)를 입력받아 버퍼링하는 데이터입력버퍼그룹(430)이 존재한다. 따라서, 본 발명에서는 기준전압드라이버(450)을 구성함에 있어 각 입력버퍼그룹(410, 420, 430)에 대응되는 내부기준전압드라이버(451, 452, 453)를 별도로 두어 내부기준전압 Vref1, Vref2 및 Vref3를 생성하고, 이 생성된 내부기준전압이 각 입력버퍼그룹으로 입력되도록 한다.

이러한 구성에 의해 입력버퍼의 동작에 의한 커플링 노이즈의 절대량이 감소되고, 입력버퍼로 입력되는 내부기준전압(IVref1 내지 IVref3)의 변동도 최소화된다. 물론 각 내부기준전압 IVref 신호라인에 디커플링커패시터를 접속 구성하여 내부기준전압 Vref의 변동을 더 작게 할 수 있다. 그리고 일부 입력버퍼그룹에만 내부기준전압이 사용되도록 하고, 다른 입력버퍼그룹에서 외부기준전압이 그대로 사용되도록 구성할 수도 있다.

본 발명은 DDR SDRAM은 물론 램버스 DRAM 등 메모리 칩 외부에서 기준전압이 입력되는 모든 동기식 메모리 장치에 적용가능 하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 입력버퍼에 입력되는 기준전압의 변동을 최소화하여 고속 동기식 메모리 장치의 AC 특성(셋업/홀드 타임)을 개선할 수 있다.

Claims

동기식 메모리 장치에 있어서,

칩의 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 내부기준전압을 생성하는 기준전압드라이버; 및

상기 내부기준전압에 응답하여 입력신호를 버퍼링하는 다수의 입력버퍼

를 포함하여 이루어진 동기식 메모리 장치.
제1항에 있어서,

상기 내부기준전압의 변동을 최소화하기 위하여 상기 내부기준전압 라인에 접속된 디커플링 커패시터를 더 포함하여 이루어진 동기식 메모리 장치.
제1항 또는 제2항에 있어서,

상기 기준전압드라이버는,

상기 내부기준전압 출력노드;

상기 내부기준전압을 피드백 입력받고 상기 외부기준전압을 입력받아 두 신호의 전압레벨을 비교하기 위한 비교기;

상기 비교기의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 출력노드 사이에 형성된 풀업트랜지스터;

상기 출력노드와 접지단 사이에 형성된 커런트소스

를 포함하여 이루어진 동기식 메모리 장치.
제3항에 있어서,

상기 커런트소스는 저항 또는 다이오드형 트랜지스터임을 특징으로 하는 동기식 메모리 장치.
제3항에 있어서,

상기 비교기는 상기 내부기준전압이 상기 외부기준전압보다 낮을때 상기 풀업트랜지스터의 채널 저항을 낮추어 상기 내부기준전압을 드라이브하는 것을 특징으로 하는 동기식 메모리 장치.
동기식 메모리 장치에 있어서,

칩의 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 내부기준전압을 생성하는 기준전압드라이버;

상기 내부기준전압에 응답하여 구동하는 다수의 제1입력버퍼; 및

상기 외부기준전압에 응답하여 구동하는 다수의 제2입력버퍼

를 포함하여 이루어진 동기식 메모리 장치.
제6항에 있어서,

상기 내부기준전압의 변동을 최소화하기 위하여 상기 내부기준전압 라인에 접속된 디커플링 커패시터를 더 포함하여 이루어진 동기식 메모리 장치.
제6항 또는 제7항에 있어서,

상기 기준전압드라이버는,

상기 내부기준전압 출력노드;

상기 내부기준전압을 피드백 입력받고 상기 외부기준전압을 입력받아 두 신호의 전압레벨을 비교하기 위한 비교기;

상기 비교기의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 출력노드 사이에 형성된 풀업트랜지스터;

상기 출력노드와 접지단 사이에 형성된 커런트소스

를 포함하여 이루어진 동기식 메모리 장치.
제8항에 있어서,

상기 커런트소스는 저항 또는 다이오드형 트랜지스터임을 특징으로 하는 동기식 메모리 장치.
제8항에 있어서,

상기 비교기는 상기 내부기준전압이 상기 외부기준전압보다 낮을때 상기 풀업트랜지스터의 채널 저항을 낮추어 상기 내부기준전압을 드라이브하는 것을 특징으로 하는 동기식 메모리 장치.
DDR SDRAM에 있어서,

어드레스를 입력받아 버퍼링하는 어드레스입력버퍼그룹;

커맨드를 입력받아 버퍼링하는 커맨드입력버퍼그룹;

데이터를 입력받아 버퍼링하는 데이터입력버퍼그룹;

칩에 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 제1내부기준전압을 생성하여 상기 어드레스입력버퍼그룹의 기준전압으로 출력하는 제1기준전압드라이버;

칩의 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 제2내부기준전압을 생성하여 상기 커맨드입력버퍼그룹의 기준전압으로 출력하는 제2기준전압드라이버; 및

칩에 외부에서 외부기준전압을 입력받아 동일한 전압 레벨의 제3내부기준전압을 생성하여 상기 데이터입력버퍼그룹의 기준전압으로 출력하는 제3기준전압드라이버를 포함하여 이루어진 DDR SDRAM.
제11항에 있어서,

상기 제1, 제2 및 제3 내부기준전압의 각 신호라인에 접속된 디커플링 커패시터를 더 포함하여 이루어진 DDR SDRAM.
제11항 또는 제12항에 있어서,

상기 제1, 제2 및 제3 기준전압드라이버는 각각,

상기 내부기준전압 출력노드;

상기 내부기준전압을 피드백 입력받고 상기 외부기준전압을 입력받아 두 신호의 전압레벨을 비교하기 위한 비교기;

상기 비교기의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 출력노드 사이에 형성된 풀업트랜지스터;

상기 출력노드와 접지단 사이에 형성된 커런트소스

를 포함하여 이루어진 DDR SDRAM.
제13항에 있어서,

상기 커런트소스는 저항 또는 다이오드형 트랜지스터임을 특징으로 하는 DDR SDRAM.
제13항에 있어서,

상기 비교기는 상기 내부기준전압이 상기 외부기준전압보다 낮을때 상기 풀업트랜지스터의 채널 저항을 낮추어 상기 내부기준전압을 드라이브하는 것을 특징으로 하는 DDR SDRAM.