JPH02301098A

JPH02301098A - 出力バッファ回路

Info

Publication number: JPH02301098A
Application number: JP1119798A
Authority: JP
Inventors: Masataka Wakamatsu; 正孝若松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-05-13
Filing date: 1989-05-13
Publication date: 1990-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は所要の信号処理を行う半導体集積回路装置の信
号の出力部に設けられる出力バッファ回路に関する。

〔発明の概要〕

本発明は、第１のレベルと第２のレベルの出力レベルを
存する出力バッファ回路において、出力部と所定電位の
間にトランジスタを配し、そのトランジスタのゲートを
出力レベル検出手段により制御して、出力レベルが第１
．第２レベルの少なくとも一方の近くの時は上記トラン
ジスタの駆動能力を小さくし、それ以外の出力レベルの
時では上記駆動能力を大きくすることにより、消費電力
や所定電位に現れるノイズ等の低減を実現するものであ
る。

〔従来の技術〕

一般に、メモリ等の半導体集積回路装置では、信号の出
力部に出力バッファ回路が設けられており、その出力バ
ッファ回路を介して出力信号が取り出される。

第８図は出力バッファ回路を０ＭＯ３構成とした例であ
る。出力段が電源電圧Ｖｃｃと接地電圧Ｇ′ＮＤの間に
設けられたＰＭＯＳトランジスタ１０１とｎＭＯ３）ラ
ンジスタ１０２より構成され、その共通接続されたドレ
インより出力信号Ｄｏｕｔが取り出される。その出力段
を駆動するようにＮＡＮＤ回路１０３，１０４が設けら
れ、これらＮＡＮＤ回路１０３，１０４にはアウトプン
トイネーブル信号ＯＥがそれぞれ供給される。データ信
号はＮＡＮＤ回路１０３にインバーター１０５゜１０６
を介して入力する。同様にデータ信号はＮＡＮＤ回路１
０４にインバーター１０５を介して入力する。そのＮＡ
ＮＤ回路１０４の出力はイン′　バーター１０７を介し
てｎＭＯ３）ランジスタｌＯ２のゲートに供給され、上
記ＮＡＮＤ回路１０３の出力は９ＭＯ３）ランジスタ１
０１のゲートに供給される。

このような０ＭＯ３構成の出力バッファ回路では、出力
信号Ｄｏｕｔのレベルは接地電圧ＧＮＤ（！−１０Ｖ）
から電源電圧Ｖｃｃ（−５Ｖ）の間でスイングする。し
かし、ＴＴＬ、コンパチブルとされる仕様では、高レベ
ル側は電源電圧Ｖ　ｃ’ｃまで必要とされずに中間的な
レベル（！＝ｉ２．４Ｖ）で十分であり、高レベル側を
電源電圧Ｖｃｃまでとすることは消費電力やノイズ等の
面で好ましくない。

このため第９図や第１Ｏ図に示すような出力バッファ回
路の例が知られている。

第９図の回路は、出力段が直列接続された２つのｎＭＯ
３）ランジスタ１１１，１１２からなり、その中点より
出力信号Ｄｏｕｔが取り出される。この出力段はインバ
ーター１１５，１１６をそれぞれ介して、それぞれアウ
トプットイネーブル信号ＯＥが入力するＮＡＮＤ回路１
１３，１１４により駆動される。なお、ＮＡＮＤ回路１
１３にはインバーター１１７．１１８を介してデータ信
号が供給され、ＮＡＮＤ回路１１４にはインバーター１
１７を介してデータ信号が供給される。

このような第９図の出力バッファ回路では、出力（ｉ号
Ｄｏｕｔの高レベル側のレベルが、Ｖｃｃ−Ｖｔｂ（闇
値電圧）となる５ＶＬｋには基板バイアス効果が加わり
、高レベル側のレベルは例えば４Ｖ程度に下がり、その
出力信号ＤｏｕｔはＴＴＬレベルで十分なものとなる。

また、第１Ｏ図の回路は、第８図の回路のＰＭＯＳトラ
ンジスタ１０１のソースに供給される電源電圧Ｖｃｃを
、降圧された内部降圧電圧Ｖ　ｉｎｔとする例である。

この内部降圧電圧Ｖ　ｉｎｔは電源電圧Ｖｃｃから一定
しベルだけ下げられた電圧であって、降圧回路１２０に
より造られる。なお、第１θ図の回路の他の構成につい
ては、第８図の回路のものと同じ引用符号を用いてその
説明を省略する。この第１Ｏ図の回路では、高レベル側
のレベルが降圧された内部降圧電圧Ｖ　ｉｎＬとされ、
電源ノイズに対して有効となる。

〔発明が解決しようとする課題〕

しかしながら、前述の第９図に示した出力バッファ回路
では、出力信号Ｄｏｕｔが（Ｖｃｃ−Ｖい）レベルの高
レベルになればｎＭＯ３）ランどスタＩｌｌが完全にオ
フ状態になる。その結果、出力が高インピーダンス状態
になり、ノイズの影響が大きくなる。特に、多ビツト構
成のメモリの場合では、同時にスイッチングするピンの
数が増大し、そのグランド・バウンスが大きくなる。ま
た、プルアンプ用のｎＭＯ３トランジスタ１１１は、電
ａ電圧Ｖｃｃが低くなって行ったり、或いは出力信号Ｄ
ｏｕｔのレベルが高レベル側になって行くことにより、
その駆動能力が次第に小さくなって行く。

このため０ＭＯ３構成（第８図参照）の出力バッファ回
路に比較してそのアクセス時間が増大する。

また、第１０図の出力バッファ回路では、出力信ｑＤｏ
ｕＬのレベルを制限末るために、降、皆回路１２０が必
要になり、その降圧回路１２０での消費電力がある。特
に多ビツト構成のメモリの場合では、この降圧、回路１
２０の消費瓜カが増大してしまうという問題になる。

そこで、本発明は上述の技術的な課題に鑑み、消費電力
やノイズ等の低減を実現する出力バッファ回路の提供を
目的とする。

〔課題を解決するための手段〕上述の目的を達成するために、本発明の出力バッファ回
路は、出力部と所定電位の間にソース・ドレインを直列
に接続させたトランジスタを有しており、そのトランジ
スタのゲートは出力レベル検出手段により制御される。

上記出力部は出力信号Ｄｏｕｔが現れるところであり、
所定電位は＠、源電圧Ｖｃｃや接地電圧ＧＮＤ等の電位
である。上記出力レベル検出手段は出力部に入力端子が
接続されるインバーターやリファレンス電圧との比較を
行うコンパレーター等により構成できる。この出力レベ
ル検出手段の入出力特性として、ヒシテリシスを持たせ
ても良い、また、上記トランジスタは、本来の出力段を
構成するトランジスタと並列に設けることができ、その
数や闇値電圧或いはチャンネルのサイズ等において種々
の構成を採ることができる。

そして、本発明の出力バッファ回路は、上記出力レベル
検出手段に検出される出力レベルが第１のレベルと第２
のレベルの中の少なくとも一方のレベルの近傍である時
は、上記トランジスタの駆動能力が小さくされ、上記出
力レベルが上記近傍である時以外の時は、上記トランジ
スタの駆動能力が大きくされることを特徴とする。ここ
で第１のレベルや第２のレベルは、それぞれＴＴＬレベ
ル、ＣＭＯＳレベル、ＥＣＬレベル、Ｉ”Ｌレベル、Ｃ
ＭＬレベル等の如き各論理レベルの高レベルと低レベル
に対応したレベルである。また、上記各レベルの近傍と
される範囲は、出力レベル検出手段の闇値電圧やリファ
レンス電圧等を調整することで種々の範囲とすることが
でき、その最適化も可能である。上記駆動能力を小さく
する場合には、当該トランジスタをオフにする場合を含
み、２値論理レベルの中間レベルをゲートに供給するこ
とにより、そのトランジスタの駆動能力を小さくしても
良い。

〔作用〕

本発明の出力バッファ回路では、所定電位と出力部間の
コンダクタンスが上記トランジスタによって変化するが
、その制御が出力レベル検出手段によるために、上記近
傍以外の範囲の出力レベルでは大きなトランジスタの駆
動能力により高速な出力レベルの遷移が可能である。従
って、高速なアクセス時間が確保される。また、第１の
レベルと第２のレベルの少なくとも一方のレベルの近傍
では、出力レベル検出手段に制御されるトランジスタの
駆動能力が小さくなるため、既に出力データが確定した
ところで出力論理レベルの遷移にブレーキがかかる。こ
のため１′を源や接地のノイズの発生を抑えることがで
き、降圧回路等を要しないために消費電力も問題となら
ない。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本実施例はビデオＲＡＭの出力バッファ回路であって、
出力レベル検出手段としてインバーターが設けられる例
である。

第１図にその回路構成を示す。この出力バッフ１回路は
、所謂トライステートバッファを構成する回路構成とさ
れる。その出力段は電源電圧Ｖｃｃと接地電圧ＧＮＤの
間に直列に接続されたｐＭＯＳトランジスタｌとｎＭＯ
３）ランジスタ２より構成される。ｐＭＯＳトランジス
タ１のソースには電源電圧Ｖｃｃが供給され、９ＭＯ３
）ランジスタ１のドレインは出力信号Ｄｏｕｔを取り出
すための出力部５と接続し且つｎＭＯ３）ランジスタ２
のドレインとも接続する。そのドレインがｐＭＯＳトラ
ンジスタｌのソースに接続すると共に出力部５に接続す
るｎＭＯＳトランジスタ２のソースには接地電圧ＧＮＤ
が供給される。これらｐＭＯＳトランジスタ１．ｎＭＯ
Ｓトランジスタ２は、それぞれ２人力のＮＡＮＤ回路６
，７の出力により制御される。ＮＡＮＤ回路６は、アウ
トプットイネーブル信号ＯＥ力ぐ供給されると共に２つ
のインバーター８，９を介してデータ信号が供給される
。ＮＡＮＤ回路７は同様にアウトプットイネーブル信号
ＯＲが供給されるがインバーター８を介して反転したデ
ータ信号が供給される。ＮＡＮＤ回路６の出力信号は９
ＭＯ３）ランジスタｌのゲートに供給される。ＮＡＮＤ
ｕ路７の出力信号はインバーター１２を介してｎＭＯｓ
ＭＯＳトランジスタートに供給される。従って、アウト
プットイネーブル信号ＯＥが高レベルの時に出力可能で
あって、データ信号に応じて各ＭＯＳトランジスター、
２の一方がオン、他方がオフとなって、出力信号Ｄｏｕ
ｔは高レベルまたは低レベルの２値論理レヘルを採る。

また、アウトプットイネーブル信号ＯＥが低レベルの時
には、各ＭＯＳトランジスタ１．２が共にオフになり、
出力部５は高インピーダンス状態となる。

さらに、本実施例の出力バノファ回路は、上記出力部５
に出力レベル検出手段としてのインバーター４の入力端
子が接続される。そのインバーター４の出力信号ｖ　ｏ
ｔｔはＮＡＮＤ回路１０に入力する。このＮＡＮＤ回路
ＩＯには、さらにアウトプットイネーブル信号ＯＥとイ
ンバーター８，１１を介してデータ信号が人力される。

このＮＡＮＤ回路１０に供給されるデータ信号はＮＡＮ
Ｄ回路６に供給されるものと同相である。ＮＡＮＤ回路
ｌ回路ｌ力はｐＭＯｓ）ランジスタ３のゲートに供給さ
れる。従って、出力レベル検出手段としてのインバータ
ー４の出力信号■。、は、ＮＡＮＤ回路１０を介して９
ＭＯ３）ランジスタ３のゲートに供給される。ＰＭＯＳ
トランジスタ３のソースには電源電圧Ｖｃｃが供給され
、ρＭＯＳトランジスタ３のドレインは出力部５に接続
する。このため、ＰＭＯＳトランジスタ３は出力段の９
ＭＯ３）ランジスタｌと並列接続されていると言える。

本実施例では、上記インバーター４の論理閾値のレベル
■いは３／４Ｖｃｃに設定されている。すなわち、出力
部５の出力レベルが接地電圧ＧＮＤ〜３／４Ｖｃｃの範
囲ではインバーター４の出力信号ｖ　ｏａｔが高レベル
となり、出力部５の出力レベルが３　／　４　Ｖｃｃ＝
　Ｖｃｃの範囲ではインバーター４の出力信号Ｖ　ＩＩ
ＥＴが低レベルとされる。ＮＡＮ　Ｄ回路１０では、３
人力の全てが高レベルの時だけ出力信号が低レベルとな
る。従って、その３人力の全てが高レベルの時、９ＭＯ
３）ランジスタ３がオンになって、９ＭＯ３）ランジス
タ３の駆動能力が大きくなる。また、アウトプットイネ
ーブル信号ＯＥが低レベルの時、データ信号が低レベル
の時、出力部５の出力レベルが３　／　４　Ｖｃｃ＝　
Ｖｃｃの範囲の時は、いずれもＮＡＮＤ回路１０の出力
は高レベルとなる。このようにＮＡＮＤ回路ＩＯの出力
が高レベルとされた時、９ＭＯ３トランジスタ３はオフ
となって、その駆動能力は十分に小さいものとなる。

このようなｐＭＯＳトランジスタ３の動作について、第
２図を参照して更に説明を加える。アウトプットイネー
ブル信号ＯＥが高レベルの状態であって、出力可能゛と
されており、出力信号Ｄｏｕｔは接地電圧ＧＮＤのレベ
ルにあるものとする。そして、今、データ信号が時刻ｔ
ゆで接地電圧ＧＮＤ（ζＯＶ）から電源電圧Ｖｃｃ（！
＃５Ｖ）へ遷移したものとする。すると、インバーター
８の出力は低レベルになる。このためＮＡＮＤ回路７の
出力は低レベルから高レベルになって、インバーター１
２を介して制御されるｎＭＯ３）ランジスタ２はオンか
らオフ状態に移行する。また、これと平行して、インバ
ーター９を介してデータ信号が供給されるＮＡＮＤ回路
６の出力と、インバーター１１を介してデータ信号が供
給されるＮＡＮＤ回６１０の出力が、それぞれ高レベル
から低レベルに遷移する。すると、ＰＭＯＳトランジス
タｌとｐＭＯ３ｌ−ランジスタ３はそれぞれオフ状態で
あったものがオン状態に遷移する。

このようにｎＭＯ３）ランジスタ２がオフにされ、ｐＭ
ＯＳトランジスタ１．３がオンにされることで、出力信
号Ｄｏｕｔは接地電圧ＧＮＤから上昇して行き、第２図
の時刻り、でＴＴＬレヘレベ論理高レベル■。□を越え
る。この時刻Ｌ１がアクセス時間の判定点である。この
出力信号Ｄｏｕｔのレベルの遷移は、ｐＭＯｓＭＯＳト
ランジスタな。

らずｐＭＯＳトランジスタ３によっても行われるために
、時間ｔ、／％−Ｌ、は十分に短い時間とされ、高速の
アクセス時間が確保される。

このような高速な論理レベルの遷移をＰＭＯＳトランジ
スタ１．３によって行った後、さらに出力信号［１（＋
ｕＬの出力レベルは上昇する。そして、時刻ｔ２で出力
レベルが３／４Ｖｃｃに達する。すると、闇値電圧Ｖい
を越えるために、今まで高レベルであったインバーター
４の出力信号Ｖ　ＤＥＴが７　低レベルに遷移する。イ
ンバーター４の出力信号ｖ　ｏｔｔが低レベルにされる
と、ＮＡＮＤ回路１０の出力が高レベルに変化し、ｐＭ
ＯＳトランジスタ３がオフになる。このように出力レベ
ルがＣＭＯＳレベルの論理高レベルである電源電圧Ｖｃ
ｃに近づくことで、９ＭＯ３）ランジスタ３の駆動能力
が小さく　Ｉ！ｐちオフにされ、以後ｐＭＯ３）ランジ
スタ１のみによる出力部５の充電が続けられる。

従って、出力信号Ｄｏｕｔのレベル変化は緩やかな上昇
曲線を描くようになり、このため出力ピンのインダクタ
ンス等に起因するノイズの低減を図ることが可能となる
。

このように出力部５と電源電圧Ｖｃｃの間のコンダクタ
ンスを変化させるｐＭＯＳトランジスタｌ。

３は、そのサイズにより、レベル遷移の時定数を定める
ことができる。−例として、ｎＭＯ３）ランジスタ２の
チャンネル幅Ｗを１５０μｍとすると、９ＭＯ３）ラン
ジスタｌのチャンネル幅Ｗを１０〜２０／／ｍ、’ｐＭ
Ｏ５）ランジスタ３のチャンネル幅Ｗを３００１Ｉｍと
することができる。このようなｐＭＯＳトランジスタ１
．３の関係によって、第２図の時刻ｔ２以後の電圧の上
昇がゆっくりとしたものになり、ノイズの低減を図るこ
とができる。

なお、本実施例の出力バッファ回路は、出力レベル検出
手段としてのインバーター４の閾値ＨＯＥｖ０を３／４
Ｖｃｃとしたが限定されるものではない。また、出力段
の９ＭＯ３）ランジスタ１は、負荷の特性に応じて省略
しても良く、出力段の構成を直列接続されるｎＭＯ３）
ランジスタで構成するようにしても良い、また、本実施
例では、出力レベル検出手段として単一のインバーター
４を設けたが、複数の出力レベル検出手段を設け、それ
ら、各出力レベル検出手段に対応した数のトランジスタ
を設けて、これらトランジスタを個々に制御し、駆動能
力の調整を行うようにすることもできる。

第２の実施例本実施例の出力バッファ回路は、接地電圧ＧＮＤと出力
部との間に駆動能力の変化するＭＯＳトランジスタが設
けられる例である。

その構成を第３図に示す。第１の実施例と同様に、その
出力段は電源電圧Ｖｃｃと接地電圧ＧＮ［１の間に直列
に接続されたＰＭＯＳトランジスタ２１とｎＭＯ３トラ
ンジスタ２２より構成される。

ｐＭｏｓＭＯＳトランジスタ２１スには電源電圧Ｖｃｃ
が供給され、９ＭＯ３）ランジスタ２１のドレインは出
力信号Ｄｏｕｔを取り出すための出力部２５と接続し且
つｎＭＯ３トランジスタ２２のドレインとも接続する。

そのドレインが９ＭＯ３）ランジスタ２１のソースに接
続すると共に出力部２５に接続するｎＭＯ３トランジス
タ２２のソースには接地電圧ＧＮＤが供給される。これ
らｐＭＯＳトランジスタ２１．ｎＭＯ３）ランジスタ２
２は、それぞれ２人力のＮＡＮＤ回路２６．２７の出力
により制御される。ＮＡＮＤ回路２６は、アウトプット
イネーブル信号ＯＥが供給されると共に２つのインバー
ター２８．２９を介してデータ信号が供給される。ＮＡ
ＮＤ回路２７は同様にアウトプットイネーブル信号ＯＥ
が供給されるがインバーター２８を介して反転したデー
タ信号が供給される。ＮＡＮＤ回路２６の出力信号はｐ
ＭＱＳ）ランジスタ２１のゲートに供給される。ＮＡＮ
Ｄ回路２７の出力信号はインバーター３１を介してｎＭ
ＯｓＭＯＳトランジスタ２２トに供給される。従って、
アウトプットイネーブル信号ＯＥが高レベルの時に出力
可能であって、データ信号に応じて各ＭＯ３）ランジス
タ２１，２２の一方がオン、他方がオフとなって、出力
信号Ｄｏｕｔは高レベルまたは低レベルの２値論理レベ
ルを採る。また、アウトプットイネーブル信号ＯＥが低
レベルの時には、各ＭＯＳトランジスタ２１，２２が共
にオフになり、出力部２５は高インピーダンス状態とな
る。

このような出力部２５には、インバーター２４ａの入力
端子が接続される。このインバーター２４の闇値電圧Ｖ
いはおよそ４Ｖ程度であり、出力部２５の出力レベルが
４ｖより小さい時、インバーター２４ａの出力は高レベ
ルとされ、出力部２５の出力レベルが４ｖより大きい時
、インバーター２４ａの出力は低レベルとされる。この
インバーター２４ａの出力端子はインバーター２４ｂの
入力端子に接続される。これら２段のインバーター２４
ａ、２４ｂが出力レベル検出手段として機能する。イン
バーター２４ｂの出力信号■、！７は、ＮＯＲ回路３０
に供給される。このＮＯＲ回路３０は２人力であり、当
該ＮＯＲ回路３０の他の入力端子にはＮＡＮＤ回路２７
の出力信号が供給される。従って、出力部２５のレベル
が電源電圧■ｃｃの場合やデータ信号が高レベルの時、
或いはアウトプットイネーブル信号ＯＥが低レベルの時
では、ＮＯＲ回路３０の出力信号は低レベルになる。

このＮＯＲ回路３０の出力はｎＭＯＳ１−ランジスタ２
３のゲートに供給され、ｎＭＯＳ　）ランジスタ２３を
制御ｎする。ｎＭＯＳトランジスタ２３のソースには接
地電圧ＧＮＤが供給され、ｎＭＯＳトランジスタ２３の
ドレインには出力部２５が接続する。特に、そのｎＭＯ
３ｌ−ランジスタ２３のサイズ（チャンネル幅）をｎＭ
ＯＳ）ランジスタ２２のサイズ（チャンネル幅）よりも
大きくすることで高速なデータの遷移が可能となる。

この出力バッファ回路の動作について、第４図を参照し
て説明する。まず、初めにアウトプットイネーブル信号
ＯＥが高レベルとされ、データ信号が高レベルであった
ものとする。すると、ＰＭＯ３）ランジスタ２１のみが
オンであってｎＭＯＳトランジスタ２２．２３がオフで
あるために、出力信号Ｄｏｕｔが電源電圧Ｖｃｃ（！＝
ｉ５Ｖ）のレベルにされる。

次に、時刻ｔ１．でデータ信号が高レベルから低レベル
に遷移する。すると、インバーター２８の出力が高レベ
ルになり、ＮＡＮＤ回路２７の出力は低レベルになって
、インバーター３１を介してｎＭＯＳ）ランジスタ２２
はオンになる。また、インバーター２９を介してＮＡＮ
Ｄ回路２６の出力は高レベルに変化し、ｐＭＯ３）ラン
ジスタ２１はオフに変化する。このようにｐＭＯＳトラ
ンジスタ２１がオフ、ｎＭＯＳ）ランジスタ２２がオン
になることから、出力部２５の出力レベルは電源電圧Ｖ
ｃｃからｎＭＯＳ　）ランジスタ２２の駆動能力に応じ
て徐々に下がることになる。このときｎＭＯＳ）ランジ
スタ２３は、インバーター２４ｂの出力信号ｖＩｌｔＴ
が高レベルのままであるために、オフのままである。

その出力レベルが徐々に下がって行き、インバーター２
４ａの閾値電圧Ｖい（例えば４Ｖ）よりも低くなったと
ころ（時刻Ｌ＋＋）で、インバーター２４ｂの出力信号
Ｖ□、が高レベルから低レベルに遷移する。すると、Ｎ
ＯＲ回路３０の出力は低レベルから高Ｃベルに変化する
。このためｎＭＯＳトランジスタ２３はオフ状態からオ
ン状態に変化する。このようにｎＭＯＳ　）ランジスタ
２３がオンになって、その駆動能力が増大することによ
り、出力部５の出力レベルは高速に遷移して、出力信号
Ｄｏｕｔのレベルは急速に降下する。

このような本実施例の出力バッファ回路では、出力レベ
ルが論理高レベルから立ち下がり始める時に、ｎＭＯＳ
　）ランジスタ２２のみで出力部２５が駆動され、その
開始時におけるピーク電流の発生を防止している。また
、出力レベルが電源電圧Ｖｃｃよりある程度下がったと
ころで、ｎＭＯＳトランジスタ２３が出力部２５のレベ
ルのプルダウく動作に加わり、このために高速に出力レ
ベルを下げることができる。

なお、本実施例の出力バッファ回路は、出力レベル検出
手段としてのインバーター２４のＩＩ　（ｔｌ［ｉｔ電
圧ｔｂを約４ｖとしたが限定されるものではない。

また、出力段のｎＭＯＳトランジスタ２２は、負荷の特
性に応じ、て省略しても良い、また、本実施例では、出
力レベル検出手段層してインバーター２４ａ、　　２４
ｂを設けたが、複数の出力レベル検山手段を設け、それ
ら各出力レベル検出手段に対応した数のトランジスタを
設けて、これらトランジスタを個々に制御シ、駆動能力
の調整を行うようにすることもできる。

第３の実施例本実施例は、出力レベル検出手段からの信号に応じて、
トランジスタのインピーダンスを変化させる例である。

本実施例の出力バッフ１回路の構成を第５図に示す。そ
の出力段は電源電圧Ｖｃｃと接地電圧ＧＮＤの間に直列
に接続されたｐＭＯ５）ランジスタ４１とｎＭＯＳ）ラ
ンジスタ４２より構成される。

９ＭＯ３）ランジスタ４１のソースには電源電圧Ｖｃｃ
が供給され、９ＭＯ３）ランジスタ４１のドレインは出
力信号Ｄｏｕｔを取り出すための出力部４５と接続し且
つｎＭＯＳ　）ランジスタ４２のドレインとも接続する
。そのドレインが９ＭＯ３）ランジスタ４１のソースに
接続すると共に出力部４５に接続するｎＭＯＳ　）ラン
ジスタ４２のソースには接地電圧ＧＮＤが供給される。

ｎＭＯｓトランジスタ４２は、そのゲートがインバータ
ー５０を介して２人力のＮＡＮＤ回路４７の出力端子に
接続される。そのＮＡＮＤ回路４７はアウトプットイネ
ーブル信号ＯＥが供給されると共にインバーター４８を
介して反転したデータ信号が供給される。従って、アウ
トプットイネーブル信号ＯＥが高レベルの時であって、
データ信号が低レベルの時だけｎＭＯ５）ランジスタ４
２はオンになる。

９ＭＯ３）ランジスタ４１は、そのゲートがＣＭＯＳス
イッチを構成する９ＭＯ３）ランジスタ５３及びｎＭＯ
Ｓ）ランジスタ５４のソース・ドレインの一方と接続す
る。また、このゲートはスイッチとして機能するｎＭＯ
Ｓ　）ランジスタ５５のソース・ドレインの一方とも接
続する。これらＭＯＳ）ランジスタ５３，５５は、ＮＯ
Ｒ回路５６の信号によって切り換えられ、ｎＭＯＳ　ト
ランジスタ５４は、インバーター４４からの出力信号Ｖ
　＊ｔｔによって切り換えられる。上記ＣＭＯＳスイッ
チを構成する９ＭＯ３）ランジスタ５３及びｎＭＯＳ）
ランジスタ５４のソース・ドレインの他方は、ＮＡＮＤ
回路４６の出力端子と接続する。

従って、ｐＭＯＳトランジスタ５３及びｎＭＯＳトラン
ジスタ５４が共にオンになった場合には、ｐＭＯＳトラ
ンジスタ４１はＮＡＮＤ回路４６に制御される。このＮ
ＡＮＤ回路４６にはアウトプットイネーブル信号ＯＢが
入力すると共にインバーター４８．４９を介してデータ
信号が人力する。

このためアウトプットイネーブル信号ＯＥが高レベルと
され、且つデータ信号が高レベルの場合のみＮＡＮＤ回
路４６の出力は低レベルとされる。

上記出力部４５には出力レベル検出手段としてのインバ
ーター４４の入力端子が接続する。このインバーター４
４は闇値電圧■いが例えば３／４Ｖｃｃとされる。この
ため出力レベルが３／４Ｖｃｃより大きい時にインバー
ター４４の出力信号ｖ、！７は低レベルとされ、出力レ
ベルが３／４Ｖｃｃより小さい時にインバーター４４の
出力信号ｖ　ｏｚｔハ高レベルとされる。このインバー
ター４４の出力信号■□１は、ＮＯＲ回路５６に入力さ
れ、同時にＣＭＯＳスイッチを構成するｎＭＯＳ）ラン
ジスタ５４のゲートにも供給される。ＮＯＲ回路５６の
他の入力端子にはインバーター５７を介してアウトプッ
トイネーブル信号ＯＢが供給される。

そのＮＯＲ回路５６の出力はＣＭＯＳスイッチを構成す
るｐＭＯＳトランジスタ５３のゲートに供給されると共
にｎＭＯＳ）ランジスタ５５のゲートに供給される。

そのｎＭＯＳ）ランジスタ５５の他方のソース・ドレイ
ンは電源電圧Ｖｃｃと接地電圧ＧＮＤの間に直列に接続
される抵抗５１．５２の接続点に接続される。これら抵
抗５１．５２で抵抗分割した電圧をｎＭＯＳ）ランジス
タ５５へ出力することができる。これら抵抗５１．５２
の抵抗比により、次に説明する中間レベルが決められる
。

このような回路構成を有する本実施例の出力バッファ回
路は、出力信号Ｄｏｕｔの゛レベルが接地電圧ＧＮＤか
ら電源電圧Ｖｃｃへ遷移する場合に、その遷移の途中で
、ＭＯＳトランジスタ５３〜５５の切り換え動作によっ
て、９ＭＯ３）ランジスタ４１のコンダクタンスが変化
する。

ここで、アウトプットイネーブル信号ＯＥが高レベルで
あり、データ信号が低レベルから高レベルに遷移して出
力信号Ｄｏｕｔが低レベルから高レベルに遷移する場合
について説明すると、初めに出力レベルが低レベルの時
は、ｐＭＯＳ）ランジスタ４１がオフであり、ｎＭＯＳ
　トランジスタ４２がオンである。データ信号が高レベ
ルに変化して、インバーター４８．ＮＡＮＤ回路４７．
インバーター５０を介してｎＭＯＳトランジスタ４２が
オフになる。また、データ信号が高レベルに変化して、
インバーター４８．ＮＡＮＤ回路４６の出力が低レベル
に変化する。この時、出力部４５のレベルはまだ低レベ
ルであり、インバーター４４の出力信号■９，１が高レ
ベルとされる。その結果、ｎＭＯｓ）ランジスタ５４が
オンであり、ＮＯＲ回路５６の出力が低レベルとなるこ
とがらｎＭＯ３Ｉ−ランジスタ５５がオフで、９ＭＯ３
）ランジスタ５３がオンとなる。従って、ＮＡＮＤ回路
４６の出力レベルである低レベルがＣＭＯＳスイッチを
介してｐＭＯｓ　トランジスタ４１のゲートに与えられ
、ｐＭＯＳトランジスタ４１がオンになる。このように
ｐＭＯＳトランジスタ４１がオンになり、ｎＭＯＳトラ
ンジスタ４２がオフになることから、出力信号ＤｏｕＬ
のレベルは接地電圧ＧＮＤのレベルから上昇して行く。

次に、出力部４５の出力レベルが上昇して行き、インバ
ーター４４の闇値電圧Ｖいを越えたところで、インバー
ター４４の出力信号■。４．は低レベルに変わる。する
と、ｎＭＯＳ）ランジスタ５４はオフになり、ｐＭＯＳ
！−ランジスタ５３もＮＯＲ回路５６によりオフとなっ
て、結局、ｐＭＯＳトランジスタ４１はゲートはＮＡＮ
Ｄ回路４６と切り離される。これと同時に、ＮＯＲ回路
５６の出力が高レベルになることから、ｎＭＯＳ　トラ
ンジスタ５５がオンになり、抵抗５１．５２より得られ
る前記中間レベルがｎＭＯｓ）ランジスタ５５を介して
ｐＭＯｓ）ランジスタ４１のゲートに供給される。この
抵抗５１．５２から得られる中間レベルは、ｐＭＯｓト
ランジスタ４１の駆動能力を小さくする。このため出力
部４５のレベル変化の速度を遅くすることができ、ピー
ク電流を抑えてノイズの発生を防止することが可能とな
る。

このように本実施例の出力バッファ回路では、インバー
ター４４により出力信号Ｄｏｕｔのレベルを検出し、そ
の検出したレベルに応じて、ＭＯＳトランジスタ５３〜
５５を切り換えることができる。そして、そのＭＯＳ）
ランジスタ５３〜５５の切り換えによって、ｐＭＯｓ）
ランジスタ４１のコンダクタンスを変化させることがで
き、ｐＭＯＳトランジスタ４１の駆動能力を小さくした
時ではピーク電流の低減によってノイズの発生が抑えら
れ、また、ｐＭＯＳ）ランジスタ４１の駆動能力を大き
くした時では高速なレベルの遷移が行われる。

第４の実施例本実施例は、第１〜第３の実施例のインバーター４．２
４ａ、４４と置き換え可能であって、ヒシテリシス特性
をもった出力レベル検出手段を有する例であり、簡単の
ため、その出力レベル検出手段の回路構成のみを第６図
に示す。

この回路は、出力信号Ｄｏｕｔが出力される出力部６０
にそれぞれゲートが接続され９ＭＯ３）ランジスタロ１
．ｎＭＯＳトランジスタ６２．ｎＭＯＳトランジスタ６
３を有している。ＰＭＯＳトランジスタ６１のソースは
電源電圧Ｖｃｃが供給され、ｐＭＯＳトランジスタ６１
のドレインはインバーター６５の入力部に接続すると共
にｎＭＯＳトランジスタ６２のドレインに接続する。そ
のｎＭＯＳトランジスタ６２のソースはｎＭＯＳ）ラン
ジスタロ３のドレインに接続する。そのｎＭＯＳトラン
ジスタ６３のソースは接地電圧ＧＮＤが供給される。ｎ
ＭＯＳトランジスタ６２とｎＭＯＳトランジスタ６３の
接続点にはｎＭＯＳ）ランジスタロ４ゐソース・ドレイ
ンの一方が接続される。このｎＭＯＳ）ランジスタロ４
のソース・ドレインの他方は９ＭＯ３）ランジスタロ１
のドレインに接続し、ｎＭＯ３）ランジスタロ４のゲー
トはインバーター６５の出力部に接続する。そして、こ
のインバーター６５の出力部から信号が検出出力信号Ｖ
　ＤｔＴとなり、トランジスタの駆動能力の制御に用い
られる。

このような回路では、第７図に示すような出力信号Ｄｏ
ｕｔが接地電圧ＧＮＤ　（Ｌ−、ＯＶ）から上昇して行
った場合に、出力信号Ｄｏｕｔが■。の時に検出出力信
号Ｄ□、が高レベルになる。また、出力信号Ｄｏｕｔが
電源電圧Ｖｃｃ（＃５Ｖ）から下がって行く場合では、
ｖｏよりも低い■１で検出出力信号Ｄ　ＢＥＴが低レベ
ルに変化する。このようなヒジテリシス特性を出力レベ
ル検出用の回路に持たせることで、検出出力信号Ｄ　Ｉ
ＩＩＴがチャタリングすることが防止され、安定した検
出出力が得られることになる。

なお、本実施例では、ヒシテリシス特性をもった出力レ
ベル検出手段について説明したが、出力レベル検出手段
に遅延素子を組合せる構成としても良い、また、駆動能
力を切り換えための範囲の設定を闇値電圧■いによるも
のとせず、差動アンプ等を用いて、リファレンス電圧と
の比較によって検出出力信号Ｄ　ＤｔＴを発生させるよ
うにすることも可能である。

〔発明の効果〕

本発明の出力バッファ回路は、出力レベル検出手段によ
って出力部の出力レベルを駆動するトランジスタが制御
される。そして、成るレベル近く以外のレベルでは、ト
ランジスタの駆動能力が大きくされ、高速な出力レベル
の遷移が行われて高速なアクセス時間が確保される。ま
た、成るレベル近くでは、出力レベル検出手段からの信
号によって、トランジスタの駆動能力が小さくされ、ピ
ーク電流が抑えられるために、電源や接地のノイズの発
生が抑えられる。また、降圧回路等の特別の回路を必要
としないため、消費電力が小さくされる。特にメモリに
おいて多ビツト構成とした時では、消費電力を抑えて、
ノイズの低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の出力バッファ回路の一例の回路図、第
２図はその一例の動作を説明するための波形図、第３図
は本発明の出力バッファ回路の他の一例の回路図、第４
図はその第３図の他の一例の動作を説明するための波形
図、第５図は本発明の出力バッファ回路のさらに他の一
例の回路図、第６図は本発明の出力バッファ回路にかか
る出力レベル検出手段の一例を示す回路図、第７図はそ
の出力レベル検出手段の一例のヒシテリシス特性を示す
特性図、第８図は従来の出力バッファ回路の一例を示す
回路図、第９図は従来の出力バッファ回路の他の一例を
示す回路図、第１Ｏ図は従来の出力バッファ回路のさら
に他の一例を示す回路図である。１．３，２１．４１・・・ＰＭＯＳトランジスタ２．２
２，２３．４２・・・ｎＭＯ３）ランジスタ４．２４ａ
、２４　ｂ、’４４・”インバーター５．２５．４５・
・・出力部特許出願人　　　ソニー株式会社代理人弁理士　小泡　晃（他２名）８ｗ

Claims

【特許請求の範囲】出力部と所定電位の間にソース・ドレインを直列に接続
させたトランジスタのゲートが出力レベル検出手段によ
り制御され、その出力レベル検出手段に検出される出力レベルが第１
のレベルと第２のレベルの中の少なくとも一方のレベル
の近傍である時は、上記トランジスタの駆動能力が小さ
くされ、上記出力レベルが上記近傍である時以外の時は
、上記トランジスタの駆動能力が大きくされることを特
徴とする出力バッファ回路。