DE4447250A1

DE4447250A1 - Datenausgabepuffer

Info

Publication number: DE4447250A1
Application number: DE4447250A
Authority: DE
Inventors: Kee Woo Park
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1993-12-31
Filing date: 1994-12-30
Publication date: 1995-07-06
Anticipated expiration: 2014-12-31
Also published as: JPH07220476A; JP2978731B2; US5512854A; KR100261962B1; DE4447250C2; KR950022123A

Description

Die vorliegende Erfindung betrifft allgemein einen Datenaus gabepuffer zum Puffern eines Datensignals, das aus einer Speicherzelle einer Halbleiterspeichervorrichtung ausgelesen wird, und zum Ausgeben des gepufferten Datensignals an ex terne Elemente, und insbesondere einen Datenausgabepuffer zum Erhöhen einer Ansprecheigenschaft des Ausgangssignals in bezug auf das aus der Speicherzelle ausgelesene Datensignal, um die Datenzugriffgeschwindigkeit der Halbleiterspeicher vorrichtung zu erhöhen.

Üblicherweise umfaßt eine Halbleiterspeichervorrichtung, wie beispielsweise ein dynamischer Direktzugriffspeicher (DRAM), ein statischer Direktzugriffspeicher (SRAM) usw. einen Da tenausgabepuffer zum Anpassen eines Datensignals, das aus einer Speicherzelle der Halbleitervorrichtung ausgelesen worden ist, an externe Peripherieschaltungen. Der Datenaus gabepuffer ist dazu ausgelegt, einen Spannungspegel des Da tensignals, das aus der Speicherzelle ausgelesen worden ist, an den Pegel anzupassen, der für die externen Peripherie schaltungen erforderlich ist. Ein derartiger herkömmlicher Datenausgabepuffer hat jedoch den Nachteil, daß er eine re lativ langsame Ansprecheigenschaft in bezug auf das aus der Speicherzelle ausgelesene Datensignal hat, was zu einer Ver schlechterung der Datenzugriffgeschwindigkeit der Halblei terspeichervorrichtung führt.

Um die Ansprecheigenschaft in bezug auf das aus der Spei cherzelle ausgelesene Datensignal zu erhöhen, verwendet der herkömmliche Datenausgabepuffer eine Hochziehvorrichtung (pull-up device) mit einer weiten Kanalweite als Treiber stufe. Die Verwendung der Hochziehvorrichtung mit der weiten Kanalweite sorgt jedoch dafür, daß ein Ausgangssignal in seinem hohen logischen Zustand übermäßig hoch wird, wenn ei ne Versorgungsspannung bezüglich des Pegels erhöht wird. In dem Fall, in dem das aus der Speicherzelle ausgelesene Da tensignal vom hohen in den niedrigen logischen Zustand und umgekehrt ohne eine Haltezeit im Hochimpedanzzustand geän dert wird, schwankt deshalb der Spannungspegel des Ausgangs signals sehr stark. Diese starke Spannungsschwankung des Ausgangssignals verursacht eine Verzögerung der Datenzu griffzeit der Halbleiterspeichervorrichtung.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen Datenausgabepuffer zum Erhöhen der Ansprecheigenschaft eines Ausgangssignals in bezug auf ein Eingangsdatensignal zu er höhen, um die Datenzugriffgeschwindigkeit einer Halbleiter speichervorrichtung zu erhöhen.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Demnach schafft die Erfindung einen Datenausgabepuffer für eine Halbleiterspeichervorrichtung, die eine Mehrzahl von Speicherzellen hat, von denen jede ein Datensignal speichert mit einer Eingabeleitung zum Eingeben des Datensignals von jeder der Speicherzellen, einer Hochziehtreibereinrichtung, die zwischen eine Versorgungsspannungsquelle und eine Ausga beleitung geschaltet ist und in Erwiderung auf einen ersten logischen Zustand des Datensignals von der Eingabeleitung getrieben wird, einer Niederziehtreibereinrichtung, die zwi schen eine Grundspannungsquelle und die Ausgabeleitung ge schaltet ist und komplementär zu der Hochziehtreibereinrich tung in Erwiderung auf einen zweiten logischen Zustand des Datensignals von der Eingabeleitung getrieben wird, zumin dest einer Hilfshochziehtreibereinrichtung, die parallel zur Hochziehtreibereinrichtung geschaltet ist, und einer Steuer einrichtung zum Treiben der zumindest einen Hilfshoch ziehtreibereinrichtung für eine vorbestimmte Zeitperiode von einem Startabschnitt des ersten logischen Zustands des Da tensignals von der Eingabeleitung.

Nachfolgend wird die Erfindung anhand der Zeichnung bei spielhaft näher erläutert; es zeigen:

Fig. 1 ein Schaltungsdiagramm eines Datenausgabepuffers ge mäß einer Ausführungsform der vorliegenden Erfindung,

Fig. 2A bis 2G Wellenformdiagramme von Signalen von den Kom ponenten in Fig. 1,

Fig. 3 ein Schaltungsdiagramm eines Datenausgabepuffers ge mäß einer alternativen Ausführungsform der vorliegenden Er findung und

Fig. 4A bis 4G Wellenformdiagramme von Signalen von Kompo nenten in Fig. 3.

In Fig. 1 ist ein Schaltungsdiagramm eines Datenausgabepuf fers gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Demnach umfaßt der Datenausgabepuffer ein NAND-Gate 10 und ein erstes NOR-Gate 12 zum gemeinsamen Eingeben eines Datensignals, wie in Fig. 2A gezeigt, von einer Eingabelei tung 11, und einen Inverter 14 zum Eingeben eines Ausgabe- Freigabesignals, wie in Fig. 2B gezeigt, von einer Steuer leitung 13. Das Ausgabe-Freigabesignal von der Steuerleitung 13 wird außerdem an das NAND-Gate 10 angelegt. Wenn das Aus gabe-Freigabesignal von der Steuerleitung 13 einen hohen lo gischen Zustand hat, invertiert das NAND-Gate 10 das Daten signal von der Eingabeleitung 11 und gibt das invertierte Datensignal an einen ersten Knoten oder eine erste Leitung 17 aus. Das Ausgangssignal von dem NAND-Gate 10 zu dem er sten Knoten 17 hat eine in Fig. 2C gezeigte Wellenform. Der Inverter 14 invertiert das Ausgabe-Freigabesignal von der Steuerleitung 13 und gibt das invertierte Ausgabe-Freigabe signal an das erste NOR-Gate 12 aus. Wenn das Ausgabe-Frei gabesignal, das durch den Inverter 14 invertiert worden ist, einen niedrigen logischen Zustand hat, invertiert das erste NOR-Gate 12 das Datensignal von der Eingabeleitung 11 und gibt das invertierte Datensignal an einen zweiten Knoten oder eine zweite Leitung 19 aus.

Der Datenausgabepuffer umfaßt außerdem einen ersten PMOS- Transistor M1, der zwischen eine Versorgungsspannungsquelle Vcc und eine Ausgabeleitung 15 geschaltet ist, und zwei In verter 16 und 18, die zwischen den ersten Knoten 17 und ein Gate des ersten PMOS-Tansistors M1 in Reihe geschaltet sind. Die beiden Inverter 16 und 18 verzögern das invertierte Da tensignal von dem ersten Knoten 17 für Ausbreitungsverzöge rungszeiten hiervon und führen das resultierende logische Signal, wie in Fig. 2E gezeigt, dem Gate des ersten PMOS- Transistors M1 zu. Wenn das logische Signal von dem Inver ter-Reihenschaltkreis 16 und 18 einen niedrigen logischen Zustand hat, wird der erste PMOS-Transistor M1 eingeschal tet, um von der Versorgungsspannungsquelle Vcc eine Versor gungsspannung zu der Ausgabeleitung 15 durch seine Source und seinen Drain zu übertragen.

Ferner umfaßt der Datenausgabepuffer einen Verzögerungs schaltkreis 24 und ein zweites NOR-Gate 26 zum gemeinsamen Eingeben des invertierten Datensignals von dem ersten Knoten 17, und einen zweiten PMOS-Transistor M2, der zwischen die Versorgungsspannungsquelle Vcc und die Ausgabeleitung 15 ge schaltet ist. Der Verzögerungsschaltkreis 24 verzögert das invertierte Datensignal von dem ersten Knoten 17 für eine vorbestimmte Zeitperiode und führt das resultierende logi sche Signal, wie in Fig. 2D gezeigt, dem zweiten NOR-Gate 26 zu. Das zweite NOR-Gate 26 NORed das Ausgangssignal von dem Verzögerungsschaltkreis 24 und das invertierte Datensignal von dem ersten Knoten 17 und erzeugt ein resultierendes Im pulssignal, das eine Impulsbreite des hohen logischen Zu stands hat, die der Verzögerungszeit des Verzögerungsschalt kreises 24 entspricht. Das Impulssignal von dem zweiten NOR- Gate 26 wird an einen Inverter 28 angelegt. Der Inverter 28 invertiert das Impulssignal von dem zweiten NOR-Gate 26 und gibt das invertierte Impulssignal, wie in Fig. 2F gezeigt, an ein Gate des zweiten PMOS-Transistors M2 aus. Der zweite PMOS-Transistor M2 wird für eine kurze Dauer des invertier ten Impulssignals von dem Inverter 28 eingeschaltet. Im ein geschalteten Zustand überträgt der zweite PMOS-Transistor M2 die Versorgungsspannung von der Versorgungsspannungsquelle Vcc zu der Ausgabeleitung 15 durch seine Source und seinen Drain. Dadurch wird der zweite PMOS-Transistor M2 für eine Verzögerungszeit des Verzögerungsschaltkreises 24 von dem Zeitpunkt an eingeschaltet, zu dem der erste PMOS-Transistor M1 eingeschaltet wird, um die Stromhöhe zu erhöhen, die der Ausgabeleitung 15 zugeführt wird. Der zweite PMOS-Transistor M2 hat eine Kanalweite, die weiter ist als diejenige des ersten PMOS-Transistors M1, um eine größere Stromhöhe zu übertragen als der erste PMOS-Transistor M1. Aus diesem Grund wird, wie in Fig. 2G gezeigt, eine Spannung an der Ausgabeleitung 15 anfänglich aufgrund der Stromhöhe abrupt erhöht, die zu ihr durch die ersten und zweiten PMOS-Tran sistoren M1 und M2 fließt, und daraufhin allmählich auf ei nen gewünschten Pegel aufgrund der Zufuhr von keinem Strom durch den zweiten PMOS-Transistor M2 reduziert. Daraufhin verbleibt die Spannung an der Ausgabeleitung 15 auf dem ge wünschten Pegel. Ein auf der Ausgabeleitung 15 erzeugtes Ausgangssignal hat deshalb eine erhöhte Ansprechgeschwindig keit in bezug auf das Datensignal. Der erste PMOS-Transistor M1 arbeitet als Haupterhöhungs- oder -hochziehtreiber, wäh rend der zweite PMOS-Transistor als Hilfshochziehtreiber ar beitet. Der Inverter-Reihenschaltkreis 16 und 18 verzögert das invertierte Datensignal von dem ersten Knoten 17 um die Ausbreitungsverzögerungszeiten des Verzögerungsschaltkreises 24 des zweiten NOR-Gate 26 und des Inverters 28 derart, daß die ersten und zweiten PMOS-Transistoren M1 und M2 gleich zeitig getrieben werden können.

Der Datenausgabepuffer umfaßt ferner einen NMOS-Transistor M3, der zwischen eine Grundspannungsquelle Vss und die Aus gabeleitung 15 geschaltet ist, und zwei Inverter 20 und 22, die in Reihe zwischen den zweiten Knoten 19 und ein Gate des NMOS-Transistors M3 geschaltet sind. Die beiden Inverter 20 und 22 verzögern das invertierte Datensignal von dem zweiten Knoten 9 für die Ausbreitungsverzögerungszeiten hiervon und führen das invertierte und verzögerte Datensignal dem Gate des NMOS-Transistors M3 zu. Der Inverter-Reihenschaltkreis 20 und 22 wirkt deshalb so, daß er das invertierte und ver zögerte Datensignal dem Gate des NMOS-Transistors M3 zur selben Zeit zuführt wie das logische Signal von dem Inver ter-Reihenschaltkreis 16 und 18 dem Gate des ersten PMOS- Transistors M1 zugeführt wird. Wenn das invertierte und ver zögerte Datensignal von dem Inverter-Reihenschaltkreis 20 und 22 einen hohen logischen Zustand hat, wird der NMOS- Transistor M3 derart eingeschaltet, daß er eine Grundspan nung von der Grundspannungsquelle Vss zu der Ausgabeleitung 15 durch seine Source und seinen Drain überträgt. Der NMOS- Transistor M3 arbeitet deshalb als Niederzieh- oder Absen kungstreiber zum Erzeugen eines logischen Signals niedrigen Zustands von der Grundspannung der Ausgabeleitung 15.

In Fig. 3 ist ein Schaltungsdiagramm eines Datenausgabepuf fers gemäß einer alternativen Ausführungsform der vorliegen den Erfindung gezeigt. Demnach umfaßt der Datenausgabepuffer ein NAND-Gate 30 und ein erstes NOR-Gate 32 zum gemeinsamen Eingeben eines Datensignals, wie in Fig. 4A gezeigt, von ei ner ersten Eingabeleitung 31, und einen Inverter 34 zum Ein geben eines Ausgabe-Freigabesignals, wie in Fig. 4B gezeigt, von einer Steuerleitung 33. Das Ausgabe-Freigabesignal von der Steuerleitung 33 wird außerdem an das NAND-Gate 30 ange legt. Wenn das Ausgabe-Freigabesignal von der Steuerleitung 33 einen hohen logischen Zustand hat, invertiert das NAND- Gate 30 das Datensignal von der ersten Eingabeleitung 31 und gibt das invertierte Datensignal zu einem ersten Knoten oder einer ersten Leitung 37 aus. Das Ausgangssignal von dem NAND-Gate 30 an den ersten Knoten 37 hat eine in Fig. 4C ge zeigte Wellenform. Der Inverter 34 invertiert das Ausgabe- Freigabesignal von der Steuerleitung 33 und gibt das inver tierte Ausgabe-Freigabesignal an das erste NOR-Gate 32 aus. Wenn das Ausgabe-Freigabesignal, das durch den Inverter 34 invertiert worden ist, einen niedrigen logischen Zustand hat, invertiert das erste NOR-Gate 32 das Datensignal von der ersten Eingabeleitung 31 und gibt das invertierte Daten signal an einen zweiten Knoten oder eine zweite Leitung 39 aus.

Der Datenausgabepuffer umfaßt außerdem einen ersten PMOS- Transistor 71, der zwischen eine Versorgungsspannungsquelle Vcc und eine Ausgabeleitung 35 geschaltet ist, und zwei In verter 36 und 38, die in Reihe zwischen den ersten Knoten 37 und ein Gate des ersten PMOS-Transistors M1 geschaltet ist. Die beiden Inverter 36 und 38 verzögern das invertierte Da tensignal von dem ersten Knoten 37 für Ausbreitungsverzöge rungszeiten hiervon und führt das resultierende logische Signal, wie in Fig. 4E gezeigt, dem Gate des ersten PMOS- Transistors M1 zu. Wenn das logische Signal von dem Inver ter-Reihenschaltkreis 36 und 38 einen niedrigen logischen Zustand hat, wird der erste PMOS-Transistor M1 eingeschal tet, um eine Versorgungsspannung von einer Versorgungsspan nungsquelle Vcc zu der Ausgabeleitung 35 durch seine Source und seinen Drain zu übertragen.

Der Datenausgabepuffer umfaßt außerdem einen ersten NMOS- Transistor M3, der zwischen eine Grundspannungsquelle Vss und die Ausgabeleitung 35 geschaltet ist, und zwei Inverter 40 und 42, die in Reihe zwischen den zweiten Knoten 39 und ein Gate des ersten NMOS-Transistors M3 geschaltet sind. Die beiden Inverter 40 und 42 verzögern das invertierte Daten signal von dem zweiten Knoten 39 für Ausbreitungsverzöge rungszeiten hiervon und führt das invertierte und verzögerte Datensignal dem Gate des ersten NMOS-Transistors M3 zu. Wenn das invertierte und verzögerte Datensignal von dem Inverter- Reihenschaltkreis 40 und 42 einen hohen logischen Zustand hat, wird der erste NMOS-Transistor M3 eingeschaltet, um ei ne Grundspannung von der Grundspannungsquelle Vss zu der Ausgabeleitung 35 durch seine Source und seinen Drain zu übertragen. Der erste NMOS-Transistor M3 arbeitet deshalb als Niederziehtreiber zum Erzeugen eines logischen Signals niedrigen Zustands oder eines kleinen logischen Signals auf die Grundspannung auf der Ausgabeleitung 35.

Der Datenausgabepuffer umfaßt ferner einen zweiten PMOS- Transistor M2, der zwischen die Versorgungsspannungsquelle Vcc und die Ausgabeleitung 35 geschaltet ist, einen Kompara tor 44 zum Eingeben einer Bezugsspannung V_OH von der zweiten Eingabeleitung 41 und einen zweiten NMOS-Transistor M4, der zwischen einen Ausgangsanschluß des Komparators 44 und die Grundspannungsquelle Vss geschaltet ist. Der Komparator 44 hat außerdem einen Steueranschluß zum Eingeben des inver tierten Datensignals von dem ersten Knoten 37. Wenn das in vertierte Datensignal von dem ersten Knoten 37 einen niedri gen logischen Zustand hat, vergleicht der Komparator 44 eine Spannung eines Ausgangssignals auf der Ausgabeleitung 35 mit der Bezugsspannung V_OH von der zweiten Eingabeleitung 41. Wenn die Spannung des Ausgangssignals auf der Ausgabeleitung 35 niedriger ist als die Bezugsspannung V_OH von der zweiten Eingabeleitung 41, erzeugt der Komparator ein Vergleichs signal mit hohem logischen Zustand. Wenn die Spannung des Ausgangssignals auf der Ausgabeleitung 35 hingegen höher ist als die Bezugsspannung V_OH von der zweiten Eingabeleitung 41, erzeugt der Komparator 44 ein Vergleichssignal niedrigen logischen Zustands. Der Komparator 44 erzeugt dadurch ein Impulssignal, das eine Impulsweite hohen logischen Zustands entsprechend einer Zeitperiode von einer abfallenden Flanke des invertierten Datensignals von dem ersten Knoten 47 hat, bis die Spannung des Ausgangssignals auf der Ausgabeleitung 35 die Bezugsspannung V_OH erreicht. Das Impulssignal von dem Komparator 44 wird an den Inverter 46 angelegt. Der Inverter 46 invertiert das Impulssignal von dem Komparator 44 und gibt das invertierte Impulssignal, wie in Fig. 4F gezeigt, an ein Gate des zweiten PMOS-Transistors M2 aus. Der zweite PMOS-Transistor M2 wird für eine kurze Dauer des invertier ten Impulssignals von dem Inverter 46 eingeschaltet. Im ein geschalteten Zustand überträgt der zweite PMOS-Transistor M2 die Versorgungsspannung von der Versorgungsspannungsquelle Vcc zu der Ausgabeleitung 35 durch seine Source und seinen Drain. Der zweite PMOS-Transistor M2 wird dadurch für eine Zeitperiode vom Einschalten des ersten PMOS-Transistors M1 eingeschaltet, bis die Spannung des Ausgangssignals auf der Ausgabeleitung 35 die Bezugsspannung V_OH erreicht, um eine Stromhöhe zu erhöhen, die der Ausgabeleitung 35 zugeführt wird. Der zweite PMOS-Transistor M2 hat eine Kanalweite, die weiter ist als diejenige des ersten PMOS-Transistors M1, um eine größere Stromhöhe zu übertragen als der erste PMOS- Transistor M1. Aus diesem Grund wird, wie in Fig. 4G ge zeigt, eine Spannung auf der Ausgabeleitung 35 anfänglich abrupt oder schlagartig über die Bezugsspannung aufgrund der Stromhöhe erhöht, die dorthin durch die ersten und zweiten PMOS-Transistoren M1 und M2 fließt, und daraufhin allmählich auf die Bezugsspannung V_OH aufgrund der Zufuhr von keinem Strom durch den zweiten PMOS-Transistor M2 reduziert. Dar aufhin verbleibt das Ausgangssignal auf der Ausgabeleitung 35 auf der Bezugsspannung V_OH stabil. Das Ausgangssignal auf der Ausgabeleitung 35 hat eine erhöhte Ansprechgeschwindig keit in bezug auf das Datensignal. Der erste PMOS-Transistor M1 arbeitet als Haupthochziehtreiber, während der zweite PMOS-Transistor M2 als Hilfshochziehtreiber arbeitet. Der Inverter-Serienschaltkreis 36 und 38 verzögert das inver tierte Datensignal von dem ersten Knoten 37 durch Ausbrei tungsverzögerungszeiten des Komparators 44 und des Inverters 46 derart, daß die ersten und zweiten PMOS-Transistoren M1 und M2 gleichzeitig getrieben werden können. Der Inverter- Reihenschaltkreis 40 und 42 wirkt auch dahingehend, das in vertierte und verzögerte Datensignal an das Gate des ersten NMOS-Transistors M3 zur selben Zeit anzulegen wie das logi sche Signal von dem Inverter-Reihenschaltkreis 36 und 38 an das Gate des ersten PMOS-Transistors M1 angelegt wird. Ande rerseits wird das invertierte Datensignal von dem ersten Knoten 37 außerdem an ein Gate des zweiten NMOS-Transistors M4 angelegt. Wenn das invertierte Datensignal von dem ersten Knoten 37 einen hohen logischen Zustand hat, wird der zweite NMOS-Transistor M4 eingeschaltet, um die Grundspannung von der Grundspannungsquelle Vss zu einem Eingangsanschluß des Inverters 46 durch seine Source und seinen Drain zu übertra gen. Der zweite NMOS-Transistor M4 wirkt deshalb dahinge hend, einen fehlerhaften Betrieb des Inverters 46 zu verhin dern, wenn das Ausgangssignal von dem Komparator sich in ei nem hohen Impedanzzustand befindet.

Wie aus der vorstehenden Beschreibung hervorgeht, wird der Hilfstreiber gemäß der Erfindung für eine vorbestimmte Zeit periode von dem Startabschnitt des Eingangsdatensignals be trieben, um die Spannungsanstiegsgeschwindigkeit des Aus gangssignals zu erhöhen und seinen übermäßigen Spannungsan stieg im hohen logischen Zustand zu begrenzen. Der Datenaus gabepuffer gemäß der vorliegenden Erfindung hat die Wirkung, die Datenzugriffgeschwindigkeit einer Halbleiterspeichervor richtung zu erhöhen und die Rauscherzeugung zu minimieren.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung beispielhaft beschrieben worden sind, erschließen sich dem Fachmann verschiedene Modifikationen, Zusätze und Abwandlungen, die möglich sind, ohne vom Umfang und Geist der Erfindung abzuweichen, die in den bei liegenden Ansprü chen offenbart ist.

Claims

1. Datenausgabepuffer für eine Halbleiterspeichervorrich tung, die eine Mehrzahl von Speicherzellen hat, von denen jede ein Datensignal speichert mit

- einer Eingabeleitung zum Eingeben des Datensignals von jeder der Speicherzellen,
- einer Hochziehtreibereinrichtung, die zwischen eine Versorgungsspannungsquelle und eine Ausgabeleitung ge schaltet ist und in Erwiderung auf einen ersten logi schen Zustand des Datensignals von der Eingabeleitung getrieben wird,
- einer Niederziehtreibereinrichtung, die zwischen eine Grundspannungsquelle und die Ausgabeleitung geschaltet ist und komplementär zu der Hochziehtreibereinrichtung in Erwiderung auf einen zweiten logischen Zustand des Datensignals von der Eingabeleitung getrieben wird,
- zumindest einer Hilfshochziehtreibereinrichtung, die parallel zur Hochziehtreibereinrichtung geschaltet ist, und
- einer Steuereinrichtung zum Treiben der zumindest einen Hilfshochziehtreibereinrichtung für eine vorbestimmte Zeitperiode von einem Startabschnitt des ersten logi schen Zustands des Datensignals von der Eingabeleitung.

2. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeich net, daß die Steuereinrichtung eine Impulserzeugungsein richtung zum Erzeugen eines Impulssignals mit einer Im pulsbreite des ersten logischen Zustands entsprechend der vorbestimmten Zeitperiode von dem Startabschnitt des er sten logischen Zustands des Datensignals von der Eingabe leitung einschließt, und zum Ausgeben des erzeugten Im pulssignals zu der zumindest einen Hilfshochziehtreiber einrichtung.

3. Datenausgabepuffer nach Anspruch 2, dadurch gekennzeich net, daß die Impulserzeugungseinrichtung umfaßt

- einen Verzögerungsschaltkreis zum Verzögern des Daten signals von der Eingabeleitung für eine vorbestimmte Zeitperiode, und
- eine logische Kombiniereinrichtung zum logischen Kombi nieren des Datensignals von der Eingabeleitung und des verzögerten Datensignals von dem Verzögerungsschalt kreis, um ein Impulssignal mit der Impulsbreite des er sten logischen Zustands zu erzeugen, und um das erzeug te Impulssignal zu der zumindest einen Hilfshoch ziehtreibereinrichtung auszugeben.

4. Datenausgabepuffer nach Anspruch 2, dadurch gekennzeich net, daß die Impulserzeugungseinrichtung einen Komparator umfaßt, der in Erwiderung auf den ersten logischen Zu stand des Datensignals von der Eingabeleitung getrieben wird, um eine Spannung des Ausgangssignals auf der Ausga beleitung mit einer Bezugsspannung zu vergleichen, und um das Vergleichsresultat an die zumindest eine Hilfshoch ziehtreibereinrichtung anzulegen.