JPH1093340A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH1093340A JPH1093340A JP8245377A JP24537796A JPH1093340A JP H1093340 A JPH1093340 A JP H1093340A JP 8245377 A JP8245377 A JP 8245377A JP 24537796 A JP24537796 A JP 24537796A JP H1093340 A JPH1093340 A JP H1093340A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
- H03H11/0444—Simulation of ladder networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
- H03B5/24—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator active element in amplifier being semiconductor device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 位相雑音を低減する。
【解決手段】 差動入力差動出力の低域通過ＯＴＡ―Ｃ
フィルタ１及び２を設け、発振を起こさせるために、ｎ
ＭＯＳＦＥＴ３〜６によって初期値を設定する。 【効果】 発振波形が正弦波となりスイッチング雑音が
低減され、差動動作により同相雑音が除去される。さら
に、素子感度の低減により電源や基板などの雑音の影響
が低減され、発振中はリセット回路の電源からのリーク
電流がカットされる。以上により、位相雑音が低減され
る。
フィルタ１及び２を設け、発振を起こさせるために、ｎ
ＭＯＳＦＥＴ３〜６によって初期値を設定する。 【効果】 発振波形が正弦波となりスイッチング雑音が
低減され、差動動作により同相雑音が除去される。さら
に、素子感度の低減により電源や基板などの雑音の影響
が低減され、発振中はリセット回路の電源からのリーク
電流がカットされる。以上により、位相雑音が低減され
る。
Description
【０００１】
【発明の属する技術分野】本発明は電圧制御発振回路に
関し、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
の電圧制御発振回路に関する。
関し、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
の電圧制御発振回路に関する。
【０００２】
【従来の技術】一般に電圧制御発振回路は、位相同期ル
ープやクロックリカバリで用いられている。電圧制御発
振回路のもっとも重要な特性の一つは、位相雑音であ
る。位相雑音は、正弦波等の周期信号の位相に生じる雑
音である。
ープやクロックリカバリで用いられている。電圧制御発
振回路のもっとも重要な特性の一つは、位相雑音であ
る。位相雑音は、正弦波等の周期信号の位相に生じる雑
音である。
【０００３】例えば、正弦波をｓｉｎ（ｗｔ＋θ）と表
すと、位相θは理想的には一定である。しかし、位相θ
は実際には時間変動する。これが位相雑音である。この
位相雑音の原因は、電源や回路基板を介して外部から伝
わるノイズ、トランジスタのスイッチングにより発生す
るノイズ、熱雑音等の素子自体のノイズ等である。
すと、位相θは理想的には一定である。しかし、位相θ
は実際には時間変動する。これが位相雑音である。この
位相雑音の原因は、電源や回路基板を介して外部から伝
わるノイズ、トランジスタのスイッチングにより発生す
るノイズ、熱雑音等の素子自体のノイズ等である。
【０００４】従来、ＣＭＯＳの電圧制御発振回路には、
リング発振器やインダクタを用いたものがある。インバ
ータの鎖から構成されるリング発振器は、スイッチング
雑音のために位相雑音が大きい。位相雑音の小さい発振
器としてインダクタを用いた発振回路があるが、Ｑ値の
高いインダクタを集積できない欠点がある。
リング発振器やインダクタを用いたものがある。インバ
ータの鎖から構成されるリング発振器は、スイッチング
雑音のために位相雑音が大きい。位相雑音の小さい発振
器としてインダクタを用いた発振回路があるが、Ｑ値の
高いインダクタを集積できない欠点がある。
【０００５】ところで、積分器を２つ用いることによっ
て、発振器を実現することができる。この種の発振器
は、発振出力が正弦波となるので、スイッチング雑音が
低減される。ここで、ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ
Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉ
ｅｒ）と容量とを用いて構成した正弦波の発振器が、文
献「アイ・イー・イー・イー・トランザクション・オン
・サーキット・アンド・システムズ，第３７巻，２号」
（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，Ｖｏｌ．３７，Ｎ
ｏ．２），（Ａ．Ｖａｚｑｕｅｚ他，１９９０年２月発
行）の１９８〜２１０ページ（“Ｏｎ ｔｈｅ Ｄｅｓ
ｉｇｎ ｏｆ Ｖｏｌｔａｇｅ―Ｃｏｎｔｒｏｌｌｅｄ
Ｓｉｎｕｓｏｉｄａｌ Ｏｓｃｉｌｌａｔｏｒｓ Ｕ
ｓｉｎｇ ＯＴＡ′ｓ，”）（以下、文献と称する）
に記載されている。
て、発振器を実現することができる。この種の発振器
は、発振出力が正弦波となるので、スイッチング雑音が
低減される。ここで、ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ
Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉ
ｅｒ）と容量とを用いて構成した正弦波の発振器が、文
献「アイ・イー・イー・イー・トランザクション・オン
・サーキット・アンド・システムズ，第３７巻，２号」
（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，Ｖｏｌ．３７，Ｎ
ｏ．２），（Ａ．Ｖａｚｑｕｅｚ他，１９９０年２月発
行）の１９８〜２１０ページ（“Ｏｎ ｔｈｅ Ｄｅｓ
ｉｇｎ ｏｆ Ｖｏｌｔａｇｅ―Ｃｏｎｔｒｏｌｌｅｄ
Ｓｉｎｕｓｏｉｄａｌ Ｏｓｃｉｌｌａｔｏｒｓ Ｕ
ｓｉｎｇ ＯＴＡ′ｓ，”）（以下、文献と称する）
に記載されている。
【０００６】また、文献「アイ・イー・イー・イー・ジ
ャーナル・オブ・ソリッド・ステート・サーキット」，
第ＳＣ−１３巻，６号（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），
（Ｋ．Ｔａｎ，Ｐ．Ｇｒａｙ，１９７８年１２月発行）
の８１４〜８２１ページ（“Ｆｕｌｌｙ Ｉｎｔｅｇｒ
ａｔｅｄ Ａｎａｌｏｇ Ｆｉｌｔｅｒｓ Ｕｓｉｎｇ
Ｂｉｐｏｌａｒ−ＪＦＥＴ Ｔｅｃｈｎｏｌｏｇ
ｙ”）（以下、文献と称する）に記載されているよう
に、ＯＴＡと容量素子とを用いることによってフィルタ
を構成できる。
ャーナル・オブ・ソリッド・ステート・サーキット」，
第ＳＣ−１３巻，６号（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），
（Ｋ．Ｔａｎ，Ｐ．Ｇｒａｙ，１９７８年１２月発行）
の８１４〜８２１ページ（“Ｆｕｌｌｙ Ｉｎｔｅｇｒ
ａｔｅｄ Ａｎａｌｏｇ Ｆｉｌｔｅｒｓ Ｕｓｉｎｇ
Ｂｉｐｏｌａｒ−ＪＦＥＴ Ｔｅｃｈｎｏｌｏｇ
ｙ”）（以下、文献と称する）に記載されているよう
に、ＯＴＡと容量素子とを用いることによってフィルタ
を構成できる。
【０００７】この文献によれば、図９（ａ）に示され
ている両抵抗終端ＬＣフィルタは、同図（ｂ）に示され
ている等価回路に置換えることができる。すなわち、同
図（ａ）を参照すると、キャパシタＣ１及びＣ３並びに
インダクタＬ２で３次のＬＣフィルタが構成されてい
る。そして、そのフィルタの入力側には抵抗ＲＳが、出
力側には抵抗ＲＬが設けられている。かかる両抵抗終端
ＬＣフィルタは、文献に記載されているように、同図
（ｂ）の３つの積分器９１〜９３からなるフィルタに置
換えることができる。なお各積分器は、同図（ｃ）に示
されているように、オペアンプ９０、キャパシタＣ及び
抵抗Ｒから構成される。
ている両抵抗終端ＬＣフィルタは、同図（ｂ）に示され
ている等価回路に置換えることができる。すなわち、同
図（ａ）を参照すると、キャパシタＣ１及びＣ３並びに
インダクタＬ２で３次のＬＣフィルタが構成されてい
る。そして、そのフィルタの入力側には抵抗ＲＳが、出
力側には抵抗ＲＬが設けられている。かかる両抵抗終端
ＬＣフィルタは、文献に記載されているように、同図
（ｂ）の３つの積分器９１〜９３からなるフィルタに置
換えることができる。なお各積分器は、同図（ｃ）に示
されているように、オペアンプ９０、キャパシタＣ及び
抵抗Ｒから構成される。
【０００８】かかるフィルタは、ＯＴＡ―Ｃフィルタと
呼ばれている。これらのフィルタのうち、両抵抗終端構
成のＬＣフィルタから導いたフィルタは素子感度が低い
ことが文献「アイ・イー・イー・エレクトロニクス・レ
ターズ」（ＩＥＥ Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ
ｅｒｓ），（Ｈ．Ｊ．Ｏｒｃｈａｒｄ，１９６６年６月
発行）の２２４〜２２５ページ（“Ｉｎｄｕｃｔｏｒｌ
ｅｓｓ Ｆｉｌｔｅｒｓ”）に記載されている。
呼ばれている。これらのフィルタのうち、両抵抗終端構
成のＬＣフィルタから導いたフィルタは素子感度が低い
ことが文献「アイ・イー・イー・エレクトロニクス・レ
ターズ」（ＩＥＥ Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ
ｅｒｓ），（Ｈ．Ｊ．Ｏｒｃｈａｒｄ，１９６６年６月
発行）の２２４〜２２５ページ（“Ｉｎｄｕｃｔｏｒｌ
ｅｓｓ Ｆｉｌｔｅｒｓ”）に記載されている。
【０００９】しかし、発振させるには、初期値を適切に
設定することが必要である。また、周波数によらず振幅
を一定に保つ技術が必要である。
設定することが必要である。また、周波数によらず振幅
を一定に保つ技術が必要である。
【００１０】
【発明が解決しようとする課題】ところで従来の電圧制
御発振回路のうち、インバータで構成されるリング発振
器は、自らが発生するスイッチング雑音のために、位相
雑音が大きいという欠点がある。また、文献に記載さ
れているＯＴＡを用いた発振器では、外部から発生する
電源や基板の雑音の影響を受けやすく、やはり位相雑音
が大きいという欠点がある。
御発振回路のうち、インバータで構成されるリング発振
器は、自らが発生するスイッチング雑音のために、位相
雑音が大きいという欠点がある。また、文献に記載さ
れているＯＴＡを用いた発振器では、外部から発生する
電源や基板の雑音の影響を受けやすく、やはり位相雑音
が大きいという欠点がある。
【００１１】また、文献に記載されている従来のＯＴ
Ａ―Ｃ発振器は、入力がシングルエンドであるため、入
力信号の雑音の影響を受け易いという欠点がある。
Ａ―Ｃ発振器は、入力がシングルエンドであるため、入
力信号の雑音の影響を受け易いという欠点がある。
【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は位相雑音の小
さい電圧制御発振回路を提供することである。
るためになされたものであり、その目的は位相雑音の小
さい電圧制御発振回路を提供することである。
【００１４】
【課題を解決するための手段】本発明による電圧制御発
振回路は、非反転入出力及び反転入出力を有し第Ｍ段目
（Ｍは１〜Ｎ−１の全ての数（Ｎは２以上の整数），以
下同じ）の非反転出力と第Ｍ＋１段目の非反転入力とが
接続され第Ｍ段目の反転出力と第Ｍ＋１段目の反転入力
とが接続されかつ第Ｎ段目の非反転出力と第１段目の反
転入力とが接続され第Ｎ段目の反転出力と第１段目の非
反転入力とが接続されたＮ個のＯＴＡ―Ｃフィルタとを
含み、前記第Ｎ段目の反転出力及び非反転出力を発振出
力として導出するようにしたことを特徴とする。
振回路は、非反転入出力及び反転入出力を有し第Ｍ段目
（Ｍは１〜Ｎ−１の全ての数（Ｎは２以上の整数），以
下同じ）の非反転出力と第Ｍ＋１段目の非反転入力とが
接続され第Ｍ段目の反転出力と第Ｍ＋１段目の反転入力
とが接続されかつ第Ｎ段目の非反転出力と第１段目の反
転入力とが接続され第Ｎ段目の反転出力と第１段目の非
反転入力とが接続されたＮ個のＯＴＡ―Ｃフィルタとを
含み、前記第Ｎ段目の反転出力及び非反転出力を発振出
力として導出するようにしたことを特徴とする。
【００１５】要するに、本発明の電圧制御発振回路は、
両抵抗終端ＬＣフィルタ回路から変換した差動入力差動
出力の低域通過ＯＴＡ―Ｃフィルタを複数有する。そし
て、発振を起こさせるために、ｎ型ＭＯＳＦＥＴ（以
下、ｎＭＯＳＦＥＴと呼ぶ）等によって初期値を設定す
る。
両抵抗終端ＬＣフィルタ回路から変換した差動入力差動
出力の低域通過ＯＴＡ―Ｃフィルタを複数有する。そし
て、発振を起こさせるために、ｎ型ＭＯＳＦＥＴ（以
下、ｎＭＯＳＦＥＴと呼ぶ）等によって初期値を設定す
る。
【００１６】この電圧制御発振回路では、発振波形が正
弦波となり、スイッチング雑音が低減される。また、差
動動作により同相雑音が除去される。さらに、素子感度
の低減により電源や基板などの雑音の影響が低減され
る。また、発振中はリセット回路の電源からのリーク電
流がカットされる。以上により、位相雑音が低減され
る。
弦波となり、スイッチング雑音が低減される。また、差
動動作により同相雑音が除去される。さらに、素子感度
の低減により電源や基板などの雑音の影響が低減され
る。また、発振中はリセット回路の電源からのリーク電
流がカットされる。以上により、位相雑音が低減され
る。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１８】図１は本発明による電圧制御発振回路の第
１の実施の形態を示すブロック図である。図において、
本発明の実施の形態による電圧制御発振回路は、入力信
号Ｉ１と信号Ｉ１の相補な入力信号Ｉ１バーとを入力と
し出力信号Ｏ１と信号Ｏ１の相補な出力信号Ｏ１バーと
を出力とする低域通過ＯＴＡ―Ｃフィルタ１と、入力信
号Ｉ２と信号Ｉ２の相補な入力信号Ｉ２バーとを入力と
し出力信号Ｏ２と信号Ｏ２の相補な出力信号Ｏ２バーと
を出力とする低域通過ＯＴＡ―Ｃフィルタ２とを含んで
構成されている。そして、これらフィルタ１及び２の各
信号については、出力信号Ｏ１と入力信号Ｉ２、出力信
号Ｏ１バーと入力信号Ｉ２バー、出力信号Ｏ２と入力信
号Ｉ１バー、出力信号Ｏ２バーと入力信号Ｉ１を、夫々
接続する。なお、これらフィルタ１及び２は、図９に示
されているように、両抵抗終端ＬＣフィルタ回路から変
換したフィルタである。
１の実施の形態を示すブロック図である。図において、
本発明の実施の形態による電圧制御発振回路は、入力信
号Ｉ１と信号Ｉ１の相補な入力信号Ｉ１バーとを入力と
し出力信号Ｏ１と信号Ｏ１の相補な出力信号Ｏ１バーと
を出力とする低域通過ＯＴＡ―Ｃフィルタ１と、入力信
号Ｉ２と信号Ｉ２の相補な入力信号Ｉ２バーとを入力と
し出力信号Ｏ２と信号Ｏ２の相補な出力信号Ｏ２バーと
を出力とする低域通過ＯＴＡ―Ｃフィルタ２とを含んで
構成されている。そして、これらフィルタ１及び２の各
信号については、出力信号Ｏ１と入力信号Ｉ２、出力信
号Ｏ１バーと入力信号Ｉ２バー、出力信号Ｏ２と入力信
号Ｉ１バー、出力信号Ｏ２バーと入力信号Ｉ１を、夫々
接続する。なお、これらフィルタ１及び２は、図９に示
されているように、両抵抗終端ＬＣフィルタ回路から変
換したフィルタである。
【００１９】また、本電圧制御発振回路は、初期値を設
定するためのｎＭＯＳＦＥＴ３〜６を含んで構成されて
いる。すなわち本回路は、ゲート及びソースにリセット
信号７が接続されドレインにＯＴＡ―Ｃフィルタ１の出
力信号Ｏ１が接続されたｎＭＯＳＦＥＴ３と、ゲート及
びソースにリセット信号７が接続されドレインにＯＴＡ
―Ｃフィルタ２の出力信号Ｏ２が接続されたｎＭＯＳＦ
ＥＴ４と、ゲートにリセット信号７が接続されソースに
グランドが接続されドレインにＯＴＡ―Ｃフィルタの出
力信号Ｏ１バーが接続されたｎＭＯＳＦＥＴ５と、ゲー
トにリセット信号７が接続されソースにグランドが接続
されドレインにＯＴＡ―Ｃフィルタの出力信号Ｏ２バー
が接続されたｎＭＯＳＦＥＴ６とを含んで構成されてい
る。
定するためのｎＭＯＳＦＥＴ３〜６を含んで構成されて
いる。すなわち本回路は、ゲート及びソースにリセット
信号７が接続されドレインにＯＴＡ―Ｃフィルタ１の出
力信号Ｏ１が接続されたｎＭＯＳＦＥＴ３と、ゲート及
びソースにリセット信号７が接続されドレインにＯＴＡ
―Ｃフィルタ２の出力信号Ｏ２が接続されたｎＭＯＳＦ
ＥＴ４と、ゲートにリセット信号７が接続されソースに
グランドが接続されドレインにＯＴＡ―Ｃフィルタの出
力信号Ｏ１バーが接続されたｎＭＯＳＦＥＴ５と、ゲー
トにリセット信号７が接続されソースにグランドが接続
されドレインにＯＴＡ―Ｃフィルタの出力信号Ｏ２バー
が接続されたｎＭＯＳＦＥＴ６とを含んで構成されてい
る。
【００２０】ここで、信号ＣＴＮ９はフィルタ１及び２
の内部のｎＭＯＳＦＥＴのゲート電圧制御信号、信号Ｃ
ＴＰ８はフィルタ１及び２の内部のｐ型ＭＯＳＦＥＴ
（以下、ｐＭＯＳＦＥＴと呼ぶ）のゲート電圧制御信号
である。
の内部のｎＭＯＳＦＥＴのゲート電圧制御信号、信号Ｃ
ＴＰ８はフィルタ１及び２の内部のｐ型ＭＯＳＦＥＴ
（以下、ｐＭＯＳＦＥＴと呼ぶ）のゲート電圧制御信号
である。
【００２１】これら端子ＣＴＮ及びＣＴＰは、本電圧制
御発振回路の制御入力端子となる。そして本発振回路で
は、ＯＴＡ―Ｃフィルタ２の出力信号Ｏ２及びＯ２バー
が発振出力信号１０及び１１として出力端子ＯＵＴ及び
ＯＵＴバーに導出される。
御発振回路の制御入力端子となる。そして本発振回路で
は、ＯＴＡ―Ｃフィルタ２の出力信号Ｏ２及びＯ２バー
が発振出力信号１０及び１１として出力端子ＯＵＴ及び
ＯＵＴバーに導出される。
【００２２】次に、図１の回路の動作について説明す
る。まず最初に、リセット信号７をハイレベルにする。
これにより、ＯＴＡ―Ｃフィルタ１の出力信号Ｏ１及び
ＯＴＡ―Ｃフィルタ２の出力信号Ｏ２をハイレベルに設
定し、ＯＴＡ―Ｃフィルタ１の出力信号Ｏ１バー及びＯ
ＴＡ―Ｃフィルタ２の出力信号Ｏ２バーをロウレベルに
設定する。このとき、前者のハイレベルは、電源電圧か
らｎＭＯＳＦＥＴ３及びｎＭＯＳＦＥＴ４のしきい値電
圧だけ下がったレベルである。
る。まず最初に、リセット信号７をハイレベルにする。
これにより、ＯＴＡ―Ｃフィルタ１の出力信号Ｏ１及び
ＯＴＡ―Ｃフィルタ２の出力信号Ｏ２をハイレベルに設
定し、ＯＴＡ―Ｃフィルタ１の出力信号Ｏ１バー及びＯ
ＴＡ―Ｃフィルタ２の出力信号Ｏ２バーをロウレベルに
設定する。このとき、前者のハイレベルは、電源電圧か
らｎＭＯＳＦＥＴ３及びｎＭＯＳＦＥＴ４のしきい値電
圧だけ下がったレベルである。
【００２３】次に、リセット信号７をロウレベルにする
と、ＯＴＡ―Ｃフィルタ１の入力信号Ｉ１がロウレベル
かつ入力信号Ｉ１バーがハイレベルであるのでＯＴＡ―
Ｃフィルタ１の出力信号Ｏ１はハイレベルからロウレベ
ルヘ、出力信号Ｏ１バーはロウレベルからハイレベルへ
とそれぞれ変化する（動作）。
と、ＯＴＡ―Ｃフィルタ１の入力信号Ｉ１がロウレベル
かつ入力信号Ｉ１バーがハイレベルであるのでＯＴＡ―
Ｃフィルタ１の出力信号Ｏ１はハイレベルからロウレベ
ルヘ、出力信号Ｏ１バーはロウレベルからハイレベルへ
とそれぞれ変化する（動作）。
【００２４】従って、ＯＴＡ―Ｃフィルタ２の入力信号
Ｉ１がハイレベルからロウレベルヘ入力信号Ｉ１バーが
ロウレベルからハイレベルへと変化するので、ＯＴＡ―
Ｃフィルタ２の出力信号Ｏ１はハイレベルからロウレベ
ルヘ、出力信号Ｏ１バーはロウレベルからハイレベルへ
とそれぞれ変化する（動作）。
Ｉ１がハイレベルからロウレベルヘ入力信号Ｉ１バーが
ロウレベルからハイレベルへと変化するので、ＯＴＡ―
Ｃフィルタ２の出力信号Ｏ１はハイレベルからロウレベ
ルヘ、出力信号Ｏ１バーはロウレベルからハイレベルへ
とそれぞれ変化する（動作）。
【００２５】今度は、ＯＴＡ―Ｃフィルタ１の入力信号
Ｉ１がハイレベルかつ入力信号Ｉ１バーがロウレベルで
あるのでＯＴＡ―Ｃフィルタ１の出力信号Ｏ１はロウレ
ベルからハイレベルヘ出力信号Ｏ１バーはハイレベルか
らロウレベルへとそれぞれ変化する（動作）。
Ｉ１がハイレベルかつ入力信号Ｉ１バーがロウレベルで
あるのでＯＴＡ―Ｃフィルタ１の出力信号Ｏ１はロウレ
ベルからハイレベルヘ出力信号Ｏ１バーはハイレベルか
らロウレベルへとそれぞれ変化する（動作）。
【００２６】更に、ＯＴＡ―Ｃフィルタ２の入力信号Ｉ
１がロウレベルからハイレベルヘ入力信号Ｉ１バーがハ
イレベルからロウレベルへと変化するので、ＯＴＡ―Ｃ
フィルタ２の出力信号Ｏ１はロウレベルからハイレベル
へ、出力信号Ｏ１バーはハイレベルからロウレベルへと
それぞれ変化する（動作）。
１がロウレベルからハイレベルヘ入力信号Ｉ１バーがハ
イレベルからロウレベルへと変化するので、ＯＴＡ―Ｃ
フィルタ２の出力信号Ｏ１はロウレベルからハイレベル
へ、出力信号Ｏ１バーはハイレベルからロウレベルへと
それぞれ変化する（動作）。
【００２７】以後は、以上の動作から動作の繰返し
で発振する。この発振中、ｎＭＯＳＦＥＴ３及びｎＭＯ
ＳＦＥＴ４のソースはグランドレベルとなる。よって、
これらの電源からのリーク電流はゼロとなり、ＯＴＡ―
Ｃフィルタ１の出力信号Ｏ１及びＯＴＡ―Ｃフィルタ２
の出力信号Ｏ２に対して影響を及ぼすことはないのであ
る。
で発振する。この発振中、ｎＭＯＳＦＥＴ３及びｎＭＯ
ＳＦＥＴ４のソースはグランドレベルとなる。よって、
これらの電源からのリーク電流はゼロとなり、ＯＴＡ―
Ｃフィルタ１の出力信号Ｏ１及びＯＴＡ―Ｃフィルタ２
の出力信号Ｏ２に対して影響を及ぼすことはないのであ
る。
【００２８】ここで、図１におけるＯＴＡ―Ｃフィルタ
１の内部構成例について説明する。図２は、両抵抗終端
ＬＣフィルタ回路から変換した差動入力差動出力の低域
通過ＯＴＡ―Ｃフィルタの構成を示す図であり、図１と
同等部分は同一符号により示されている。なお、図１中
のＯＴＡ―Ｃフィルタ２も同様の構成である。
１の内部構成例について説明する。図２は、両抵抗終端
ＬＣフィルタ回路から変換した差動入力差動出力の低域
通過ＯＴＡ―Ｃフィルタの構成を示す図であり、図１と
同等部分は同一符号により示されている。なお、図１中
のＯＴＡ―Ｃフィルタ２も同様の構成である。
【００２９】図２において、フィルタ１は、３つの差動
信号を入力とし差動信号を出力するＯＴＡ１２と、２つ
の差動信号を入力とし差動信号を出力するＯＴＡ１３及
びＯＴＡ１４と、本フィルタの遮断周波数に応じた容量
値を有する６つのキャパシタ１９―１〜１９―６とを含
んで構成されている。すなわち、ＯＴＡ１２は、信号Ｉ
１及びその相補信号Ｉ１バーと信号Ｉ２及びその相補信
号Ｉ２バーと信号Ｉ３及びその相補信号Ｉ３バーとを入
力とし信号Ｏ１及びその相補信号Ｏ１バーを出力として
いる。また、ＯＴＡ１３は、信号Ｉ１及びその相補信号
Ｉ１バーと信号Ｉ２及びその相補信号Ｉ２バーとを入力
とし信号Ｏ２及びその相補信号Ｏ２バーを出力としてい
る。さらにまた、ＯＴＡ１４は、信号Ｉ１及びその相補
信号Ｉ１バーと信号Ｉ２及びその相補信号Ｉ２バーとを
入力とし信号Ｏ３及びその相補信号Ｏ３バーを出力とし
ている。そして、キャパシタ１９―１はＯＴＡ１２の信
号Ｏ１バーとグランドとの間に接続されている。キャパ
シタ１９―２はＯＴＡ１２の信号Ｏ１とグランドとの間
に接続されている。キャパシタ１９―３はＯＴＡ１３の
信号Ｏ１とグランドとの間に接続されている。キャパシ
タ１９―４はＯＴＡ１３の信号Ｏ１バーとグランドとの
間に接続されている。キャパシタ１９―５はＯＴＡ１４
の信号Ｏ１バーとグランドとの間に接続されている。キ
ャパシタ１９―６はＯＴＡ１４の信号Ｏ１とグランドと
の間に接続されている。
信号を入力とし差動信号を出力するＯＴＡ１２と、２つ
の差動信号を入力とし差動信号を出力するＯＴＡ１３及
びＯＴＡ１４と、本フィルタの遮断周波数に応じた容量
値を有する６つのキャパシタ１９―１〜１９―６とを含
んで構成されている。すなわち、ＯＴＡ１２は、信号Ｉ
１及びその相補信号Ｉ１バーと信号Ｉ２及びその相補信
号Ｉ２バーと信号Ｉ３及びその相補信号Ｉ３バーとを入
力とし信号Ｏ１及びその相補信号Ｏ１バーを出力として
いる。また、ＯＴＡ１３は、信号Ｉ１及びその相補信号
Ｉ１バーと信号Ｉ２及びその相補信号Ｉ２バーとを入力
とし信号Ｏ２及びその相補信号Ｏ２バーを出力としてい
る。さらにまた、ＯＴＡ１４は、信号Ｉ１及びその相補
信号Ｉ１バーと信号Ｉ２及びその相補信号Ｉ２バーとを
入力とし信号Ｏ３及びその相補信号Ｏ３バーを出力とし
ている。そして、キャパシタ１９―１はＯＴＡ１２の信
号Ｏ１バーとグランドとの間に接続されている。キャパ
シタ１９―２はＯＴＡ１２の信号Ｏ１とグランドとの間
に接続されている。キャパシタ１９―３はＯＴＡ１３の
信号Ｏ１とグランドとの間に接続されている。キャパシ
タ１９―４はＯＴＡ１３の信号Ｏ１バーとグランドとの
間に接続されている。キャパシタ１９―５はＯＴＡ１４
の信号Ｏ１バーとグランドとの間に接続されている。キ
ャパシタ１９―６はＯＴＡ１４の信号Ｏ１とグランドと
の間に接続されている。
【００３０】かかるフィルタは、信号ＩＮ１５及び信号
ＩＮバー１６を入力信号とし、信号ＯＵＴ１７及び信号
ＯＵＴバー１８を出力信号としている。信号ＩＮ１５は
信号Ｉ２としてＯＴＡ１２に入力される。信号ＩＮバー
１６は信号Ｉ２バーとしてＯＴＡ１２に入力される。Ｏ
ＴＡ１４の出力信号Ｏ１が信号ＯＵＴ１７として導出さ
れる。ＯＴＡ１４の出力信号Ｏ１バーが信号ＯＵＴバー
１８として導出される。なお、各ＯＴＡ１２〜１４には
内部のｎＭＯＳＦＥＴのゲート電圧制御信号ＣＴＮ９及
びｐＭＯＳＦＥＴのゲート電圧制御信号ＣＴＰ８が印加
される。
ＩＮバー１６を入力信号とし、信号ＯＵＴ１７及び信号
ＯＵＴバー１８を出力信号としている。信号ＩＮ１５は
信号Ｉ２としてＯＴＡ１２に入力される。信号ＩＮバー
１６は信号Ｉ２バーとしてＯＴＡ１２に入力される。Ｏ
ＴＡ１４の出力信号Ｏ１が信号ＯＵＴ１７として導出さ
れる。ＯＴＡ１４の出力信号Ｏ１バーが信号ＯＵＴバー
１８として導出される。なお、各ＯＴＡ１２〜１４には
内部のｎＭＯＳＦＥＴのゲート電圧制御信号ＣＴＮ９及
びｐＭＯＳＦＥＴのゲート電圧制御信号ＣＴＰ８が印加
される。
【００３１】図３は、図２で用いるＯＴＡの内部構成例
を示す回路図であり、図１及び図２と同等部分は同一符
号により示されている。図３（ａ）には２入力すなわち
差動入力を２系統有するＯＴＡが示されており、同図
（ｂ）には３入力すなわち差動入力を３系統有するＯＴ
Ａが示されている。
を示す回路図であり、図１及び図２と同等部分は同一符
号により示されている。図３（ａ）には２入力すなわち
差動入力を２系統有するＯＴＡが示されており、同図
（ｂ）には３入力すなわち差動入力を３系統有するＯＴ
Ａが示されている。
【００３２】同図（ａ）に示されているＯＴＡは、ゲー
トに制御信号ＣＴＰが接続されソースに電源が接続され
たｐＭＯＳＦＥＴ２４と、ゲートに制御信号ＣＴＰが接
続されソースに電源が接続されたｐＭＯＳＦＥＴ２５
と、ゲートに制御信号ＣＴＮが接続されソースにグラン
ドが接続されたｎＭＯＳＦＥＴ４１と、ゲートに電源が
接続されソースにグランドが接続されドレインにｎＭＯ
ＳＦＥＴ４１のドレインが接続されたｎＭＯＳＦＥＴ４
０と、ゲートに入力Ｉ１が接続されソースにｎＭＯＳＦ
ＥＴ４１のドレインが接続されドレインにｐＭＯＳＦＥ
Ｔ２４のドレインが接続されたｎＭＯＳＦＥＴ２０と、
ゲートに入力Ｉ１の相補信号Ｉ１バーが接続されソース
にｎＭＯＳＦＥＴ４１のドレインが接続されドレインに
ｐＭＯＳＦＥＴ２５のドレインが接続されたｎＭＯＳＦ
ＥＴ２１と、ゲートに入力Ｉ２が接続されソースにｎＭ
ＯＳＦＥＴ４１のドレインが接続されドレインにｐＭＯ
ＳＦＥＴ２４のドレインが接続されたｎＭＯＳＦＥＴ２
２と、ゲートに入力Ｉ２の相補信号Ｉ２バーが接続され
ソースにｎＭＯＳＦＥＴ４１のドレインが接続されドレ
インにｐＭＯＳＦＥＴ２５のドレインが接続されたｎＭ
ＯＳＦＥＴ２３とを含んで構成されている。
トに制御信号ＣＴＰが接続されソースに電源が接続され
たｐＭＯＳＦＥＴ２４と、ゲートに制御信号ＣＴＰが接
続されソースに電源が接続されたｐＭＯＳＦＥＴ２５
と、ゲートに制御信号ＣＴＮが接続されソースにグラン
ドが接続されたｎＭＯＳＦＥＴ４１と、ゲートに電源が
接続されソースにグランドが接続されドレインにｎＭＯ
ＳＦＥＴ４１のドレインが接続されたｎＭＯＳＦＥＴ４
０と、ゲートに入力Ｉ１が接続されソースにｎＭＯＳＦ
ＥＴ４１のドレインが接続されドレインにｐＭＯＳＦＥ
Ｔ２４のドレインが接続されたｎＭＯＳＦＥＴ２０と、
ゲートに入力Ｉ１の相補信号Ｉ１バーが接続されソース
にｎＭＯＳＦＥＴ４１のドレインが接続されドレインに
ｐＭＯＳＦＥＴ２５のドレインが接続されたｎＭＯＳＦ
ＥＴ２１と、ゲートに入力Ｉ２が接続されソースにｎＭ
ＯＳＦＥＴ４１のドレインが接続されドレインにｐＭＯ
ＳＦＥＴ２４のドレインが接続されたｎＭＯＳＦＥＴ２
２と、ゲートに入力Ｉ２の相補信号Ｉ２バーが接続され
ソースにｎＭＯＳＦＥＴ４１のドレインが接続されドレ
インにｐＭＯＳＦＥＴ２５のドレインが接続されたｎＭ
ＯＳＦＥＴ２３とを含んで構成されている。
【００３３】そして、ｐＭＯＳＦＥＴ２４並びにｎＭＯ
ＳＦＥＴ２０及び２２の各ドレイン端子から出力信号Ｏ
１バーが導出される。また、ｐＭＯＳＦＥＴ２５並びに
ｎＭＯＳＦＥＴ２１及び２３の各ドレイン端子から出力
信号Ｏ１が導出される。
ＳＦＥＴ２０及び２２の各ドレイン端子から出力信号Ｏ
１バーが導出される。また、ｐＭＯＳＦＥＴ２５並びに
ｎＭＯＳＦＥＴ２１及び２３の各ドレイン端子から出力
信号Ｏ１が導出される。
【００３４】一方、同図（ｂ）に示されているＯＴＡ
は、ゲートに制御信号ＣＴＰが接続されソースに電源が
接続されたｐＭＯＳＦＥＴ３２と、ゲートに制御信号Ｃ
ＴＰが接続されソースに電源が接続されたｐＭＯＳＦＥ
Ｔ３３と、ゲートに制御信号ＣＴＮが接続されソースに
グランドが接続されたｎＭＯＳＦＥＴ４１と、ゲートに
電源が接続されソースにグランドが接続されドレインに
ｎＭＯＳＦＥＴ４１のドレインが接続されたｎＭＯＳＦ
ＥＴ４０と、ゲートに入力Ｉ１が接続されソースにｎＭ
ＯＳＦＥＴ４１のドレインが接続されドレインにｐＭＯ
ＳＦＥＴ３２のドレインが接続されたｎＭＯＳＦＥＴ２
６と、ゲートに入力Ｉ１の相補信号Ｉ１バーが接続され
ソースにｎＭＯＳＦＥＴ４１のドレインが接続されドレ
インにｐＭＯＳＦＥＴ３３のドレインが接続されたｎＭ
ＯＳＦＥＴ２７と、ゲートに入力Ｉ２が接続されソース
にｎＭＯＳＦＥＴ４１のドレインが接続されドレインに
ｐＭＯＳＦＥＴ３２のドレインが接続されたｎＭＯＳＦ
ＥＴ２８と、ゲートに入力Ｉ２の相補信号Ｉ２バーが接
続されソースにｎＭＯＳＦＥＴ４１のドレインが接続さ
れドレインにｐＭＯＳＦＥＴ３３のドレインが接続され
たｎＭＯＳＦＥＴ２９と、ゲートに入力Ｉ３が接続され
ソースにｎＭＯＳＦＥＴ４１のドレインが接続されドレ
インにｐＭＯＳＦＥＴ３２のドレインが接続されたｎＭ
ＯＳＦＥＴ３０と、ゲートに入力Ｉ３の相補信号Ｉ３バ
ーが接続されソースにｎＭＯＳＦＥＴ４１のドレインが
接続されドレインにｐＭＯＳＦＥＴ３３のドレインが接
続されたｎＭＯＳＦＥＴ３１とを含んで構成されている
・
は、ゲートに制御信号ＣＴＰが接続されソースに電源が
接続されたｐＭＯＳＦＥＴ３２と、ゲートに制御信号Ｃ
ＴＰが接続されソースに電源が接続されたｐＭＯＳＦＥ
Ｔ３３と、ゲートに制御信号ＣＴＮが接続されソースに
グランドが接続されたｎＭＯＳＦＥＴ４１と、ゲートに
電源が接続されソースにグランドが接続されドレインに
ｎＭＯＳＦＥＴ４１のドレインが接続されたｎＭＯＳＦ
ＥＴ４０と、ゲートに入力Ｉ１が接続されソースにｎＭ
ＯＳＦＥＴ４１のドレインが接続されドレインにｐＭＯ
ＳＦＥＴ３２のドレインが接続されたｎＭＯＳＦＥＴ２
６と、ゲートに入力Ｉ１の相補信号Ｉ１バーが接続され
ソースにｎＭＯＳＦＥＴ４１のドレインが接続されドレ
インにｐＭＯＳＦＥＴ３３のドレインが接続されたｎＭ
ＯＳＦＥＴ２７と、ゲートに入力Ｉ２が接続されソース
にｎＭＯＳＦＥＴ４１のドレインが接続されドレインに
ｐＭＯＳＦＥＴ３２のドレインが接続されたｎＭＯＳＦ
ＥＴ２８と、ゲートに入力Ｉ２の相補信号Ｉ２バーが接
続されソースにｎＭＯＳＦＥＴ４１のドレインが接続さ
れドレインにｐＭＯＳＦＥＴ３３のドレインが接続され
たｎＭＯＳＦＥＴ２９と、ゲートに入力Ｉ３が接続され
ソースにｎＭＯＳＦＥＴ４１のドレインが接続されドレ
インにｐＭＯＳＦＥＴ３２のドレインが接続されたｎＭ
ＯＳＦＥＴ３０と、ゲートに入力Ｉ３の相補信号Ｉ３バ
ーが接続されソースにｎＭＯＳＦＥＴ４１のドレインが
接続されドレインにｐＭＯＳＦＥＴ３３のドレインが接
続されたｎＭＯＳＦＥＴ３１とを含んで構成されている
・
【００３５】そして、ｐＭＯＳＦＥＴ３２並びにｎＭＯ
ＳＦＥＴ２６，２８及び３０の各ドレイン端子から出力
信号Ｏ１バーが導出される。また、ｐＭＯＳＦＥＴ３３
並びにｎＭＯＳＦＥＴ２７，２９及び３１の各ドレイン
端子から出力信号Ｏ１が導出される。
ＳＦＥＴ２６，２８及び３０の各ドレイン端子から出力
信号Ｏ１バーが導出される。また、ｐＭＯＳＦＥＴ３３
並びにｎＭＯＳＦＥＴ２７，２９及び３１の各ドレイン
端子から出力信号Ｏ１が導出される。
【００３６】ここで、図２に示されているＯＴＡ―Ｃフ
ィルタは、図４のような低域通過の特性を有する。すな
わち、周波数１［ＧＨｚ］程度まではフラットなゲイン
が得られるが、それ以降の周波数はゲインが急激に低下
するのである。
ィルタは、図４のような低域通過の特性を有する。すな
わち、周波数１［ＧＨｚ］程度まではフラットなゲイン
が得られるが、それ以降の周波数はゲインが急激に低下
するのである。
【００３７】図５は、図１に示されている本電圧制御発
振回路の動作波形を示す図である。図５を参照すると、
最初、リセット信号はハイレベルであり、ＯＴＡ―Ｃフ
ィルタ１の出力信号Ｏ１はハイレベルに出力信号Ｏ１バ
ーはロウレベルに夫々設定される。次に、時刻２［ｎ
ｓ］において、リセット信号がロウレベルになると本発
振回路は発振し、出力信号１０及びその相補信号である
出力信号１１は同図に示されているように変化する。
振回路の動作波形を示す図である。図５を参照すると、
最初、リセット信号はハイレベルであり、ＯＴＡ―Ｃフ
ィルタ１の出力信号Ｏ１はハイレベルに出力信号Ｏ１バ
ーはロウレベルに夫々設定される。次に、時刻２［ｎ
ｓ］において、リセット信号がロウレベルになると本発
振回路は発振し、出力信号１０及びその相補信号である
出力信号１１は同図に示されているように変化する。
【００３８】次に、本発明の第２の実施の形態について
図６を参照して説明する。同図では、図１の構成に、振
幅を制御する回路を追加した回路の構成が示されてい
る。図においては、外部制御電圧である制御信号ＣＴＮ
９によりｎＭＯＳＦＥＴ３４及び３５に流れる電流が制
御される。そして、ｐＭＯＳＦＥＴ３６のゲート電圧
は、ｎＭＯＳＦＥＴ３４の電流に従って決まる。
図６を参照して説明する。同図では、図１の構成に、振
幅を制御する回路を追加した回路の構成が示されてい
る。図においては、外部制御電圧である制御信号ＣＴＮ
９によりｎＭＯＳＦＥＴ３４及び３５に流れる電流が制
御される。そして、ｐＭＯＳＦＥＴ３６のゲート電圧
は、ｎＭＯＳＦＥＴ３４の電流に従って決まる。
【００３９】このｐＭＯＳＦＥＴ３６のゲート電圧は、
図３のＯＴＡ中のｐＭＯＳＦＥＴ２４及び２５並びに３
２及び３３の制御電圧となる。よって、ｎＭＯＳＦＥＴ
３４の電流に従って、これらｐＭＯＳＦＥＴの電流が加
減されることになる。この結果、図３のＯＴＡ中のｎＭ
ＯＳＦＥＴ２０〜２３，２６〜３１においては、ドレイ
ン端子の電位制御に応じてソース端子の電位が制御され
ることになる。したがって、本実施の形態によれば、上
述した第１の実施の形態における効果に加えて、出力振
幅を発振周波数に無関係に一定に保つことができるとい
う効果が得られる。
図３のＯＴＡ中のｐＭＯＳＦＥＴ２４及び２５並びに３
２及び３３の制御電圧となる。よって、ｎＭＯＳＦＥＴ
３４の電流に従って、これらｐＭＯＳＦＥＴの電流が加
減されることになる。この結果、図３のＯＴＡ中のｎＭ
ＯＳＦＥＴ２０〜２３，２６〜３１においては、ドレイ
ン端子の電位制御に応じてソース端子の電位が制御され
ることになる。したがって、本実施の形態によれば、上
述した第１の実施の形態における効果に加えて、出力振
幅を発振周波数に無関係に一定に保つことができるとい
う効果が得られる。
【００４２】また、図７は本発明の第３の実施の形態を
示す図である。同図では、図１のｎＭＯＳＦＥＴ３及び
４の代わりに、ｐＭＯＳＦＥＴ３８及び３９を用いてい
る。そして、これらｐＭＯＳＦＥＴ３８及び３９のゲー
トには、リセット信号３７が接続されている。かかる構
成においても、上述した発振動作を行うことは明らかで
ある。なお、このｐＭＯＳＦＥＴ３８及び３９には、電
源からのリーク電流が生じる。
示す図である。同図では、図１のｎＭＯＳＦＥＴ３及び
４の代わりに、ｐＭＯＳＦＥＴ３８及び３９を用いてい
る。そして、これらｐＭＯＳＦＥＴ３８及び３９のゲー
トには、リセット信号３７が接続されている。かかる構
成においても、上述した発振動作を行うことは明らかで
ある。なお、このｐＭＯＳＦＥＴ３８及び３９には、電
源からのリーク電流が生じる。
【００４０】図８は、電圧制御発振回路内のＯＴＡ―Ｃ
フィルタに用いるＯＴＡの他の構成例を示す図である。
すなわち、図３のＯＴＡの代わりに、この図８のＯＴＡ
を用いれば上述したものと同様な電圧制御発振回路を構
成できる。
フィルタに用いるＯＴＡの他の構成例を示す図である。
すなわち、図３のＯＴＡの代わりに、この図８のＯＴＡ
を用いれば上述したものと同様な電圧制御発振回路を構
成できる。
【００４１】同図（ａ）においては、図３（ａ）のｎＭ
ＯＳＦＥＴ４０及び４１の代わりに、ｎＭＯＳＦＥＴ４
２及び４３を設けている。また、同図（ｂ）において
は、図３（ｂ）のｎＭＯＳＦＥＴ４０及び４１の代わり
に、ｎＭＯＳＦＥＴ４２〜４４を設けている。かかるＯ
ＴＡを用いて電圧制御発振回路を構成した場合において
も、上述した発振動作を行うことは明らかである。
ＯＳＦＥＴ４０及び４１の代わりに、ｎＭＯＳＦＥＴ４
２及び４３を設けている。また、同図（ｂ）において
は、図３（ｂ）のｎＭＯＳＦＥＴ４０及び４１の代わり
に、ｎＭＯＳＦＥＴ４２〜４４を設けている。かかるＯ
ＴＡを用いて電圧制御発振回路を構成した場合において
も、上述した発振動作を行うことは明らかである。
【００４３】なお、上述した電圧制御発振回路ではＯＴ
Ａ―Ｃフィルタを２つ用いて構成しているが、ＯＴＡ―
Ｃフィルタを３つ以上用いても同様な発振回路が構成で
きることは明白である。つまり、本電圧制御発振回路
は、第Ｍ段目の非反転出力と第Ｍ＋１段目の非反転入力
とが接続され第Ｍ段目の反転出力と第Ｍ＋１段目の反転
入力とが接続されかつ第Ｎ段目の非反転出力と第１段目
の反転入力とが接続され第Ｎ段目の反転出力と第１段目
の非反転入力とが接続されたＮ個のＯＴＡ―Ｃフィルタ
と、これらフィルタ全ての非反転出力を第１のレベルに
設定しかつこれらフィルタ全ての反転出力を第１のレベ
ルの反転レベルである第２のレベルに設定するレベル設
定手段とを含んでおり、第Ｎ段目の反転出力及び非反転
出力を発振出力として導出するようにしているのであ
る。
Ａ―Ｃフィルタを２つ用いて構成しているが、ＯＴＡ―
Ｃフィルタを３つ以上用いても同様な発振回路が構成で
きることは明白である。つまり、本電圧制御発振回路
は、第Ｍ段目の非反転出力と第Ｍ＋１段目の非反転入力
とが接続され第Ｍ段目の反転出力と第Ｍ＋１段目の反転
入力とが接続されかつ第Ｎ段目の非反転出力と第１段目
の反転入力とが接続され第Ｎ段目の反転出力と第１段目
の非反転入力とが接続されたＮ個のＯＴＡ―Ｃフィルタ
と、これらフィルタ全ての非反転出力を第１のレベルに
設定しかつこれらフィルタ全ての反転出力を第１のレベ
ルの反転レベルである第２のレベルに設定するレベル設
定手段とを含んでおり、第Ｎ段目の反転出力及び非反転
出力を発振出力として導出するようにしているのであ
る。
【００４４】以上のように、両抵抗終端ＬＣフィルタ回
路から変換した差動入力差動出力の低域通過ＯＴＡ―Ｃ
フィルタを複数設け、発振を起こさせるために、ＭＯＳ
ＦＥＴによって初期値を設定することにより、発振波形
が正弦波となりスイッチング雑音が低減され、差動動作
により同相雑音が除去されるのである。さらに、素子感
度の低減により電源や基板などの雑音の影響が低減さ
れ、発振中はリセット回路の電源からのリーク電流がカ
ットされるのである。以上により、位相雑音が低減され
るのである。
路から変換した差動入力差動出力の低域通過ＯＴＡ―Ｃ
フィルタを複数設け、発振を起こさせるために、ＭＯＳ
ＦＥＴによって初期値を設定することにより、発振波形
が正弦波となりスイッチング雑音が低減され、差動動作
により同相雑音が除去されるのである。さらに、素子感
度の低減により電源や基板などの雑音の影響が低減さ
れ、発振中はリセット回路の電源からのリーク電流がカ
ットされるのである。以上により、位相雑音が低減され
るのである。
【００４５】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００４６】（１）一方の反転出力と他方の非反転入力
とが接続されかつ一方の非反転出力と他方の反転入力と
が接続され更に一方の反転出力と他方の反転入力とが接
続されかつ一方の非反転出力と他方の非反転入力とが接
続された第１及び第２のＯＴＡ―Ｃフィルタとを含み、
これらフィルタのうちの一方の反転出力及び非反転出力
を発振出力として導出するようにしたことを特徴とする
電圧制御発振回路。
とが接続されかつ一方の非反転出力と他方の反転入力と
が接続され更に一方の反転出力と他方の反転入力とが接
続されかつ一方の非反転出力と他方の非反転入力とが接
続された第１及び第２のＯＴＡ―Ｃフィルタとを含み、
これらフィルタのうちの一方の反転出力及び非反転出力
を発振出力として導出するようにしたことを特徴とする
電圧制御発振回路。
【００４７】（２）前記第１及び第２のＯＴＡ―Ｃフィ
ルタの非反転出力を第１のレベルに設定しかつこれらフ
ィルタの反転出力を前記第１のレベルの反転レベルであ
る第２のレベルに設定するレベル設定手段を更に含むこ
とを特徴とする（１）記載の電圧制御発振回路。
ルタの非反転出力を第１のレベルに設定しかつこれらフ
ィルタの反転出力を前記第１のレベルの反転レベルであ
る第２のレベルに設定するレベル設定手段を更に含むこ
とを特徴とする（１）記載の電圧制御発振回路。
【００４８】（３）前記レベル設定手段は、ゲート及び
ソースに外部信号が印加されドレインに前記第１及び第
２のＯＴＡ―Ｃフィルタの非反転出力が夫々印加された
第１及び第２のｎ型ＭＯＳトランジスタと、ゲートに前
記外部信号が印加されソースにグランドレベルが印加さ
れドレインに前記第１及び第２のＯＴＡ―Ｃフィルタの
反転出力が夫々印加された第３及び第４のｎ型ＭＯＳト
ランジスタとを含み、前記第１及び第２のＯＴＡ―Ｃフ
ィルタの非反転出力を前記第１のレベルに設定しかつこ
れらフィルタの反転出力を前記第１のレベルの反転レベ
ルである第２のレベルに設定するように前記外部信号が
設定されることを特徴とする（２）記載の電圧制御発振
回路。
ソースに外部信号が印加されドレインに前記第１及び第
２のＯＴＡ―Ｃフィルタの非反転出力が夫々印加された
第１及び第２のｎ型ＭＯＳトランジスタと、ゲートに前
記外部信号が印加されソースにグランドレベルが印加さ
れドレインに前記第１及び第２のＯＴＡ―Ｃフィルタの
反転出力が夫々印加された第３及び第４のｎ型ＭＯＳト
ランジスタとを含み、前記第１及び第２のＯＴＡ―Ｃフ
ィルタの非反転出力を前記第１のレベルに設定しかつこ
れらフィルタの反転出力を前記第１のレベルの反転レベ
ルである第２のレベルに設定するように前記外部信号が
設定されることを特徴とする（２）記載の電圧制御発振
回路。
【００４９】（４）前記第１及び第２のＯＴＡ―Ｃフィ
ルタは、オペレーショナルトランスコンダクタンス増幅
器と、該フィルタの遮断周波数に応じた容量値を有する
容量素子とを含むことを特徴とする（１）〜（３）のい
ずれかに記載の電圧制御発振回路。
ルタは、オペレーショナルトランスコンダクタンス増幅
器と、該フィルタの遮断周波数に応じた容量値を有する
容量素子とを含むことを特徴とする（１）〜（３）のい
ずれかに記載の電圧制御発振回路。
【００５０】
【発明の効果】以上説明したように本発明は、アクティ
ブフィルタを用い、初期値を適切に設定することによ
り、正弦波によるスイッチング雑音の低減、差動動作に
よる同相雑音の除去、素子感度の低減による電源や基板
等の雑音の影響の低減及びリセット回路の電源からのリ
ーク電流の低減のために、位相雑音が低減されるという
効果がある。
ブフィルタを用い、初期値を適切に設定することによ
り、正弦波によるスイッチング雑音の低減、差動動作に
よる同相雑音の除去、素子感度の低減による電源や基板
等の雑音の影響の低減及びリセット回路の電源からのリ
ーク電流の低減のために、位相雑音が低減されるという
効果がある。
【図１】本発明の実施の形態による電圧制御発振回路の
構成を示すブロック図であり、ｎＭＯＳＦＥＴによりリ
セットする場合の構成例である。
構成を示すブロック図であり、ｎＭＯＳＦＥＴによりリ
セットする場合の構成例である。
【図２】差動入力差動出力の低域通過ＯＴＡ―Ｃフィル
タの構成を示す図である。
タの構成を示す図である。
【図３】差動入力差動出力のＯＴＡ回路の構成を示す図
であり、図（ａ）は２入力の場合の構成、図（ｂ）は３
入力の場合の構成を示す。
であり、図（ａ）は２入力の場合の構成、図（ｂ）は３
入力の場合の構成を示す。
【図４】フィルタのゲイン特性を示す図である。
【図５】電圧制御発振回路の出力波形を示す図である。
【図６】振幅を一定に保つ回路を付加した電圧制御発振
回路の構成を示す図である。
回路の構成を示す図である。
【図７】本発明の他の実施形態による電圧制御発振回路
の構成を示す図である。
の構成を示す図である。
【図８】差動入力差動出力のＯＴＡ回路の他の構成を示
す図であり、図（ａ）は２入力の場合の構成、図（ｂ）
は３入力の場合の構成を示す。
す図であり、図（ａ）は２入力の場合の構成、図（ｂ）
は３入力の場合の構成を示す。
【図９】図（ａ）は一般的な両抵抗終端ＬＣフィルタの
構成を示す図、図（ｂ）は図（ａ）の等価回路、図
（ｃ）は図（ｂ）における積分器の構成を示す図であ
る。
構成を示す図、図（ｂ）は図（ａ）の等価回路、図
（ｃ）は図（ｂ）における積分器の構成を示す図であ
る。
１，２ 低域通過ＯＴＡ―Ｃフィルタ ３〜６ ｎＭＯＳＦＥＴ １２〜１４ ＯＴＡ １９―１〜１９―６ キャパシタ
Claims (8)
- 【請求項１】 非反転入出力及び反転入出力を有し第Ｍ
段目（Ｍは１〜Ｎ−１の全ての数（Ｎは２以上の整
数），以下同じ）の非反転出力と第Ｍ＋１段目の非反転
入力とが接続され第Ｍ段目の反転出力と第Ｍ＋１段目の
反転入力とが接続されかつ第Ｎ段目の非反転出力と第１
段目の反転入力とが接続され第Ｎ段目の反転出力と第１
段目の非反転入力とが接続されたＮ個のオペレーショナ
ルトランスコンダクタンス増幅器―Ｃフィルタ（以下、
ＯＴＡ―Ｃフィルタと呼ぶ）とを含み、前記第Ｎ段目の
反転出力及び非反転出力を発振出力として導出するよう
にしたことを特徴とする電圧制御発振回路。 - 【請求項２】 前記ＯＴＡ―Ｃフィルタは、両抵抗終端
ＬＣフィルタ回路と等価な構成を有することを特徴とす
る請求項１記載の電圧制御発振回路。 - 【請求項３】 前記ＯＴＡ―Ｃフィルタは、オペレーシ
ョナルトランスコンダクタンス増幅器と、該フィルタの
遮断周波数に応じた容量値を有する容量素子とを含むこ
とを特徴とする請求項１又は２記載の電圧制御発振回
路。 - 【請求項４】 前記Ｎ個のＯＴＡ―Ｃフィルタの全ての
非反転出力を第１のレベルに設定しかつこれらフィルタ
全ての反転出力を前記第１のレベルの反転レベルである
第２のレベルに設定するレベル設定手段を更に含むこと
を特徴とする請求項１〜３のいずれかに記載の電圧制御
発振回路。 - 【請求項５】 前記レベル設定手段は、ゲート及びソー
スに外部信号が印加されドレインに前記第１〜第ＮのＯ
ＴＡ―Ｃフィルタの非反転出力が夫々印加されたＮ個の
ｎ型ＭＯＳトランジスタと、ゲートに前記外部信号が印
加されソースにグランドレベルが印加されドレインに前
記第１〜第ＮのＯＴＡ―Ｃフィルタの反転出力が夫々印
加されたＮ個のｎ型ＭＯＳトランジスタとを含み、前記
第１〜第ＮのＯＴＡ―Ｃフィルタの非反転出力を前記第
１のレベルに設定しかつこれらフィルタの反転出力を前
記第１のレベルの反転レベルである第２のレベルに設定
するように前記外部信号が設定されることを特徴とする
請求項４記載の電圧制御発振回路。 - 【請求項６】 前記Ｎ個のＯＴＡ―Ｃフィルタの各々
は、 第１入力信号及びその相補信号である第１入力信号バー
と第２入力信号及びその相補信号である第２入力信号バ
ーと第３入力信号及びその相補信号である第３入力信号
バーとを入力とし第１出力信号及びその相補信号である
第１出力信号バーを出力とする第１のＯＴＡ回路と、 第１入力信号及びその相補信号である第１入力信号バー
と第２入力信号及びその相補信号である第２入力信号バ
ーとを入力とし第２出力信号及びその相補信号である第
２出力信号バーを出力とする第２のＯＴＡ回路と、 第１入力信号及びその相補信号である第１入力信号バー
と第２入力信号及びその相補信号である第２入力信号バ
ーとを入力とし第３出力信号及びその相補信号である第
３出力信号バーを出力とする第３のＯＴＡ回路と、 前記第１出力信号とグランドとの間に接続された第１の
容量素子と、 前記第１出力信号バーとグランドとの間に接続された第
２の容量素子と、 前記第２出力信号とグランドとの間に接続された第３の
容量素子と、 前記第２出力信号バーとグランドとの間に接続された第
４の容量素子と、 前記第３出力信号とグランドとの間に接続された第５の
容量素子と、 前記第３出力信号バーとグランドとの間に接続された第
６の容量素子と、を含み、前記第１のＯＴＡ回路の第１
入力信号と前記第１のＯＴＡ回路の第１出力信号バーと
が接続され、前記第１のＯＴＡ回路の第１入力信号バ−
と前記第１のＯＴＡ回路の第１出力信号とが接続され、
前記第１のＯＴＡ回路の第２入力信号が自フィルタの非
反転入力端子に接続され、前記第１のＯＴＡ回路の第２
入力信号バ−が自フィルタの反転入力端子バ−に接続さ
れ、前記第１のＯＴＡ回路の第３入力信号と前記第２の
ＯＴＡ回路の第２出力信号バーとが接続され、前記第１
のＯＴＡ回路の第３入力信号バーと前記第２のＯＴＡ回
路の第２出力信号とが接続され、前記第２のＯＴＡ回路
の第１入力信号と前記第１のＯＴＡ回路の第１出力信号
とが接続され、前記第２のＯＴＡ回路の第１入力信号バ
ーと前記第１のＯＴＡ回路の第１出力信号バーとが接続
され、前記第２のＯＴＡ回路の第２入力信号と前記第３
のＯＴＡ回路の第３出力信号バーとが接続され、前記第
２のＯＴＡ回路の第２入力信号バーと前記第３のＯＴＡ
回路の第３出力信号とが接続され、前記第３のＯＴＡ回
路の第１入力信号と前記第２のＯＴＡ回路の第２出力信
号とが接続され、前記第３のＯＴＡ回路の第１入力信号
バーと前記第２のＯＴＡ回路の第２出力信号バーとが接
続され、前記第３のＯＴＡ回路の第２入力信号と前記第
３のＯＴＡ回路の第３出力信号バーとが接続され、前記
第３のＯＴＡ回路の第２入力信号バーと前記第３のＯＴ
Ａ回路の第３出力信号とが接続され、前記第３のＯＴＡ
回路の第３出力信号が自フィルタの非反転出力端子ＯＵ
Ｔに接続され、前記第３のＯＴＡ回路の第３出力信号バ
ーが自フィルタの反転出力端子ＯＵＴバーに接続されて
なることを特徴とする請求項１〜５のいずれかに記載の
電圧制御発振回路。 - 【請求項７】 前記ＯＴＡ回路の各々は、ゲートに第１
制御信号が接続されソースに電源が接続された第１のｐ
ＭＯＳＦＥＴと、ゲートに第１制御信号が接続されソー
スに電源が接続された第２のｐＭＯＳＦＥＴと、ゲート
に第２制御信号が接続されソースにグランドが接続され
た第１のｎＭＯＳＦＥＴと、ゲートに電源が接続されソ
ースにグランドが接続されドレインに前記第１のｎＭＯ
ＳＦＥＴのドレインが接続された第２のｎＭＯＳＦＥＴ
と、ゲートに第１入力信号が接続されソースに前記第１
のｎＭＯＳＦＥＴのドレインが接続されドレインに前記
第１のｐＭＯＳＦＥＴのドレインが接続された第３のｎ
ＭＯＳＦＥＴと、ゲートに第１入力信号の相補信号であ
る第１入力信号バーが接続されソースに前記第１のｎＭ
ＯＳＦＥＴのドレインが接続されドレインに前記第２の
ｐＭＯＳＦＥＴのドレインが接続された第４のｎＭＯＳ
ＦＥＴと、ゲートに第２入力信号が接続されソースに前
記第１のｎＭＯＳＦＥＴのドレインが接続されドレイン
に前記第１のｐＭＯＳＦＥＴのドレインが接続された第
５のｎＭＯＳＦＥＴと、ゲートに第２入力信号の相補信
号である第２入力信号バーが接続されソースに前記第１
のｎＭＯＳＦＥＴのドレインが接続されドレインに前記
第２のｐＭＯＳＦＥＴのドレインが接続された第６のｎ
ＭＯＳＦＥＴとを含むことを特徴とする請求項６記載の
電圧制御発振回路。 - 【請求項８】 ゲートに前記第２制御信号が接続されソ
ースにグランドが接続された第７のｎＭＯＳＦＥＴと、
ゲートに電源が接続されソースにグランドが接続されド
レイン前記第１のｎＭＯＳＦＥＴのドレインが接続され
た第８のｎＭＯＳＦＥＴと、ゲート及びドレインに前記
第７のｎＭＯＳＦＥＴのドレインが接続されソースに電
源が接続された第３のｐＭＯＳＦＥＴとを更に含み、前
記第３のｐＭＯＳＦＥＴのゲートを前記第１制御信号に
接続したことを特徴とする請求項７記載の電圧制御発振
回路。
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| JP24537796A JP3149797B2 (ja) | 1996-09-18 | 1996-09-18 | 電圧制御発振回路 |
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