JP2015056692A - 発振回路、それを用いた半導体集積回路装置および回転角検出装置 - Google Patents
発振回路、それを用いた半導体集積回路装置および回転角検出装置 Download PDFInfo
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- 230000010355 oscillation Effects 0.000 title claims abstract description 231
- 238000001514 detection method Methods 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 302
- 238000009966 trimming Methods 0.000 claims description 45
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 42
- 230000004048 modification Effects 0.000 description 42
- 238000012986 modification Methods 0.000 description 42
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 32
- 230000007704 transition Effects 0.000 description 32
- 230000004044 response Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 26
- 238000007599 discharging Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 238000006073 displacement reaction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000014509 gene expression Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 2
- 101100284548 Neosartorya fumigata (strain ATCC MYA-4609 / Af293 / CBS 101355 / FGSC A1100) helA gene Proteins 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
- G01C19/00—Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
- G01C19/56—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
- G01C19/5776—Signal processing not specific to any of the devices covered by groups G01C19/5607 - G01C19/5719
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
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- Physics & Mathematics (AREA)
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- Radar, Positioning & Navigation (AREA)
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
Description
すなわち、発振回路は、電流によって充電駆動されその端子電圧が第1の方向に直線的に変化する第1のコンデンサと、第1のコンデンサの充電駆動に並行して電流によって放電駆動されその端子電圧が第1の方向とは逆方向の第2の方向に直線的に変化する第2のコンデンサと、を具備する。第1および第2のコンデンサの各端子電圧が交差する第1のタミングに基づいて発振周期を形成するようにされる。
実施の形態のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)発振回路は、
電流によって充電駆動され、その端子電圧が第1の方向に直線的に変化する第1のコンデンサ(C1)と、
第1のコンデンサ(C1)の充電駆動とともに電流によって放電駆動され、その端子電圧が第1の方向とは逆方向の第2の方向に直線的に変化する第2のコンデンサ(C3)と、
を具備し、
第1および第2のコンデンサ(C1、C3)の各端子電圧が交差する第1のタミング(D)に基づいて発振周期を形成するようにされる。
(2)上記(1)の発振回路は、
第1のタイミング(D)に基づいて、第1のコンデンサ(C1)の端子電圧を第2の方向にプルダウンまたはプルアップし、第2のコンデンサ(C3)の端子電圧を第1の方向にプルアップまたはプルダウンする。
(3)上記(2)の発振回路は、
電流によって充電駆動されその端子電圧が第1の方向に直線的に変化する第3のコンデンサ(C2)と、
第3のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が第2の方向に直線的に変化する第4のコンデンサ(C4)と、
を具備し、
第3および第4のコンデンサ(C2、C4)の各端子電圧が交差する第2のタミング(C、C’)に基づいて発振出力を反転する。
(4)上記(3)の発振回路は、
第2のタイミング(C、C’)に基づいて、第3のコンデンサ(C2)の端子電圧を第2の方向にプルダウンまたはプルアップし、第4のコンデンサ(C4)の端子電圧を第1の方向にプルアップまたはプルダウンする。
(5)上記(4)の発振回路は、
第1の方向は第1の電源端子(VD1)の電位の方向であり、第2の方向は基準電位の方向であり、
第1の電源端子(VD1)の電圧値を調整する第1のトリミング回路(RL4、4、5)と、
第1および第3のコンデンサ(C1、C2)の端子を充電駆動する電流(I8、I9)の電流値と、第2および第4のコンデンサの端子(C3、C4)を放電駆動する電流(I10、I11)の電流値と、を調整する第2のトリミング回路(M20、M211、M212、M21i、7、8)と、
を具備する。
(6)半導体集積回路装置は、
上記(5)の発振回路(10)と、
第1および第2のトリミング回路のトリミングデータを格納する不揮発性メモリモジュール(12)と、
発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路(15)と、
を具備する。
(7)回転角検出装置は、
上記1から5のいずれか1つの発振回路(22)と、
発振回路(22)の発振出力パルスクロックによって制御されるサーボ(23)と、
サーボ(23)から駆動信号を受ける角速度検出素子(24)と、
を具備する。
(8)発振回路は、
第一の電源端子(VD1)と、
第一、第二の端子を有し、該第一の端子を基準電位に接続した第一のコンデンサ(C1)と、
第一のコンデンサ(C1)の第二の端子(N1)と第一の電源端子(VD1)との間に設けられた第一の定電流源(M8)と、
第一の制御信号に基づいて第一のコンデンサ(C1)の第二の端子(N1)と基準電位との間を短絡する第一の短絡回路(M10)と、
第一、第二の端子を有し、該第一の端子を基準電位に接続した第二のコンデンサ(C3)と、
第二のコンデンサ(C3)の第二の端子(N3)と基準電位との間に設けられた第二の定電流源(M14)と、
第一の制御信号に対して反転した極性を有する第二の制御信号に基づいて第二のコンデンサ(C3)の第二の端子(N3)と第一の電源端子(VD1)との間を短絡する第二の短絡回路(M12)と、
第一、第二の端子を有し、該第一の端子を基準電位に接続した第三のコンデンサ(C2)と、
第三のコンデンサ(C2)の第二の端子(N2)と第一の電源端子(VD1)との間に設けられた第三の定電流源(M9)と、
第二の制御信号に基づいて第三のコンデンサ(C2)の第二の端子(N2)と基準電位との間を短絡する第三の短絡回路(M11)と、
第一、第二の端子を有し、該第一の端子を基準電位に接続した第四のコンデンサ(C4)と、
第四のコンデンサ(C4)の第二の端子(N4)と基準電位との間に設けられた第四の定電流源(M15)と、
第一の制御信号に基づいて第四のコンデンサ(C4)の第二の端子(N4)と第一の電源端子(VD1)との間を短絡する第四の短絡回路(M13)と、
第一のコンデンサ(C1)の第二の端子電位と第二のコンデンサ(C3)の第二の端子電位とを比較する第一のコンパレータ(CMP1、CMP3)と、
第三のコンデンサ(C2)の第二の端子電位と第四のコンデンサ(C4)の第二の端子電位とを比較する第二のコンパレータ(CMP2、CMP4)と、
第一のコンパレータ(CMP1、CMP3)の比較出力と第二のコンパレータ(CMP2、CMP3)の比較出力とに基づき第一の制御信号および第二の制御信号を生成する論理回路(L1、L2)と、
を具備し、
論理回路(L1、L2)は、
第一のコンパレータ(CMP1、CMP3)が第一のコンデンサ(C1)の第二の端子電位と第二のコンデンサ(C3)の第二の端子電位との交差を検知して成した比較出力反転から第二のコンパレータ(CMP2、CMP4)が第三のコンデンサ(C2)の第二の端子電位と第四のコンデンサ(C4)の第二の端子電位との交差を検知して成した比較出力反転までの期間内は、第一の制御信号を第一の極性で、また第二の制御信号を第二の極性でそれぞれ出力し、
第二のコンパレータ(CMP2、CMP4)が第三のコンデンサ(C2)の第二の端子電位と第四のコンデンサ(C4)の第二の端子電位との交差を検知して成した比較出力反転から第一のコンパレータ(CMP1、CMP3)が第一のコンデンサ(C1)の第二の端子電位と第二のコンデンサ(C3)の第二の端子電位との交差を検知して成した比較出力反転までの期間内は、第一の制御信号を第二の極性で、また第二の制御信号を第一の極性でそれぞれ出力するように構成し、
第一の短絡回路(M10)は第一の制御信号の第一の極性で活性化し、
第二の短絡回路(M12)は第二の制御信号の第二の極性で活性化し、
第三の短絡回路(M11)は第二の制御信号の第一の極性で活性化し、
第四の短絡回路(M13)は第一の制御信号の第二の極性で活性化するように構成するとともに、第一または第二の制御信号を発振出力として利用する。
(構成)
実施例1に係る発振回路10Aは、定電流生成回路1と比較基準電圧生成回路2と発振回路コア部OSC1を有する。
定電流生成回路1は、PMOSトランジスタM1とオペアンプ(差動増幅器)A1と抵抗R1を有する。PMOSトランジスタM1において、そのドレイン端子を抵抗R1を介してGNDに、そのソース端子を電源端子VCCに、それぞれ接続する。オペアンプA1において、その反転入力端子(−)を参照電圧入力端子VREFに、その非反転入力端子(+)をPMOSトランジスタM1のドレイン端子と抵抗R1の接続点(ノードN7)に、その出力端子をPMOSトランジスタM1のゲート端子に、それぞれ接続する。定電流生成回路1において、オペアンプA1の出力端子とPMOSトランジスタM1のゲート端子の接続点をバイアス出力端子G0としている。オペアンプA1は電源端子VCCの電位とGNDとの間で動作する。
以下、本実施例の動作について、図2の波形図を参照しながら説明する。図2(a)はコンデンサC1の端子(ノードN1)の電位、同図(b)はコンデンサC2の端子(ノードN2)の電位、同図(c)はコンパレータCMP1の出力電圧、同図(d)はコンパレータCMP2の出力電圧、同図(e)は論理回路L1の出力端子Q(発振出力端子OUT)の電圧、同図(f)は論理回路L1の反転出力端子QBの電圧を示している。
I1=VREF/R1 ・・・(1)
と表される。ここで、VREFは参照電圧入力端子VREFの印加電圧、R1は抵抗R1の抵抗値である。
VR=I2×R2=α×I1×R2=α×VREF×R2/R1 ・・・(2)
と表される。ここで、αはPMOSトランジスタM1とPMOSトランジスタM2とのミラー比である。
I3(=I4)=β×I1=β×VREF/R1 ・・・(3)
と表される。ここで、βはPMOSトランジスタM1とPMOSトランジスタM3及びPMOSトランジスタM4のミラー比である。
(a)タイミングA〜タイミングB
いま、論理回路L1の出力端子QがLowレベルへ遷移すると同時に、反転出力端子QBがHighレベルへ遷移するとする。このときNMOSトランジスタM5は、そのゲート端子がLowレベルへ遷移することにより、オン状態からオフ状態へ遷移する。また、NMOSトランジスタM6は、そのゲート端子がHighレベルへ遷移することにより、オフ状態からオン状態へ遷移する。ここで、NMOSトランジスタM5の電流駆動能力は、PMOSトランジスタM3のドレイン電流I3に比べて十分大きく、そのオン状態においては、コンデンサC1の両端子間をほぼ同電位とする短絡回路として機能し得るものとする。なお、コンデンサC2側におけるNMOSトランジスタM6もNMOSトランジスタM5と同様、PMOSトランジスタM4のドレイン電流I4に比べて十分な大きさの電流駆動能力を有しており、コンデンサC2の短絡回路として機能し得るものとする。
やがて、コンデンサC1の端子(ノードN1)の電位が比較基準電圧(VR)に到達すると、図2のタイミングBの如くコンパレータCMP1の出力がHighレベルへ反転し、それを受けて論理回路L1の出力端子QもHighレベルへ反転する。さらに、それを受けてNMOSトランジスタM5がオフ状態からオン状態へ遷移し、それによってコンデンサC1の両端子間が短絡し、放電されてその端子(ノードN1)の電位はGND(0V)に向けて急速に低下し、コンパレータCMP1出力はLowレベルへ復帰する。ここで、図2(a)に記載したように、コンデンサC1の端子(ノードN1)の電位が比較基準電圧(VR)に到達してからコンパレータCMP1の出力及び論理回路L1の出力が反転するまでには、ある有限な遅延時間(td1)を要する。ただし、一般的にCMOS論理ゲートなどで構成される論理回路L1の応答は、コンパレータCMP1の応答に比べて十分速く、よって遅延時間(td1)の大半はコンパレータCMP1の応答時間が占めることになる。
やがてコンデンサC2の端子(ノードN2)の電位が比較基準電圧(VR)に到達すると、図2のタイミングA’の如くコンパレータCMP2の出力がHighレベルへ反転し、それを受けて論理回路L1の出力端子QはLowレベルへ、反転出力端子QBはHighレベルへそれぞれ反転する。また、それを受けてNMOSトランジスタM6がオフ状態からオン状態へ遷移し、それによってコンデンサC2の両端子間が短絡し、放電されてその端子(ノードN2)の電位はGND(0V)に向けて急速に低下し、コンパレータCMP2出力はLowレベルへ復帰する。ここで、コンパレータCMP2はコンパレータCMP1と同じ回路構成が取られる。また、PMOSトランジスタM3とPMOSトランジスタM4の各ドレイン電流I3、I4が同電流となるような各PMOSトランジスタ定数が設定されているものとする。そうすれば、コンデンサC2の端子(ノードN2)の電位が比較基準電圧(VR)に到達してからコンパレータCMP2の出力及び論理回路L1の出力が反転するまでに、コンパレータCMP1側と同様の遅延時間(td2)を要することになる。
TC=C×VR/I3 ・・・(4)
と表され、さらに上記式(2)、式(3)を上式(4)へ代入して
TC=C×(α×VREF×R2/R1)/(β×VREF/R1)
=(α/β)×C×R2 ・・・(5)
を得る。よって、発振周期(T)は、
T=2×(TC+td)
=2×{(α/β)×C×R2+td} ・・・(6)
と表され、参照電圧入力端子VREFの電圧(VREF)に依存しない形となる。
変形例1では、さらに発振周波数の設定を調整可能とする発振回路の例を説明する。
図3は変形例1に係る発振回路の構成を示す回路図である。変形例1に係る発振回路10Bは、実施例1に係る発振回路10Aの定電流生成回路1と比較基準電圧生成回路2をバイアス回路3に置き換えたものである。すなわち、発振回路10Bの発振回路コア部は、発振回路10Aの発振回路コア部OCS1と同じ構成である。ただし、PMOSトランジスタM3、PMOSトランジスタM4の各ゲート端子が接続するバイアス出力端子G0と、比較基準電圧VRを送出する出力端子VRは、いずれもバイアス回路3によって与えられている。
以下、変形例1の動作を説明する。
オペアンプA2の非反転入力(+)の電圧は、反転入力(−)に接続する参照電圧端子VREFの印加電圧と等しくなるようにフィードバック制御され、よってPMOSトランジスタM7に流れる電流I5の電流値をI5とすると、
I5=VREF/R3 ・・・(7)
と表される。ここで、VREFは参照電圧端子VREFの印加電圧、R3はラダー抵抗のGNDからオペアンプA2の非反転入力(+)接続点(ノードN5)までの抵抗値である。
VR=I5×R4=VREF×R4/R3 ・・・(8)
と表される。
TC=C×VR/I3
=C×VR/(γ×I5)
=C×(VREF×R4/R3)/(γ×VREF/R3)
=(1/γ)×C×R4 ・・・(9)
を得る。ここでγは、PMOSトランジスタM7とPMOSトランジスタM3とのミラー比を表す。さらに発振周期(T)は、コンパレータCMP1、コンパレータCMP2の応答遅延時間をtdとすれば、
T=2×(TC+td)
=2×{(1/γ)×C×R4+td} ・・・(10)
となり、実施例1と同様に参照電圧入力端子VREFの電圧(VREF)に依存しない形で得られる。
図4は変形例2に係るバイアス回路の構成を示す図である。またバイアス回路3の構成についても、図3に示した構成に限定されるものではなく、例えば図4に示すような構成としても良い。
以下、本実施例の動作について図6を参照しながら説明する。図6(a)はコンデンサC1、C3の端子(ノードN1、N3)の電位、同図(b)はコンデンサC2、C4の端子(ノードN2、N4)の電位、同図(c)はコンパレータCMP1の出力電圧、同図(d)はコンパレータCMP2の出力電圧、同図(e)は論理回路L1の出力端子Q(発振出力端子OUT)の電圧、同図(f)は論理回路L1の反転出力端子QBの電圧を示している。
(a)タイミングC〜タイミングD
いま、図6におけるタイミングCで論理回路L1の出力端子QがLowレベルへ遷移すると同時に反転出力端子QBがHighレベルへ遷移したとする。このときコンデンサC1側の短絡回路であるNMOSトランジスタM10は、そのゲート端子がLowレベルへ遷移したことによりオフ状態へ遷移し、またコンデンサC3側の短絡回路であるPMOSトランジスタM12もそのゲート端子がHighレベルへ遷移したことによりやはりオフ状態へ遷移することになる。なお、タイミングCに至る直前においては、NMOSトランジスタM10およびPMOSトランジスタM12がいずれもオン状態にあるから、コンデンサC1の端子(ノードN1)の電位はほぼGND(0V)に、またコンデンサC3の端子電位はほぼVD1に固定されている。
タイミングDにおいて、コンパレータCMP1出力のHighレベル反転を受けて論理回路L1の出力端子QがHighレベルへ遷移し、反転出力端子QBがLowレベルへ遷移する。これによりNMOSトランジスタM10及びPMOSトランジスタM12がオン状態へ遷移し、コンデンサC1の端子(ノードN1)はGNDへプルダウン、コンデンサC3の端子(ノードN3)はVD1へプルアップされる。それによって、コンデンサC1の端子(ノードN1)の電位に対するコンデンサC3の端子(ノードN3)の電位が急速に上昇し、コンパレータCMP1出力はLowレベルへ復帰する。またそのときNMOSトランジスタM11及びPMOSトランジスタM13がオフ状態へ遷移するから、コンデンサC2においては電流I9による充電が開始され、コンデンサC2の端子(ノードN2)の電位はGND(0V)からVD1に向かって直線的に上昇する。また同時に、コンデンサC4においては電流I11による放電が開始され、コンデンサC4の端子(ノードN4)の電位はVD1からGND(0V)へ向けて直線的に低下する。電流I9と電流I11が同じ電流値であれば、タイミングC以降のコンデンサC1、コンデンサC3側の場合と同様に、VD1の1/2電圧でコンデンサC2とコンデンサC4の端子(ノードN2、N4)の電位が交差することになる。
このタイミングC’において、コンパレータCMP2出力のHighレベルへの反転を受けて論理回路L1の反転出力端子QB側がHighレベルへ、出力端子Q側がLowレベルへ遷移すると、NMOSトランジスタM10及びPMOSトランジスタM12がオフ状態へ遷移して、再び電流I8及び電流I10によるコンデンサC1の充電及びコンデンサC3の放電が開始される。また同時にNMOSトランジスタM11及びPMOSトランジスタM13がオン状態へ遷移し、コンデンサC2端子(ノードN2)はGNDにプルダウン、コンデンサC4端子(ノードN4)はVD1にプルアップされ、それによってコンデンサC2の端子(ノードN2)の電位に対するコンデンサC4の端子(ノードN4)の電位が急速に上昇し、コンパレータCMP2出力はLowレベルへ復帰する。この状態は、先に説明したタイミングCの状態と等価であり、以降、上記で説明した動作が繰り返されることになる。
変形例3は、発振周波数の調整を可能とし、発振周波数精度確保にさらに優位な発振回路を提供するものである。
バイアス回路6は、電源端子VCCと参照電圧入力端子VREF及び出力端子IB、VD1、VD2を有する。コンパレータCMP3において、その反転入力端子(−)をPMOSトランジスタM8のドレイン端子とコンデンサC1との接続点(ノードN1)に、その非反転入力端子(+)をNMOSトランジスタM14のドレイン端子とコンデンサC3との接続点(ノードN3)に、出力端子を論理回路L2のセット信号入力端子Sに、それぞれ接続する。コンパレータCMP4において、その反転入力端子(−)をPMOSトランジスタM9のドレイン端子とコンデンサC2との接続点(ノードN2)に、その非反転入力端子(+)をNMOSトランジスタM15のドレイン端子とコンデンサC4との接続点(ノードN4)に、その出力端子を論理回路L2のリセット信号入力端子Rに、それぞれ接続する。論理回路L2の出力端子Qを発振出力端子OUTへ接続している。なお、論理回路L2の出力端子QBから発振出力を取り出してもよい。
まず、バイアス回路6におけるオペアンプA2、PMOSトランジスタM7及びラダー抵抗RL4、さらにアナログスイッチ回路4、デコーダー回路5の構成については、図3に示した変形例1のバイアス回路3と同様であり、PMOSトランジスタM7のドレイン電流I12の電流値をI12とすると、式(7)の抵抗値R3をR5に置き換えて
I12=VREF/R5 ・・・(11)
と表され、やはり電源端子VCCの電圧に依存しない定電流となる。なお、それらの構成については、図3の変形例1に係るバイアス回路3の構成に替えて図4の変形例2に係るバイアス回路3Aの構成とすることは、もちろん可能である。
I6=δ×I12=δ×VREF/R5 ・・・(12)
と表せる。
VR(=VD1)=I12×R6=VREF×R6/R5 ・・・(13)
と表せる。よって、出力端子VD1の電圧(VD1)は、コンデンサC1〜コンデンサC4を充放電駆動する定電流源、すなわちPMOSトランジスタM8、M9、及びNMOSトランジスタM14、M15の電流値と一定の関係にあるPMOSトランジスタM16の電流I6の電流値(I6)と比例関係にある。すなわち、式(12)、式(13)よりVD1とI6の関係は、
VD1=(1/δ)×R6×I6 ・・・(14)
と表せる。
VD2=I12×R6’=VREF×R6’/R5 ・・・(15)
と表せる。なお、式(13)におけるR6は、周波数トリミング用信号入力端子T1〜Tnの入力信号に応じて変化するが、式(15)におけるR6’は図7の変形例3においてはGNDからラダー抵抗RL4の最上端までの抵抗値となり、固定値である。ただし、これに限定されるものではなく、ラダー抵抗RL4の任意の分圧点までの抵抗値を使った構成としても良い。
TC’=C×(1/2)×VD1/I8
=C×(1/2)×VD1/(ε×I6) ・・・(16)
と表される。ここで、CはコンデンサC1、C2、C3、C4の容量値、VD1は電源端子VD1の電圧値、I6は電流I6の電流値、I8は電流I8の電流値、またεはPMOSトランジスタM16とPMOSトランジスタM8とのミラー比を表す。なお、電流I8、I9、I10、I11が同電流値であるから、PMOSトランジスタM16とPMOSトランジスタM9のミラー比、さらにPMOSトランジスタM16とPMOSトランジスタM17を介したNMOSトランジスタM14及びNMOSトランジスタM15までの総合的なミラー比もεであるものとする。
TC’=C×(1/2)×(VREF×R6/R5)/(ε×δ×VREF/R5)
={1/(2×ε×δ)}×C×R6 ・・・(17)
と表される。さらに発振周期(T)については、図6に示したように充放電時間(TC’)にコンパレータの応答遅延時間(td’)を加えたものが半周期となるから、発振周期(T)は
T=2×(TC’+td’)
=2×{1/(2×ε×δ)}×C×R6+2×td’
=C×R6/(ε×δ)+2×td’ ・・・(18)
と表され、参照電圧(VREF)や電圧(VD1)に依存しない形で与えられる。そして抵抗値(R6)は、周波数トリミング用信号入力端子T1〜Tnの入力信号に応じて変化することから、周波数トリミング用信号入力端子T1〜Tnの入力信号によって、発振周期(T)、すなわち発振周波数を調整可能であることを示している。なお、式(18)におけるコンパレータ応答遅延時間(td’)については、実施例2の発振回路10C場合と同様に、充電によって上昇中のコンデンサC1の端子(ノードN1)の電位(またはコンデンサC2の端子(ノードN2)の電位)と、放電によって降下中のコンデンサC3の端子(ノードN3)の電位(またはコンデンサC4の端子(ノードN4)の電位)とを比較する構成であることから、コンパレータCMP3、CMP4の各反転入力端子(−)と非反転入力端子(+)との間の電位差が早期に拡大し、よって実施例2と同様、コンパレータの応答を高速化して温度変動などのパラメータ変動に対する応答遅延時間(td’)の変動を抑制する効果を有している。
なお、本変形例におけるコンパレータCMP3、CMP4を実施例2におけるコンパレータCMP1、CMP2と同様の入力接続関係で構成することももちろん可能である。その場合は論理回路L2を論理回路L1と同様の機能、すなわちセット信号入力端子S、リセット信号入力端子Rに立上りエッジが入力されたときに出力端子Q、反転出力端子QBが反転する構成とする。具体例としては、論理回路L2におけるNANDゲートG1、G2をNORゲートに置き換えるとともに、インバータG3の出力を出力端子Q、インバータG4出力側を反転出力端子QBとすれば良い。
変形例4は、変形例3における発振周波数の調整範囲を拡大することができる発振回路を提供するものである。
[特許文献2]特開2011−58860号公報
[特許文献3]特開2011−64515号公報
VCO22は、実施例1、2および変形例1〜4に記載した発振回路が使用される。VCO22は、SERVO23の基本クロックを生成する。
2 ・・・ 比較基準電圧生成回路
3,6,61・・・ バイアス回路
4,7 ・・・ アナログスイッチ回路
5,8 ・・・ デコーダー回路
9 ・・・ 半導体集積回路装置
10,10A,10B,10C,10D ・・・ 発振回路
12 ・・・ 不揮発性メモリモジュール
21 ・・・ 回転角検出装置
22 ・・・ 発振回路(VCO)
23 ・・・ サーボ(SERVO)
24 ・・・ 角速度検出素子(MEMS)
C1,C2,C3,C4 ・・・ コンデンサ
R1,R2,R3,R4,R5,R6 ・・・抵抗
A1,A2,A3,A4,A30 ・・・ オペアンプ
CMP1,CMP2,CMP3,CMP4 ・・・ コンパレータ
L1,L2 ・・・ 論理回路
M1,M2,M3,M4,M7,M8,M9,M12,M13,M16,M17,M19,M22,M23,M31,M32 ・・・ PMOSトランジスタ
M5,M6,M10,M11,M14,M15,M18,M20,M21,M211,M12〜M21i,M30 ・・・ NMOSトランジスタ
N1,N2,N3,N4,N5,N6,N7,N8 ・・・ ノード
RL2,RL4 ・・・ ラダー抵抗
VCC ・・・ 電源端子
VREF ・・・ 参照電圧入力端子
G0 ・・・ バイアス出力端子
VR ・・・ 比較基準電圧出力端子
VD1,VD2 ・・・ バイアス回路の電圧出力端子
IB ・・・ バイアス回路の出力端子(定電流吸い込み用)
IB0 ・・・ 定電流バイアス源
OUT ・・・ 発振出力端子
T1,T2,〜,Tn,Tn+1,Tn+2,〜,Tn+m ・・・ 周波数トリミング用信号入力端子
Claims (15)
- 電流によって充電駆動され、その端子電圧が第1の方向に直線的に変化する第1のコンデンサと、
第1のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が前記第1の方向とは逆方向の第2の方向に直線的に変化する第2のコンデンサと、
を具備し、
前記第1および第2のコンデンサの各端子電圧が交差する第1のタミングに基づいて発振周期を形成するようにされる発振回路。 - 請求項1において、
前記第1のタイミングに基づいて、前記第1のコンデンサの端子電圧を前記第2の方向にプルダウンまたはプルアップし、前記第2のコンデンサの端子電圧を前記第1の方向にプルアップまたはプルダウンする発振回路。 - 請求項2において、
電流によって充電駆動されその端子電圧が前記第1の方向に直線的に変化する第3のコンデンサと、
第3のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が前記第2の方向に直線的に変化する第4のコンデンサと、
を具備し、
前記第3および第4のコンデンサの各端子電圧が交差する第2のタミングに基づいて発振出力を反転する発振回路。 - 請求項3において、
前記第2のタイミングに基づいて、前記第3のコンデンサの端子電圧を前記第2の方向にプルダウンまたはプルアップし、前記第4のコンデンサの端子電圧を前記第1の方向にプルアップまたはプルダウンする発振回路。 - 請求項4において、
前記第1の方向は第1の電源端子の電位の方向であり、前記第2の方向は基準電位の方向であり、
前記第1の電源端子の電圧値を調整する第1のトリミング回路と、
前記第1および第3のコンデンサの端子を充電駆動する電流の電流値と、前記第2および第4のコンデンサの端子を放電駆動する電流の電流値と、を調整する第2のトリミング回路と、
を具備する発振回路。 - 請求項5の発振回路と、
前記第1および第2のトリミング回路のトリミングデータを格納する不揮発性メモリモジュールと、
前記発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路と、
を具備する半導体集積回路装置。 - 請求項1から5のいずれか1項の発振回路と、
前記発振回路の発振出力パルスクロックによって制御されるサーボと、
前記サーボから駆動信号を受ける角速度検出素子と、
を具備する回転角検出装置。 - 第一の電源端子と、
第一、第二の端子を有し、該第一の端子を基準電位に接続した第一のコンデンサと、
前記第一のコンデンサの第二の端子と前記第一の電源端子との間に設けられた第一の定電流源と、
第一の制御信号に基づいて前記第一のコンデンサの第二の端子と前記基準電位との間を短絡する第一の短絡回路と、
第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第二のコンデンサと、
前記第二のコンデンサの第二の端子と前記基準電位との間に設けられた第二の定電流源と、
前記第一の制御信号に対して反転した極性を有する第二の制御信号に基づいて前記第二のコンデンサの第二の端子と前記第一の電源端子との間を短絡する第二の短絡回路と、
第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第三のコンデンサと、
前記第三のコンデンサの第二の端子と前記第一の電源端子との間に設けられた第三の定電流源と、
前記第二の制御信号に基づいて前記第三のコンデンサの第二の端子と前記基準電位との間を短絡する第三の短絡回路と、
第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第四のコンデンサと、
前記第四のコンデンサの第二の端子と前記基準電位との間に設けられた第四の定電流源と、
前記第一の制御信号に基づいて前記第四のコンデンサの第二の端子と前記第一の電源端子との間を短絡する第四の短絡回路と、
前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位とを比較する第一のコンパレータと、
前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位とを比較する第二のコンパレータと、
前記第一のコンパレータの比較出力と第二のコンパレータの比較出力とに基づき前記第一の制御信号および第二の制御信号を生成する論理回路と、
を具備し、
前記論理回路は、
前記第一のコンパレータが前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位との交差を検知して成した比較出力反転から前記第二のコンパレータが前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位との交差を検知して成した比較出力反転までの期間内は、前記第一の制御信号を第一の極性で、また前記第二の制御信号を第二の極性でそれぞれ出力し、
前記第二のコンパレータが前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位との交差を検知して成した比較出力反転から前記第一のコンパレータが前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位との交差を検知して成した比較出力反転までの期間内は、前記第一の制御信号を第二の極性で、また前記第二の制御信号を第一の極性でそれぞれ出力するように構成し、
前記第一の短絡回路は前記第一の制御信号の第一の極性で活性化し、
前記第二の短絡回路は前記第二の制御信号の第二の極性で活性化し、
前記第三の短絡回路は前記第二の制御信号の第一の極性で活性化し、
前記第四の短絡回路は前記第一の制御信号の第二の極性で活性化するように構成するとともに、前記第一または第二の制御信号を発振出力として利用する発振回路。 - 請求項8において、
さらに第二の電源端子を具備し、
前記第一および第二のコンパレータ、および前記論理回路は、前記第二の電源端子から電源供給される発振回路。 - 請求項8または請求項9において、
前記第一の電源端子へ印加する電圧は、前記第一、第二、第三、および第四の定電流源の電流値と比例関係を有する発振回路。 - 請求項8または請求項9において、
反転入力端子、非反転入力端子と出力端子を有し、前記第一または第二の電源端子とは別の第三の電源端子と基準電位との間で作動する差動増幅器と、
ソース端子を第三の電源端子へ接続し、そのゲート端子は前記差動増幅器の出力端子によって直接または間接的に制御される第一導電形の第一のMOSトランジスタと、
複数の抵抗を直列接続し、一端を基準電位ヘ、他端を第一のMOSトランジスタのドレイン端子へ接続し、任意の抵抗接続点を前記差動増幅器の非反転入力端子へ接続した分圧回路と、
前記第一のMOSトランジスタとゲート端子及びソース端子を各々共通接続した第一導電形の第二のMOSトランジスタと、
ドレイン端子を前記第二のMOSトランジスタのドレイン端子へ、ソース端子を基準電位へそれぞれ接続し、ゲート端子をドレイン端子へ短絡接続した第二導電形の第三のMOSトランジスタと、
前記第三のMOSトランジスタとソース端子、ゲート端子を各々共通接続した第二導電形の第四のMOSトランジスタと、
ドレイン端子を前記第四のMOSトランジスタのドレイン端子へ、ソース端子を第一の電源端子へそれぞれ接続し、ゲート端子をドレイン端子へ短絡接続した第一導電形の第五のMOSトランジスタと、
を具備し、
前記第五のMOSトランジスタとソース端子、ゲート端子を各々共通接続した第一導電形の第六、および第七のMOSトランジスタによってそれぞれ前記第一の定電流源並びに前記第三の定電流源を構成し、
前記第六のMOSトランジスタとソース端子、ゲート端子を各々共通接続した第二導電形の第八、および第九のMOSトランジスタによってそれぞれ第二の定電流源並びに第四の定電流源を構成し、
前記第一の電源端子へ印加する電圧は、前記分圧回路内の任意の抵抗接続点から取り出した電圧を基に生成する発振回路。 - 請求項11において、
複数ビットからなるトリミング制御入力信号端子と、
複数のアナログスイッチから成り、各アナログスイッチの一端は分圧回路内の複数の抵抗接続点に接続し、各アナログスイッチの他端を共通接続して出力端子としたアナログスイッチ回路と、
前記トリミング制御入力信号端子からの信号に基づき前記アナログスイッチ回路内の各アナログスイッチを選択的にオン制御するデコーダー回路と、
を具備し、
前記第一の電源端子へ供給する電圧は、前記アナログスイッチ回路の出力端子から取り出した電圧を基に生成されるとともに、前記トリミング制御入力信号端子への入力信号に基づいてその電圧が調整される発振回路。 - 請求項8または請求項9において、
前記第一の電源端子の電圧値を調整する第一のトリミング回路と、
前記第一、第二、第三、および第四の定電流値を調整する第二のトリミング回路と、
を具備する発振回路。 - 請求項8から請求項13のいずれか1項の発振回路と、
前記発振回路の発振周波数トリミングデータを格納する不揮発性メモリモジュールと、
前記発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路と、
を具備する半導体集積回路装置。 - 請求項8から請求項13のいずれか1項の発振回路と、
前記発振回路の発振出力パルスクロックによって制御されるサーボと、
前記サーボから駆動信号を受ける角速度検出素子と、
を具備する回転角検出装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013187544A JP6153828B2 (ja) | 2013-09-10 | 2013-09-10 | 発振回路、それを用いた半導体集積回路装置および回転角検出装置 |
PCT/JP2014/052389 WO2015037252A1 (ja) | 2013-09-10 | 2014-02-03 | 発振回路、それを用いた半導体集積回路装置および回転角検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013187544A JP6153828B2 (ja) | 2013-09-10 | 2013-09-10 | 発振回路、それを用いた半導体集積回路装置および回転角検出装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015056692A true JP2015056692A (ja) | 2015-03-23 |
JP2015056692A5 JP2015056692A5 (ja) | 2016-04-14 |
JP6153828B2 JP6153828B2 (ja) | 2017-06-28 |
Family
ID=52665381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013187544A Active JP6153828B2 (ja) | 2013-09-10 | 2013-09-10 | 発振回路、それを用いた半導体集積回路装置および回転角検出装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6153828B2 (ja) |
WO (1) | WO2015037252A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017038150A (ja) * | 2015-08-07 | 2017-02-16 | 株式会社東芝 | 発振器 |
WO2018029929A1 (ja) * | 2016-08-08 | 2018-02-15 | 日立オートモティブシステムズ株式会社 | 慣性検出装置 |
KR20180131476A (ko) * | 2017-05-31 | 2018-12-10 | 에이블릭 가부시키가이샤 | 이장형 발진기, 및 이장형 발진기를 구비한 무선 기기 |
JP2019194528A (ja) * | 2018-05-01 | 2019-11-07 | ファナック株式会社 | アブソリュート型エンコーダ |
WO2022190517A1 (ja) * | 2021-03-12 | 2022-09-15 | オムロン株式会社 | 距離センサ |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022143734A (ja) * | 2021-03-18 | 2022-10-03 | セイコーエプソン株式会社 | 半導体集積回路 |
CN113258903B (zh) * | 2021-04-27 | 2024-03-22 | 瑞萨集成电路设计(北京)有限公司 | 振荡器及其工作方法 |
CN114388017A (zh) * | 2021-12-29 | 2022-04-22 | 中天弘宇集成电路有限责任公司 | 振荡电路及存储器 |
CN116996045A (zh) * | 2022-04-26 | 2023-11-03 | 长鑫存储技术有限公司 | 信号产生器和存储器 |
US11703905B1 (en) | 2022-04-26 | 2023-07-18 | Changxin Memory Technologies, Inc. | Clock generation circuit, equidistant four-phase signal generation method, and memory |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738388A (ja) * | 1993-07-16 | 1995-02-07 | Toshiba Corp | クロック発生回路 |
JPH0969760A (ja) * | 1995-03-31 | 1997-03-11 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 発振電気信号を生成する方法、発振回路、および集積回路 |
JPH11103239A (ja) * | 1997-05-30 | 1999-04-13 | St Microelectron Inc | 制御可能なデューティサイクルを有する精密オシレータ回路及び関連方法 |
JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
JP2007243922A (ja) * | 2006-02-09 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 発振回路 |
JP2009135889A (ja) * | 2007-11-01 | 2009-06-18 | Denso Corp | 信号形成回路 |
JP2009232059A (ja) * | 2008-03-21 | 2009-10-08 | Denso Corp | 三角波発振回路 |
JP2011259167A (ja) * | 2010-06-08 | 2011-12-22 | On Semiconductor Trading Ltd | 三角波発生回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011087064A (ja) * | 2009-10-14 | 2011-04-28 | Sharp Corp | 検知装置及びそれを内蔵した電子機器 |
US8085099B2 (en) * | 2010-04-06 | 2011-12-27 | Sandisk Technologies Inc. | Self-calibrating relaxation oscillator based clock source |
-
2013
- 2013-09-10 JP JP2013187544A patent/JP6153828B2/ja active Active
-
2014
- 2014-02-03 WO PCT/JP2014/052389 patent/WO2015037252A1/ja active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738388A (ja) * | 1993-07-16 | 1995-02-07 | Toshiba Corp | クロック発生回路 |
JPH0969760A (ja) * | 1995-03-31 | 1997-03-11 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 発振電気信号を生成する方法、発振回路、および集積回路 |
JPH11103239A (ja) * | 1997-05-30 | 1999-04-13 | St Microelectron Inc | 制御可能なデューティサイクルを有する精密オシレータ回路及び関連方法 |
JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
JP2007243922A (ja) * | 2006-02-09 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 発振回路 |
JP2009135889A (ja) * | 2007-11-01 | 2009-06-18 | Denso Corp | 信号形成回路 |
JP2009232059A (ja) * | 2008-03-21 | 2009-10-08 | Denso Corp | 三角波発振回路 |
JP2011259167A (ja) * | 2010-06-08 | 2011-12-22 | On Semiconductor Trading Ltd | 三角波発生回路 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017038150A (ja) * | 2015-08-07 | 2017-02-16 | 株式会社東芝 | 発振器 |
WO2018029929A1 (ja) * | 2016-08-08 | 2018-02-15 | 日立オートモティブシステムズ株式会社 | 慣性検出装置 |
KR20180131476A (ko) * | 2017-05-31 | 2018-12-10 | 에이블릭 가부시키가이샤 | 이장형 발진기, 및 이장형 발진기를 구비한 무선 기기 |
KR102420193B1 (ko) | 2017-05-31 | 2022-07-12 | 에이블릭 가부시키가이샤 | 이장형 발진기, 및 이장형 발진기를 구비한 무선 기기 |
JP2019194528A (ja) * | 2018-05-01 | 2019-11-07 | ファナック株式会社 | アブソリュート型エンコーダ |
CN110426065A (zh) * | 2018-05-01 | 2019-11-08 | 发那科株式会社 | 绝对式编码器 |
US10739168B2 (en) | 2018-05-01 | 2020-08-11 | Fanuc Corporation | Absolute encoder comprising a clock control circuit to change the pulse width of each backup clock pulse |
WO2022190517A1 (ja) * | 2021-03-12 | 2022-09-15 | オムロン株式会社 | 距離センサ |
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Publication number | Publication date |
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JP6153828B2 (ja) | 2017-06-28 |
WO2015037252A1 (ja) | 2015-03-19 |
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