JPH0760988B2 - フィルタ回路 - Google Patents
フィルタ回路Info
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- JPH0760988B2 JPH0760988B2 JP5024620A JP2462093A JPH0760988B2 JP H0760988 B2 JPH0760988 B2 JP H0760988B2 JP 5024620 A JP5024620 A JP 5024620A JP 2462093 A JP2462093 A JP 2462093A JP H0760988 B2 JPH0760988 B2 JP H0760988B2
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- circuit
- clock
- signal
- integrated
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
- H03H1/02—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network of RC networks, e.g. integrated networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
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- Networks Using Active Elements (AREA)
- Filters And Equalizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフィルタ回路に関し、特
に半導体集積回路に内蔵したＣＲ型のフィルタ回路に関
する。
に半導体集積回路に内蔵したＣＲ型のフィルタ回路に関
する。
【０００２】
【従来の技術】ＣＲフィルタ回路は、信号波形の整形や
Ａ／Ｄ変換時の量子化雑音すなわちエイリアスの除去等
さまざまな目的で半導体集積回路に集積化される。その
場合、容量（Ｃ）および抵抗（Ｒ）はそれぞれ材料固有
の体積抵抗率および誘電率を利用し、加工の形状および
寸法によってその絶対値を制御する。しかし、上記絶対
値は温度や製造プロセスによる材料の状態に起因する上
記体積抵抗率および誘電率のばらつきや加工精度によ
り、一般にＣＲそれぞれについて２０〜３０％程度変動
する。そのためＣＲフィルタ回路として構成した場合に
は、遮断周波数や通過帯域幅の分散が５０％以上となる
こともまれではない。この種のＣＲフィルタ回路の多く
の用途では上記分散は許容されず、製造後の調整により
これを補正する必要があった。
Ａ／Ｄ変換時の量子化雑音すなわちエイリアスの除去等
さまざまな目的で半導体集積回路に集積化される。その
場合、容量（Ｃ）および抵抗（Ｒ）はそれぞれ材料固有
の体積抵抗率および誘電率を利用し、加工の形状および
寸法によってその絶対値を制御する。しかし、上記絶対
値は温度や製造プロセスによる材料の状態に起因する上
記体積抵抗率および誘電率のばらつきや加工精度によ
り、一般にＣＲそれぞれについて２０〜３０％程度変動
する。そのためＣＲフィルタ回路として構成した場合に
は、遮断周波数や通過帯域幅の分散が５０％以上となる
こともまれではない。この種のＣＲフィルタ回路の多く
の用途では上記分散は許容されず、製造後の調整により
これを補正する必要があった。
【０００３】従来、上記ばらつきの補正は、予め上記容
量が最も大きい方に変化した場合に所望の時定数が得ら
れるような上記抵抗すなわち最小抵抗を設定し、さらに
ヒューズ等で短絡した小さい値の調整用抵抗を複数個準
備しておき、製造後の特性測定結果により、これら調整
用抵抗を短絡してある上記ヒューズ等をレーザ等で溶断
することにより所望の特性を得るというというものであ
った。
量が最も大きい方に変化した場合に所望の時定数が得ら
れるような上記抵抗すなわち最小抵抗を設定し、さらに
ヒューズ等で短絡した小さい値の調整用抵抗を複数個準
備しておき、製造後の特性測定結果により、これら調整
用抵抗を短絡してある上記ヒューズ等をレーザ等で溶断
することにより所望の特性を得るというというものであ
った。
【０００４】従来のこの種のフィルタ回路の一例を示す
図９を参照すると、フィルタを構成する容量２０と、容
量２０が最も大きい方に変化した場合に所望の時定数と
なるような抵抗値の抵抗１９と、補正用の抵抗１６〜１
８と、製造時には各々抵抗１６〜１８を短絡しているヒ
ューズ２１〜２３とを備えていた。
図９を参照すると、フィルタを構成する容量２０と、容
量２０が最も大きい方に変化した場合に所望の時定数と
なるような抵抗値の抵抗１９と、補正用の抵抗１６〜１
８と、製造時には各々抵抗１６〜１８を短絡しているヒ
ューズ２１〜２３とを備えていた。
【０００５】製造後に電気特性の測定を実施し、この測
定結果例えば抵抗１９に抵抗１６と１７とを加えれば所
望特性を満足するという場合には、対応するヒューズ２
１，２３を電流あるいはレーザ等により切断し、所望の
特性を得るというものであった。
定結果例えば抵抗１９に抵抗１６と１７とを加えれば所
望特性を満足するという場合には、対応するヒューズ２
１，２３を電流あるいはレーザ等により切断し、所望の
特性を得るというものであった。
【０００６】
【発明が解決しようとする課題】上述した従来のフィル
タ回路は、検査工程において特性の測定およびヒュー
ズ、配線材料等の切断による調整が行われるために、そ
のための設備を必要とするという欠点があり、また、抵
抗および容量の数値調整のために余分の検査工数が必要
となって製造コストが上昇するという欠点がある。更
に、抵抗値調整用として、ヒューズおよび配線材料等の
切断時におけるストレスにより、半導体集積回路自体の
信頼性が低下するという欠点があった。
タ回路は、検査工程において特性の測定およびヒュー
ズ、配線材料等の切断による調整が行われるために、そ
のための設備を必要とするという欠点があり、また、抵
抗および容量の数値調整のために余分の検査工数が必要
となって製造コストが上昇するという欠点がある。更
に、抵抗値調整用として、ヒューズおよび配線材料等の
切断時におけるストレスにより、半導体集積回路自体の
信頼性が低下するという欠点があった。
【０００７】
【課題を解決するための手段】本発明のフィルタ回路
は、第一の抵抗と第一の容量とから成る第一の時定数回
路と、前記第一の抵抗に供給する入力信号を開閉する第
一のスイッチ回路と、前記第一の時定数回路と同一の材
料およびプロセスにより同一チップ上に形成した第二の
抵抗および第二の容量とを有しクロックの反転信号を積
分した第一の積分信号を生成する第二の時定数回路と、
前記クロックと前記第一の積分信号との論理積演算を行
いこの論理積演算結果により前記第一のスイッチ回路の
開閉を制御するスイッチ制御信号を出力する論理回路と
を備えて構成されている。
は、第一の抵抗と第一の容量とから成る第一の時定数回
路と、前記第一の抵抗に供給する入力信号を開閉する第
一のスイッチ回路と、前記第一の時定数回路と同一の材
料およびプロセスにより同一チップ上に形成した第二の
抵抗および第二の容量とを有しクロックの反転信号を積
分した第一の積分信号を生成する第二の時定数回路と、
前記クロックと前記第一の積分信号との論理積演算を行
いこの論理積演算結果により前記第一のスイッチ回路の
開閉を制御するスイッチ制御信号を出力する論理回路と
を備えて構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明のフィルタ回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【００１０】本実施例のフィルタ回路は、図１に示すよ
うに、クロック入力端子３１と信号入力端子３２および
信号出力端子３３に対応してインバータ１と抵抗２およ
び６とＡＮＤ回路３とから成る補償回路４０と、容量４
および７と、アナログスイッチ５とを備えて構成され
る。また、図２は、本実施例の動作を示すタイミング図
である。
うに、クロック入力端子３１と信号入力端子３２および
信号出力端子３３に対応してインバータ１と抵抗２およ
び６とＡＮＤ回路３とから成る補償回路４０と、容量４
および７と、アナログスイッチ５とを備えて構成され
る。また、図２は、本実施例の動作を示すタイミング図
である。
【００１１】図１において、信号入力端子３２に入力さ
れたアナログ信号は、アナログスイッチ５に入力され
る。他方クロック入力端子３１より入力されたクロック
Ａは、ＡＮＤ回路３の一方の入力端およびインバータ１
に入力され、インバータ１により反転されたクロックＡ
は、抵抗２および容量４による回路により積分されて、
その積分出力ＢはＡＮＤ回路３の他の入力端に入力され
る。ＡＮＤ回路３の論理積出力Ｃは、開閉制御信号とし
てアナログスイッチ５に入力される。ＡＮＤ回路３に入
力する積分出力Ｂに対しては、図２に見られるように、
入力しきい値電圧Ｖt を越えている時間ＴA の間、論理
積出力Ｃとしてパルス幅ＴA で周期がクロックＡの周期
ＴC と等しいパレス列が出力される。
れたアナログ信号は、アナログスイッチ５に入力され
る。他方クロック入力端子３１より入力されたクロック
Ａは、ＡＮＤ回路３の一方の入力端およびインバータ１
に入力され、インバータ１により反転されたクロックＡ
は、抵抗２および容量４による回路により積分されて、
その積分出力ＢはＡＮＤ回路３の他の入力端に入力され
る。ＡＮＤ回路３の論理積出力Ｃは、開閉制御信号とし
てアナログスイッチ５に入力される。ＡＮＤ回路３に入
力する積分出力Ｂに対しては、図２に見られるように、
入力しきい値電圧Ｖt を越えている時間ＴA の間、論理
積出力Ｃとしてパルス幅ＴA で周期がクロックＡの周期
ＴC と等しいパレス列が出力される。
【００１２】ここで、積分出力Ｂの信号波形Ｖｂは、抵
抗２の抵抗値Ｒ2 、容量４の容量値Ｃ4 および入力ステ
ップ信号の立上がりの時間Ｔにより、近似的に次式のよ
うに示される。
抗２の抵抗値Ｒ2 、容量４の容量値Ｃ4 および入力ステ
ップ信号の立上がりの時間Ｔにより、近似的に次式のよ
うに示される。
【００１３】
【００１４】この論理積出力１０３のパルス列を受け
て、アナログスイッチ５は、論理積出力Ｃが“Ｈ”レベ
ルとなるＴA の間においてのみ閉路状態となり、前記ア
ナログ信号はアナログスイッチ５を経由して、抵抗６お
よび容量７より成る積分回路に出力される。そして、ア
ナログスイッチ５を介して出力される信号は、抵抗６お
よび容量７より成る積分回路において積分され、信号出
力端子３３を介して出力される。このように、容量７を
出入する電荷がアナログスイッチ５の制御により、これ
を常時導通させたときの電荷のＴA ／ＴC となるため、
このフィルタ回路の遮断周波数ｆc は次式（２）で示さ
れ、容量７の容量値Ｃ7 をＴC ／ＴA 倍した容量値と抵
抗６の抵抗値Ｒ6 とによるフィルタ回路と同一となる。
て、アナログスイッチ５は、論理積出力Ｃが“Ｈ”レベ
ルとなるＴA の間においてのみ閉路状態となり、前記ア
ナログ信号はアナログスイッチ５を経由して、抵抗６お
よび容量７より成る積分回路に出力される。そして、ア
ナログスイッチ５を介して出力される信号は、抵抗６お
よび容量７より成る積分回路において積分され、信号出
力端子３３を介して出力される。このように、容量７を
出入する電荷がアナログスイッチ５の制御により、これ
を常時導通させたときの電荷のＴA ／ＴC となるため、
このフィルタ回路の遮断周波数ｆc は次式（２）で示さ
れ、容量７の容量値Ｃ7 をＴC ／ＴA 倍した容量値と抵
抗６の抵抗値Ｒ6 とによるフィルタ回路と同一となる。
【００１５】
【００１６】この場合において、抵抗２および６と、容
量４および７を、全て同一の半導体集積回路中に集積化
して形成する場合には、これらの抵抗値および容量値の
ばらつきとしては、それぞれ同一方向に同程度にばらつ
く傾向となり、これにより、これらの抵抗２および６
と、容量４および７より成る上記積分回路における時定
数が大きい数値となる方向にばらついている場合には、
論理積出力ＣにおけるＴA の値、および抵抗６および容
量７より成る積分回路の時定数は大きくなり、また逆
に、これらの抵抗２および６と、容量４および７より成
る上記積分回路における時定数が小さい数値となる方向
にばらついている場合には、論理積出力ＣにおけるＴA
の値、および抵抗６および容量７より成る積分回路の時
定数は共に小さくなる。
量４および７を、全て同一の半導体集積回路中に集積化
して形成する場合には、これらの抵抗値および容量値の
ばらつきとしては、それぞれ同一方向に同程度にばらつ
く傾向となり、これにより、これらの抵抗２および６
と、容量４および７より成る上記積分回路における時定
数が大きい数値となる方向にばらついている場合には、
論理積出力ＣにおけるＴA の値、および抵抗６および容
量７より成る積分回路の時定数は大きくなり、また逆
に、これらの抵抗２および６と、容量４および７より成
る上記積分回路における時定数が小さい数値となる方向
にばらついている場合には、論理積出力ＣにおけるＴA
の値、および抵抗６および容量７より成る積分回路の時
定数は共に小さくなる。
【００１７】本実施例においては、信号入力端子３２に
入力されるアナログ信号に対しては、抵抗６および容量
７より成る積分回路は、遮断周波数が〔ＴA ／２πＣ7
Ｒ6ＴC 〕の低域フィルタとして動作するために、時定
数Ｃ7 Ｒ6 のばらつきによる遮断周波数のばらつきは、
上述のように、時定数Ｃ7 Ｒ6 のばらつきに対して、こ
れと同一のばらつき傾向を有する時定数Ｃ4 Ｒ2 による
論理積出力Ｃにおけるパルス幅ＴA の変動により、アナ
ログ信号のアナログスイッチ５を通過する時間間隔ＴA
が制御されり状態となり、これにより相互の数値のばら
つきが補償される結果となる。従って、この補償効果に
より、遮断周波数のばらつきの小さいフィルタが実現さ
れる。
入力されるアナログ信号に対しては、抵抗６および容量
７より成る積分回路は、遮断周波数が〔ＴA ／２πＣ7
Ｒ6ＴC 〕の低域フィルタとして動作するために、時定
数Ｃ7 Ｒ6 のばらつきによる遮断周波数のばらつきは、
上述のように、時定数Ｃ7 Ｒ6 のばらつきに対して、こ
れと同一のばらつき傾向を有する時定数Ｃ4 Ｒ2 による
論理積出力Ｃにおけるパルス幅ＴA の変動により、アナ
ログ信号のアナログスイッチ５を通過する時間間隔ＴA
が制御されり状態となり、これにより相互の数値のばら
つきが補償される結果となる。従って、この補償効果に
より、遮断周波数のばらつきの小さいフィルタが実現さ
れる。
【００１８】次に、本発明の第２の実施例について説明
する。図３は本実施例を示す回路図である。本実施例の
前述の第１の実施例に対する相違点は、補償回路４０の
代りに、抵抗２と容量４とより成る積分回路の出力側と
ＡＮＤ回路３の入力側の一端との間に、コンパレータ８
が付加された補償回路５０を備えることである。
する。図３は本実施例を示す回路図である。本実施例の
前述の第１の実施例に対する相違点は、補償回路４０の
代りに、抵抗２と容量４とより成る積分回路の出力側と
ＡＮＤ回路３の入力側の一端との間に、コンパレータ８
が付加された補償回路５０を備えることである。
【００１９】図３において、インバータ１より出力され
る反転されたクロックは、抵抗２および容量４より成る
積分回路に入力されて、その積分出力はコンパレータの
正相入力端に入力される。コンパレータ８においては、
逆相入力端に論理振幅の中央付近レベルの基準電位Ｖr
が入力されており、これにより、ＡＮＤ回路３に対する
積分出力のしきい値電圧が規定される。なお、それ以外
の時定数の補償作用については、前述の第１の実施例の
場合と全く同様である。このように、ＡＮＤ回路３に対
する積分出力のしきい値電圧を基準電位Ｖr により規制
することにより、前記第１の実施例におけるしきい値電
圧Ｖt の変動による影響が排除されて、より高精度のフ
ィルタが実現される。
る反転されたクロックは、抵抗２および容量４より成る
積分回路に入力されて、その積分出力はコンパレータの
正相入力端に入力される。コンパレータ８においては、
逆相入力端に論理振幅の中央付近レベルの基準電位Ｖr
が入力されており、これにより、ＡＮＤ回路３に対する
積分出力のしきい値電圧が規定される。なお、それ以外
の時定数の補償作用については、前述の第１の実施例の
場合と全く同様である。このように、ＡＮＤ回路３に対
する積分出力のしきい値電圧を基準電位Ｖr により規制
することにより、前記第１の実施例におけるしきい値電
圧Ｖt の変動による影響が排除されて、より高精度のフ
ィルタが実現される。
【００２０】次に、本発明の第３の実施例について説明
する。図４は本実施例を示す回路図である。本実施例の
前述の第１の実施例に対する相違点は、補償回路４０の
代りに、″Ｈ″レベルの電位Ｍを供給する電圧源９と、
インバータ１の出力で制御されクロックＡが″Ｌ″レベ
ルのとき電圧源９の電位Ｍを抵抗２と容量４とより成る
積分回路の出力側に供給するよう開閉するアナログスイ
ッチ１０が付加された補償回路６０を備えることであ
る。
する。図４は本実施例を示す回路図である。本実施例の
前述の第１の実施例に対する相違点は、補償回路４０の
代りに、″Ｈ″レベルの電位Ｍを供給する電圧源９と、
インバータ１の出力で制御されクロックＡが″Ｌ″レベ
ルのとき電圧源９の電位Ｍを抵抗２と容量４とより成る
積分回路の出力側に供給するよう開閉するアナログスイ
ッチ１０が付加された補償回路６０を備えることであ
る。
【００２１】図５は本実施例の回路の動作を示すタイム
チャ―トである。論理積出力Ｃは、図２と同様にクロッ
ク信号Ａと積分出力Ｂとが共に入力しきい値電圧Ｖt を
越えている時間ＴA の間″Ｈ″レベルとなり、アナログ
スイッチ５を導通させる。ここで、クロックＡが″Ｌ″
レベルのときはインバータ１の出力ＩＡが″Ｈ″レベル
であるのでアナログスイッチ１０が閉じられ、積分出力
Ｂが電圧源９の電位Ｍに固定される。したがって、上記
積分回路の積分動作開始点における電位は常に電位Ｍと
なる。これにより、図５中に破線で示した第１の実施例
の動作と比較すると、以下に説明するようにより広い範
囲で遮断周波数のばらつきを補償するように動作が改善
される。
チャ―トである。論理積出力Ｃは、図２と同様にクロッ
ク信号Ａと積分出力Ｂとが共に入力しきい値電圧Ｖt を
越えている時間ＴA の間″Ｈ″レベルとなり、アナログ
スイッチ５を導通させる。ここで、クロックＡが″Ｌ″
レベルのときはインバータ１の出力ＩＡが″Ｈ″レベル
であるのでアナログスイッチ１０が閉じられ、積分出力
Ｂが電圧源９の電位Ｍに固定される。したがって、上記
積分回路の積分動作開始点における電位は常に電位Ｍと
なる。これにより、図５中に破線で示した第１の実施例
の動作と比較すると、以下に説明するようにより広い範
囲で遮断周波数のばらつきを補償するように動作が改善
される。
【００２２】第１の実施例では、式１が成立して正確な
しきい値超過時間すなわち論理積出力Ｃのパルス幅ＴA
が得られるのは、パルス幅ＴA がクロックＡの周期ＴC
に比し十分小さい場合に限られる。この理由は、上述の
ように、クロックＡの立下がりに応答して積分出力Ｂ
の″Ｈ″レベルへの立上がりが開始するが、パルス幅Ｔ
A が大きくなると、前のクロックＡに対する積分出力Ｂ
が完全に放電される前に次のクロックＡに対する積分が
開始されるので、この場合の積分出力Ｂのレベルは全体
として低下してしまうためである。したがって、論理出
力Ｃの立上がり時刻も遅れ、パルス幅ＴA が式１で示さ
れる値より小さくなる。
しきい値超過時間すなわち論理積出力Ｃのパルス幅ＴA
が得られるのは、パルス幅ＴA がクロックＡの周期ＴC
に比し十分小さい場合に限られる。この理由は、上述の
ように、クロックＡの立下がりに応答して積分出力Ｂ
の″Ｈ″レベルへの立上がりが開始するが、パルス幅Ｔ
A が大きくなると、前のクロックＡに対する積分出力Ｂ
が完全に放電される前に次のクロックＡに対する積分が
開始されるので、この場合の積分出力Ｂのレベルは全体
として低下してしまうためである。したがって、論理出
力Ｃの立上がり時刻も遅れ、パルス幅ＴA が式１で示さ
れる値より小さくなる。
【００２３】本実施例は、積分出力Ｂの積分開始点の電
位を安定化することにより、パルス幅ＴA がクロックＡ
の周期ＴC に比して大きい場合にも正確なパルス幅ＴA
が得られるため、より広範囲の遮断周波数の分散に対す
る補償効果が期待できる。
位を安定化することにより、パルス幅ＴA がクロックＡ
の周期ＴC に比して大きい場合にも正確なパルス幅ＴA
が得られるため、より広範囲の遮断周波数の分散に対す
る補償効果が期待できる。
【００２４】次に、本発明の第４の実施例について説明
する。図６は本実施例を特徴ずける補償回路７０の回路
図である。本実施例の補償回路７０の前述の第３の実施
例の補償回路６０に対する相違点は、一端がクロック端
子３１に接続され他端が容量４の接地の代り接続した抵
抗１３と、″Ｌ″レベルの電位Ｐを供給する電圧源１１
と、インバータ１の出力で制御されクロックＡが″Ｌ″
レベルのとき電圧源１１の電位Ｐを抵抗１３と容量４と
より成る低電位積分回路の出力側に供給するよう開閉す
るアナログスイッチ１１と、抵抗２と容量４とから成る
高電位積分回路の積分出力Ｂと上記低電位積分回路の積
分出力Ｅとを比較する第２の実施例と同様のコンパレー
タ８とが付加されたことである。アナログスイッチ１
０，１２は、第３の実施例と同様に、クロックＡの″
Ｌ″レベルで閉、″Ｈ″レベルで開となる。また、コン
パレータ８の非反転入力端子に積分出力Ｂが、反転入力
端子に積分出力Ｅがそれぞれ供給される。
する。図６は本実施例を特徴ずける補償回路７０の回路
図である。本実施例の補償回路７０の前述の第３の実施
例の補償回路６０に対する相違点は、一端がクロック端
子３１に接続され他端が容量４の接地の代り接続した抵
抗１３と、″Ｌ″レベルの電位Ｐを供給する電圧源１１
と、インバータ１の出力で制御されクロックＡが″Ｌ″
レベルのとき電圧源１１の電位Ｐを抵抗１３と容量４と
より成る低電位積分回路の出力側に供給するよう開閉す
るアナログスイッチ１１と、抵抗２と容量４とから成る
高電位積分回路の積分出力Ｂと上記低電位積分回路の積
分出力Ｅとを比較する第２の実施例と同様のコンパレー
タ８とが付加されたことである。アナログスイッチ１
０，１２は、第３の実施例と同様に、クロックＡの″
Ｌ″レベルで閉、″Ｈ″レベルで開となる。また、コン
パレータ８の非反転入力端子に積分出力Ｂが、反転入力
端子に積分出力Ｅがそれぞれ供給される。
【００２５】図７は本実施例の回路の動作を示すタイム
チャ―トである。論理積出力Ｃは、クロック信号Ａとコ
ンパレータ８の出力とがともに″Ｈ″レベルの時間ＴA
の間″Ｈ″レベルとなる。これにより、第２の実施例と
同様に電源電圧の変動による影響を受けることなく正確
な、また、第３の実施例と同様の広範囲の遮断周波数の
分散に対する補償効果が期待できる。
チャ―トである。論理積出力Ｃは、クロック信号Ａとコ
ンパレータ８の出力とがともに″Ｈ″レベルの時間ＴA
の間″Ｈ″レベルとなる。これにより、第２の実施例と
同様に電源電圧の変動による影響を受けることなく正確
な、また、第３の実施例と同様の広範囲の遮断周波数の
分散に対する補償効果が期待できる。
【００２６】図８は、図６に示す本実施例の回路を、半
導体集積回路として実現する具体回路の一例を示す回路
図である。図８において、ＭＯＳトランジスタＰ１，Ｎ
１はインバータ１を、ＭＯＳトランジスタＰ２，Ｎ２は
それぞれアナログスイッチ１０，１２を、ＭＯＳトラン
ジスタＮ３〜Ｎ５，Ｐ４，Ｐ５およびインバータ８１は
コンパレータ８をそれぞれ構成する。ここでＭＯＳトラ
ンジスタＮ（ ）はＮチャンネルＭＯＳトランジスタ
を、ＭＯＳトランジスタＰ（ ）はＰチャンネルＭＯＳ
トランジスタをそれぞれ示す。
導体集積回路として実現する具体回路の一例を示す回路
図である。図８において、ＭＯＳトランジスタＰ１，Ｎ
１はインバータ１を、ＭＯＳトランジスタＰ２，Ｎ２は
それぞれアナログスイッチ１０，１２を、ＭＯＳトラン
ジスタＮ３〜Ｎ５，Ｐ４，Ｐ５およびインバータ８１は
コンパレータ８をそれぞれ構成する。ここでＭＯＳトラ
ンジスタＮ（ ）はＮチャンネルＭＯＳトランジスタ
を、ＭＯＳトランジスタＰ（ ）はＰチャンネルＭＯＳ
トランジスタをそれぞれ示す。
【００２７】本回路の動作は図６の回路と同様である
が、低電圧積分回路の抵抗１３に対しクロックＡの反転
信号をＭＯＳトランジスタＰ３によりさらに反転して独
立に供給しているので、一般的なＣＭＯＳインバータに
比しクロックＡの反転時における過渡的な電源接地間の
貫通電流を低減できる。また、コンパレータ８の反転入
力端子に相当するＮチャンネルＭＯＳトランジスタＮ４
のゲートをクロックＡの″Ｌ″レベルの間Ｎチャンネル
ＭＯＳトランジスタＮ２すなわちアナログスイッチ１２
を導通させて″Ｌ″レベルの電位Ｐに固定することによ
り、コンパレータ８を構成するＭＯＳトランジスタＮ３
〜Ｎ５，Ｐ４，Ｐ５が全部遮断状態となりしたがって、
クロックＡの半周期の間の消費電流が０となる。
が、低電圧積分回路の抵抗１３に対しクロックＡの反転
信号をＭＯＳトランジスタＰ３によりさらに反転して独
立に供給しているので、一般的なＣＭＯＳインバータに
比しクロックＡの反転時における過渡的な電源接地間の
貫通電流を低減できる。また、コンパレータ８の反転入
力端子に相当するＮチャンネルＭＯＳトランジスタＮ４
のゲートをクロックＡの″Ｌ″レベルの間Ｎチャンネル
ＭＯＳトランジスタＮ２すなわちアナログスイッチ１２
を導通させて″Ｌ″レベルの電位Ｐに固定することによ
り、コンパレータ８を構成するＭＯＳトランジスタＮ３
〜Ｎ５，Ｐ４，Ｐ５が全部遮断状態となりしたがって、
クロックＡの半周期の間の消費電流が０となる。
【００２８】表１は図８の回路について、抵抗２，６，
１３の各抵抗値および容量４，７の各容量値のばらつき
を±３０％として、それぞれの場合におけるＴA ／ＴC
の設計値に対しどれだけずれるかの解析結果の一例であ
る。表１において、ＶtN，ＶtPはそれぞれＮチャンネル
およびＰチャンネルＭＯＳトランジスタのしきい値を、
ＶＤは電源電圧を、Ｔｊは温度条件をそれぞれ示す。解
析結果の上段はＴA の値、下段はＴA ／ＴC の設計値に
対する偏差をそれぞれ示す。表１に示すように、全ての
条件に対し、上記偏差は±１０％以内となっている。
１３の各抵抗値および容量４，７の各容量値のばらつき
を±３０％として、それぞれの場合におけるＴA ／ＴC
の設計値に対しどれだけずれるかの解析結果の一例であ
る。表１において、ＶtN，ＶtPはそれぞれＮチャンネル
およびＰチャンネルＭＯＳトランジスタのしきい値を、
ＶＤは電源電圧を、Ｔｊは温度条件をそれぞれ示す。解
析結果の上段はＴA の値、下段はＴA ／ＴC の設計値に
対する偏差をそれぞれ示す。表１に示すように、全ての
条件に対し、上記偏差は±１０％以内となっている。
【００２９】
【表１】
【００３０】
【発明の効果】以上説明したように、本発明のフィルタ
回路は、フィルタ回路を構成する第一の時定数回路の第
一の抵抗に供給する入力信号を開閉するスイッチ回路
と、上記第一の時定数回路と同一の材料およびプロセス
により同一チップ上に形成しクロックの反転信号を積分
した積分信号を生成する第二の時定数回路と、上記クロ
ックと上記積分信号との論理積演算結果により上記スイ
ッチ回路の開閉を制御するスイッチ制御信号を出力する
論理回路とを備え、上記第一の時定数回路の遮断周波数
のばらつきが上記第二の時定数回路により補償されるこ
とにより、高精度のフィルタを無調整で製造できるとい
う効果がある。したがって、検査工程における特性の測
定およびヒューズ等の切断による調整設備が不要とな
り、また、抵抗値および容量値調整のための余分の検査
工数も不要となるので製造コストが低下するという効果
がある。更に、抵抗値調整のときのヒューズ等の切断時
におけるストレスがないので半導体集積回路自体の信頼
性低下の要因が削減されるという効果がある。
回路は、フィルタ回路を構成する第一の時定数回路の第
一の抵抗に供給する入力信号を開閉するスイッチ回路
と、上記第一の時定数回路と同一の材料およびプロセス
により同一チップ上に形成しクロックの反転信号を積分
した積分信号を生成する第二の時定数回路と、上記クロ
ックと上記積分信号との論理積演算結果により上記スイ
ッチ回路の開閉を制御するスイッチ制御信号を出力する
論理回路とを備え、上記第一の時定数回路の遮断周波数
のばらつきが上記第二の時定数回路により補償されるこ
とにより、高精度のフィルタを無調整で製造できるとい
う効果がある。したがって、検査工程における特性の測
定およびヒューズ等の切断による調整設備が不要とな
り、また、抵抗値および容量値調整のための余分の検査
工数も不要となるので製造コストが低下するという効果
がある。更に、抵抗値調整のときのヒューズ等の切断時
におけるストレスがないので半導体集積回路自体の信頼
性低下の要因が削減されるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における動作の一例を示すタイム
チャートである。
チャートである。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】第３の実施例における動作の一例を示すタイム
チャートである。
チャートである。
【図６】本発明の第４の実施例を示す回路図である。
【図７】第４の実施例における動作の一例を示すタイム
チャートである。
チャートである。
【図８】図６の回路を半導体集積回路として具体化した
場合の一例を示す回路図である。
場合の一例を示す回路図である。
【図９】従来のフィルタの回路図である。
１，８１ インバータ ２，６，１３，１６〜１９ 抵抗 ３ ＡＮＤ回路 ４，７，２０ 容量 ５，１０，１２ アナログスイッチ ８ コンパレータ ９，１１ 電圧源 ２１〜２３ ヒューズ ４０，５０，６０，７０ 補償回路 Ｎ１〜Ｎ５，Ｐ１〜Ｐ５ ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 第一の抵抗と第一の容量とから成る第一
の時定数回路と、 前記第一の抵抗に供給する入力信号を開閉する第一のス
イッチ回路と、 前記第一の時定数回路と同一の材料およびプロセスによ
り同一チップ上に形成した第二の抵抗および第二の容量
とを有しクロックの反転信号を積分した第一の積分信号
を生成する第二の時定数回路と、 前記クロックと前記第一の積分信号との論理積演算を行
いこの論理積演算結果により前記第一のスイッチ回路の
開閉を制御するスイッチ制御信号を出力する論理回路と
を備えることを特徴とするフィルタ回路。 - 【請求項２】 前記第一の積分信号のレベルが予め定め
た基準電圧を越えたことを検出した検出出力をこの第一
の積分信号として前記論理回路に供給する第一のコンパ
レータ回路をさらに備えることを特徴とする請求項１記
載のフィルタ回路。 - 【請求項３】 予め定めた第一の電位を供給する第一の
電圧源と、 前記第二の時定数回路の出力端に接続され前記クロック
により前記第一の電位の供給を開閉する第二のスイッチ
回路をさらに備えることを特徴とする請求項１記載のフ
ィルタ回路。 - 【請求項４】 予め定めた第二の電位を供給する第二の
電圧源と、 前記第一の時定数回路と同一の材料およびプロセスによ
り同一チップ上に形成され中間に第三の容量が挿入され
るように直列接続された第三および第四の抵抗とを有し
クロックの反転および非反転信号をそれぞれ積分した第
二および第三の積分信号をそれぞれ生成する第三の時定
数回路と、 前記クロックにより前記第二の電位の供給を開閉する第
二のスイッチ回路と、 前記第二および第三の積分信号を比較し前記第三の積分
信号が前記第二の積分信号越えたことを検出した検出出
力を前記第一の積分信号として前記論理回路に供給する
第二のコンパレータ回路をさらに備えることを特徴とす
る請求項３記載のフィルタ回路。 - 【請求項５】 前記第三の積分信号を生成する前記クロ
ックの非反転信号がゲートに前記反転信号をソースに前
記第一の電位をそれぞれ供給を受けた第一の導電型のＭ
ＯＳトランジスタのドレインから供給されることを特徴
とする請求項４記載のフィルタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024620A JPH0760988B2 (ja) | 1993-02-15 | 1993-02-15 | フィルタ回路 |
| KR94002622A KR970008791B1 (en) | 1993-02-15 | 1994-02-15 | Filter circuit including capacitor and resistor |
| US08/196,552 US5473278A (en) | 1993-02-15 | 1994-02-15 | Filter circuit including a switch circuit inserted between input terminal and RC filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024620A JPH0760988B2 (ja) | 1993-02-15 | 1993-02-15 | フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244677A JPH06244677A (ja) | 1994-09-02 |
| JPH0760988B2 true JPH0760988B2 (ja) | 1995-06-28 |
Family
ID=12143198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024620A Expired - Fee Related JPH0760988B2 (ja) | 1993-02-15 | 1993-02-15 | フィルタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5473278A (ja) |
| JP (1) | JPH0760988B2 (ja) |
| KR (1) | KR970008791B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072360A (en) * | 1997-11-24 | 2000-06-06 | Mccullough; Rob | Analog sampling filters |
| EP1154604A1 (de) * | 2000-05-08 | 2001-11-14 | Infineon Technologies AG | Einrichtung und Kompensationsverfahren für Gleichspannungsoffsets |
| US6573811B2 (en) | 2001-02-07 | 2003-06-03 | National Semiconductor Corporation | Resistor tuning network and method for microelectronic RC-based filters |
| DE10256117A1 (de) * | 2002-11-29 | 2004-07-22 | Infineon Technologies Ag | Tiefpassfilter mit einstellbarer Grenzfrequenz |
| KR100464446B1 (ko) * | 2003-02-28 | 2005-01-03 | 삼성전자주식회사 | 임피던스 스케일링에 의한 주파수 응답 제어 장치 |
| DE102004009038B4 (de) * | 2004-02-23 | 2005-12-29 | Zentrum Mikroelektronik Dresden Ag | Verfahren und Anordnung zur Reduktion eines dynamischen Offsets bei der Verarbeitung unsymmetrischer Signalfolgen |
| US7057543B2 (en) * | 2004-04-29 | 2006-06-06 | Invensys Systems, Inc. | Low power method and interface for generating analog waveforms |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117323A (en) * | 1979-03-02 | 1980-09-09 | Matsushita Electric Ind Co Ltd | Filter |
| GB2077557A (en) * | 1980-06-06 | 1981-12-16 | Nat Res Dev | Variable characteristic filters |
| DE3379931D1 (en) * | 1982-11-19 | 1989-06-29 | Toshiba Kk | Switched capacitor filter circuit |
| NL8401370A (nl) * | 1984-05-01 | 1985-12-02 | Philips Nv | Filterschakeling. |
| EP0191529B1 (en) * | 1985-02-13 | 1991-11-27 | Philips Electronics Uk Limited | Electrical filter |
| GB8608875D0 (en) * | 1986-04-11 | 1986-05-14 | Plessey Co Plc | Bandwidth filters |
| US5245646A (en) * | 1992-06-01 | 1993-09-14 | Motorola, Inc. | Tuning circuit for use with an integrated continuous time analog filter |
| US5345119A (en) * | 1992-09-16 | 1994-09-06 | At&T Bell Laboratories | Continuous-time filter tuning with a delay-locked-loop in mass storage systems or the like |
-
1993
- 1993-02-15 JP JP5024620A patent/JPH0760988B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-15 US US08/196,552 patent/US5473278A/en not_active Expired - Lifetime
- 1994-02-15 KR KR94002622A patent/KR970008791B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008791B1 (en) | 1997-05-29 |
| KR940020670A (ko) | 1994-09-16 |
| US5473278A (en) | 1995-12-05 |
| JPH06244677A (ja) | 1994-09-02 |
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