JPH05347537A - 能動フィルタ回路 - Google Patents
能動フィルタ回路Info
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- JPH05347537A JPH05347537A JP3769193A JP3769193A JPH05347537A JP H05347537 A JPH05347537 A JP H05347537A JP 3769193 A JP3769193 A JP 3769193A JP 3769193 A JP3769193 A JP 3769193A JP H05347537 A JPH05347537 A JP H05347537A
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Abstract
(57)【要約】
【目的】ＬＳＩ内蔵能動フィルタ回路の特性に与えるＣ
Ｒの絶対値のばらつきの影響を低減し、高精度のフィル
タを無調整で得る。 【構成】演算増幅器２１と、容量素子Ｃ２０と、互いに
直列に配置された抵抗器Ｒ２０〜Ｒ２３と、制御信号Ｃ
Ｔにより抵抗器Ｒ２０〜Ｒ２３の選択制御するスイッチ
回路２２とを備え容量素子Ｃ２０と所定の時定数を呈す
る可変抵抗回路とを含み半導体基板内に形成された能動
フィルタ回路２０を備える。容量素子Ｃ２０と同一の工
程を経て上記基板内に形成された容量素子Ｃ１０と、抵
抗素子Ｒ１０と、比較電圧ＥＲと容量素子Ｃ１０の充電
電圧ＡＲとを比較し出力Ａを生ずる比較器１３と、クロ
ックパルスＣＫと出力ＡとのＡＮＤ出力Ｂを生ずるＡＮ
Ｄ回路１４と、プローブパルスＲによりリセットされ出
力Ｂをカウントするカウンタ回路１５と、カウンタ回路
１５の出力を制御信号ＣＴに変換してスイッチ回路２２
に供給するエンコーダ１６とを含む時定数検出回路１０
とを備える。
Ｒの絶対値のばらつきの影響を低減し、高精度のフィル
タを無調整で得る。 【構成】演算増幅器２１と、容量素子Ｃ２０と、互いに
直列に配置された抵抗器Ｒ２０〜Ｒ２３と、制御信号Ｃ
Ｔにより抵抗器Ｒ２０〜Ｒ２３の選択制御するスイッチ
回路２２とを備え容量素子Ｃ２０と所定の時定数を呈す
る可変抵抗回路とを含み半導体基板内に形成された能動
フィルタ回路２０を備える。容量素子Ｃ２０と同一の工
程を経て上記基板内に形成された容量素子Ｃ１０と、抵
抗素子Ｒ１０と、比較電圧ＥＲと容量素子Ｃ１０の充電
電圧ＡＲとを比較し出力Ａを生ずる比較器１３と、クロ
ックパルスＣＫと出力ＡとのＡＮＤ出力Ｂを生ずるＡＮ
Ｄ回路１４と、プローブパルスＲによりリセットされ出
力Ｂをカウントするカウンタ回路１５と、カウンタ回路
１５の出力を制御信号ＣＴに変換してスイッチ回路２２
に供給するエンコーダ１６とを含む時定数検出回路１０
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器と容量（Ｃ）
素子および抵抗（Ｒ）素子との組合せによる能動フィル
タ回路に関し、特に半導体集積回路化に適したこの種の
能動フィルタ回路に関する。
素子および抵抗（Ｒ）素子との組合せによる能動フィル
タ回路に関し、特に半導体集積回路化に適したこの種の
能動フィルタ回路に関する。
【０００２】
【従来の技術】この種の能動フィルタ回路は、Ａ／Ｄ変
換に伴う量子化雑音の除去や信号波形の整形等さまざま
の目的で半導体集積回路に集積化される。半導体基板内
においては、Ｃ素子およびＲ素子の形成はそれら素子の
材料固有の抵抗率および誘電率に依存し、それら素子の
容量値・抵抗値は素子形成部分の形状および寸法によっ
て制御される。しかし、それらの値は製造プロセスの各
工程における材料の状態や温度などの不均一性に起因す
る上記抵抗率および誘電率のばらつきや上記形状を実現
するための加工の精度により、一般に２０〜３０％程度
のばらつきは避けられない。その結果、それらＣ素子・
Ｒ素子を含む上記能動フィルタ回路の遮断周波数や通過
帯域幅が設計値から大幅にずれることもまれではない。
換に伴う量子化雑音の除去や信号波形の整形等さまざま
の目的で半導体集積回路に集積化される。半導体基板内
においては、Ｃ素子およびＲ素子の形成はそれら素子の
材料固有の抵抗率および誘電率に依存し、それら素子の
容量値・抵抗値は素子形成部分の形状および寸法によっ
て制御される。しかし、それらの値は製造プロセスの各
工程における材料の状態や温度などの不均一性に起因す
る上記抵抗率および誘電率のばらつきや上記形状を実現
するための加工の精度により、一般に２０〜３０％程度
のばらつきは避けられない。その結果、それらＣ素子・
Ｒ素子を含む上記能動フィルタ回路の遮断周波数や通過
帯域幅が設計値から大幅にずれることもまれではない。
【０００３】上記のような遮断周波数／通過帯域幅のず
れを補正するために、この種の集積回路の半導体基板に
は、Ｃ素子とこれに対応する複数の互いに直列または並
列接続された部分抵抗素子とが製造段階で形成してあ
る。それら抵抗値の各々にはヒューズ素子が並列に形成
されており、半導体チップ製造工程後のＣ素子容量値の
測定結果に基ずき、それらヒューズ素子を選択的に溶断
してＲ素子全体としての抵抗値を調整する。この調整は
通常Ｃ素子の容量値とＲ素子の抵抗値との積すなわちそ
のＲＣ回路の時定数を一定値に維持するように行われる
ので、ヒューズ溶断を伴なわないＲ素子抵抗値の最小値
をＣ素子容量値の上記ばらつきの最大値に対応させてあ
る。一方、Ｃ素子と直列接続された方形の体抵抗膜によ
るＲ素子を半導体基板上に形成しておき、その体抵抗体
の膜にレーザビームにより所望の長さのスリットを形成
することによりＲ素子の抵抗値を所望の値に定めるレー
ザトリミングの手法も用いられる。
れを補正するために、この種の集積回路の半導体基板に
は、Ｃ素子とこれに対応する複数の互いに直列または並
列接続された部分抵抗素子とが製造段階で形成してあ
る。それら抵抗値の各々にはヒューズ素子が並列に形成
されており、半導体チップ製造工程後のＣ素子容量値の
測定結果に基ずき、それらヒューズ素子を選択的に溶断
してＲ素子全体としての抵抗値を調整する。この調整は
通常Ｃ素子の容量値とＲ素子の抵抗値との積すなわちそ
のＲＣ回路の時定数を一定値に維持するように行われる
ので、ヒューズ溶断を伴なわないＲ素子抵抗値の最小値
をＣ素子容量値の上記ばらつきの最大値に対応させてあ
る。一方、Ｃ素子と直列接続された方形の体抵抗膜によ
るＲ素子を半導体基板上に形成しておき、その体抵抗体
の膜にレーザビームにより所望の長さのスリットを形成
することによりＲ素子の抵抗値を所望の値に定めるレー
ザトリミングの手法も用いられる。
【０００４】一方、上述のヒューズ溶断やレーザトリミ
ングによらないＣ／Ｒ素子の値の調整の手法、すなわ
ち、半導体基板上のＣ／Ｒ素子の値を自己校正する手法
がいくつか提案されている。例えば、１９８４年米国で
発行されたアイイーイーイー・ジャーナル・オフ・ソリ
ッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），
第ＳＣ−１９巻，１９８４年１２月号，第９３９頁〜第
９４８頁所載の論文「ハイフリケンシィ・ＣＭＯＳ・コ
ンテニュアスタイム・フィルタズ」（Ｈｉｇｈ−ｆｒｅ
ｑｕｅｎｃｙ ＣＭＯＳ ｃｏｎｔｅｎｕｏｕｓ−ｔｉ
ｍｅ ｆｉｌｔｅｒｓ）には、制御電圧により制御可能
な相互コンダンクタンスを有する電圧制御電流源を含む
ＣＲ積分回路を半導体基板内に備える電圧制御発振回路
（ＶＣＯ）とこのＶＣＯの出力を外部からの基準周波数
すなわち高精度のクロック信号と位相比較し上記制御電
圧を発生する位相比較器とを含む位相ロックループ回路
（ＰＬＬ）と、上記制御電圧により制御されＶＣＯ内の
上記ＣＲ積分回路と同一形式のＣＲ積分器とを同一基板
内に含む能動フィルタ回路が記載されている。ＶＣＯの
発振（周波数）を上記クロック信号に同期させ、これに
よって、上記積分回路の時定数を補正する。上記制御電
圧は上記ＶＣＯだけでなく上記フィルタの一部を構成す
る積分器にも共通に供給されるのでＶＣＯと同一基板上
に形成されたこれら積分器の校正もＶＣＯの積分回路と
同時に行なわれる。
ングによらないＣ／Ｒ素子の値の調整の手法、すなわ
ち、半導体基板上のＣ／Ｒ素子の値を自己校正する手法
がいくつか提案されている。例えば、１９８４年米国で
発行されたアイイーイーイー・ジャーナル・オフ・ソリ
ッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），
第ＳＣ−１９巻，１９８４年１２月号，第９３９頁〜第
９４８頁所載の論文「ハイフリケンシィ・ＣＭＯＳ・コ
ンテニュアスタイム・フィルタズ」（Ｈｉｇｈ−ｆｒｅ
ｑｕｅｎｃｙ ＣＭＯＳ ｃｏｎｔｅｎｕｏｕｓ−ｔｉ
ｍｅ ｆｉｌｔｅｒｓ）には、制御電圧により制御可能
な相互コンダンクタンスを有する電圧制御電流源を含む
ＣＲ積分回路を半導体基板内に備える電圧制御発振回路
（ＶＣＯ）とこのＶＣＯの出力を外部からの基準周波数
すなわち高精度のクロック信号と位相比較し上記制御電
圧を発生する位相比較器とを含む位相ロックループ回路
（ＰＬＬ）と、上記制御電圧により制御されＶＣＯ内の
上記ＣＲ積分回路と同一形式のＣＲ積分器とを同一基板
内に含む能動フィルタ回路が記載されている。ＶＣＯの
発振（周波数）を上記クロック信号に同期させ、これに
よって、上記積分回路の時定数を補正する。上記制御電
圧は上記ＶＣＯだけでなく上記フィルタの一部を構成す
る積分器にも共通に供給されるのでＶＣＯと同一基板上
に形成されたこれら積分器の校正もＶＣＯの積分回路と
同時に行なわれる。
【０００５】また、１９８０年米国で発行されたアイイ
ーイーイー・ジャーナル・オフ・ソリッドステート・サ
ーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１５
巻，１９８０年１２月号，第９６３頁〜第９６８頁所載
の論文「ジャイレータ・ビデオ・フィルタＩＣ・ウィズ
・オートマチック・チューニング」（Ｇｙｒａｔｏｒ
ｖｉｄｅｏ ｆｉｌｔｅｒ ＩＣ ｗｉｔｈ ａｕｔｏ
ｍａｔｉｃ ｔｕｎｉｎｇ）には、バイポーラトランジ
スタによる可変ジャイレータを位相器として用いた自己
補正回路を備えるＴＶビデオ信号周波数帯のフィルタが
記載されている。
ーイーイー・ジャーナル・オフ・ソリッドステート・サ
ーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１５
巻，１９８０年１２月号，第９６３頁〜第９６８頁所載
の論文「ジャイレータ・ビデオ・フィルタＩＣ・ウィズ
・オートマチック・チューニング」（Ｇｙｒａｔｏｒ
ｖｉｄｅｏ ｆｉｌｔｅｒ ＩＣ ｗｉｔｈ ａｕｔｏ
ｍａｔｉｃ ｔｕｎｉｎｇ）には、バイポーラトランジ
スタによる可変ジャイレータを位相器として用いた自己
補正回路を備えるＴＶビデオ信号周波数帯のフィルタが
記載されている。
【０００６】さらに、特公平４−７３８８６号公報は集
積回路内蔵の能動フィルタ回路の時定数を可変時定数の
電流源の採用により調整する手法が記載されている。
積回路内蔵の能動フィルタ回路の時定数を可変時定数の
電流源の採用により調整する手法が記載されている。
【０００７】図５を参照すると、この図に示した従来の
この種のフィルタ回路は、出力端子を一対の入力端子の
片方に直接接続された演算増幅器２１と、この増幅器２
１の入力端子の他方と接地電位点との間に接続された容
量素子Ｃ２０と、前記他方の入力端子とフィルタ入力端
子ＴＩとの間に挿入された直列接続の抵抗器Ｒ２１、Ｒ
２２、Ｒ２３およびＲ２０とを備える。これら抵抗器Ｒ
２１、Ｒ２２、およびＲ２３はヒューズＦ２１、Ｆ２
２、およびＦ２３によりそれぞれシャントされている。
抵抗器Ｒ２０の抵抗値は容量素子Ｃ２０の容量値が最も
大きい値にずれたときに所定の時定数を維持する値であ
る。抵抗Ｒ２１、Ｒ２２、およびＲ２３の抵抗値はヒュ
ーズＦ２１、Ｆ２２、およびＦ２３の選択的溶断により
抵抗器Ｒ２０に直列に挿入される。
この種のフィルタ回路は、出力端子を一対の入力端子の
片方に直接接続された演算増幅器２１と、この増幅器２
１の入力端子の他方と接地電位点との間に接続された容
量素子Ｃ２０と、前記他方の入力端子とフィルタ入力端
子ＴＩとの間に挿入された直列接続の抵抗器Ｒ２１、Ｒ
２２、Ｒ２３およびＲ２０とを備える。これら抵抗器Ｒ
２１、Ｒ２２、およびＲ２３はヒューズＦ２１、Ｆ２
２、およびＦ２３によりそれぞれシャントされている。
抵抗器Ｒ２０の抵抗値は容量素子Ｃ２０の容量値が最も
大きい値にずれたときに所定の時定数を維持する値であ
る。抵抗Ｒ２１、Ｒ２２、およびＲ２３の抵抗値はヒュ
ーズＦ２１、Ｆ２２、およびＦ２３の選択的溶断により
抵抗器Ｒ２０に直列に挿入される。
【０００８】この能動フィルタ回路を含む半導体集積回
路が製造プロセスの最終工程を通った後の検査工程にお
いて、端子ＴＩを経由してテスト入力Ｉを供給し、フィ
ルタ出力端子ＴＯからのテスト出力Ｏを測定する。この
測定結果に応じてヒューズＦ２１、Ｆ２２、およびＦ２
３を選択的に溶断し、この能動フィルタの遮断周波数を
最適値に調整する。
路が製造プロセスの最終工程を通った後の検査工程にお
いて、端子ＴＩを経由してテスト入力Ｉを供給し、フィ
ルタ出力端子ＴＯからのテスト出力Ｏを測定する。この
測定結果に応じてヒューズＦ２１、Ｆ２２、およびＦ２
３を選択的に溶断し、この能動フィルタの遮断周波数を
最適値に調整する。
【０００９】
【発明が解決しようとする課題】上述した従来の能動フ
ィルタ回路のうち、上述のヒューズ溶断やレーザトリミ
ングによるものは、検査工程においてＣ／Ｒ素子の容量
値／抵抗値の測定やヒューズ、レーザ加工等のための設
備を必要とする。また、これら抵抗値および容量値の測
定および調整のための検査工数を必要とし、それぞれ製
造コストが上昇する。さらに、ヒューズ溶断やレーザビ
ーム照射が基板やその表面の配線層に生じせしめるスト
レスにより、このフィルタ回路を内蔵した半導体集積回
路自体の信頼性を低下させる。
ィルタ回路のうち、上述のヒューズ溶断やレーザトリミ
ングによるものは、検査工程においてＣ／Ｒ素子の容量
値／抵抗値の測定やヒューズ、レーザ加工等のための設
備を必要とする。また、これら抵抗値および容量値の測
定および調整のための検査工数を必要とし、それぞれ製
造コストが上昇する。さらに、ヒューズ溶断やレーザビ
ーム照射が基板やその表面の配線層に生じせしめるスト
レスにより、このフィルタ回路を内蔵した半導体集積回
路自体の信頼性を低下させる。
【００１０】また、上述の電流源や可変ジャイレータに
よる自己補正回路は、電流源および周辺回路等多数の素
子を必要とし基板表面で大きい面積を占めるだけでなく
動作できる周波数範囲に制約がある。
よる自己補正回路は、電流源および周辺回路等多数の素
子を必要とし基板表面で大きい面積を占めるだけでなく
動作できる周波数範囲に制約がある。
【００１１】したがって、本発明の目的は、抵抗値の微
調整にヒューズ溶断やレーザトリミングを要しないＲ素
子を半導体基板内に含む能動フィルタを提供することに
ある。
調整にヒューズ溶断やレーザトリミングを要しないＲ素
子を半導体基板内に含む能動フィルタを提供することに
ある。
【００１２】本発明の他の目的は、調整可能な周波数範
囲の広いこの種の能動フィルタ回路を提供することであ
る。
囲の広いこの種の能動フィルタ回路を提供することであ
る。
【００１３】
【課題を解決するための手段】本発明のフィルタ回路
は、第１および第２の入力端子とこの第２の入力端子に
結合された出力端子とを有する演算増幅器と、前記第１
の入力端子と基準電位点との間に挿入された第１の容量
素子と、複数の部分抵抗器およびこれら部分抵抗器対応
の複数のスイッチ手段を含み制御信号に応答して駆動さ
れた前記スイッチ手段の導通／非導通状態により変化す
る抵抗値を呈するとともに入力信号を前記第１の入力端
子に導き前記第１の容量素子との協動により所定の時定
数をもつ可変抵抗器手段とを含み半導体基板内に形成さ
れた能動フィルタ回路において、前記第１の容量素子と
実質的に同一の工程を経て前記半導体基板内に形成され
一方の端子を前記基準電位点に接続された第２の容量素
子と、プローブパルスの供給を受けるプローブ入力端子
と前記第２の容量素子の他方の端子との間に挿入された
抵抗素子と、電源電圧から比較基準電圧を生ずる分圧手
段と、前記比較基準電圧と前記第２の容量素子の前記他
方の端子の電圧とを比較する電圧比較手段と、クロック
パルスと前記電圧比較手段出力とのＡＮＤ出力を生ずる
ＡＮＤ回路と、前記プローブパルスによりリセットされ
前記ＡＮＤ出力をパルスカウントするカウンタ回路と、
このカウンタ回路の出力を２進符号に変換し前記制御信
号として前記可変抵抗器手段に供給するエンコーダとを
含む時定数検出回路とを備えて構成されている。
は、第１および第２の入力端子とこの第２の入力端子に
結合された出力端子とを有する演算増幅器と、前記第１
の入力端子と基準電位点との間に挿入された第１の容量
素子と、複数の部分抵抗器およびこれら部分抵抗器対応
の複数のスイッチ手段を含み制御信号に応答して駆動さ
れた前記スイッチ手段の導通／非導通状態により変化す
る抵抗値を呈するとともに入力信号を前記第１の入力端
子に導き前記第１の容量素子との協動により所定の時定
数をもつ可変抵抗器手段とを含み半導体基板内に形成さ
れた能動フィルタ回路において、前記第１の容量素子と
実質的に同一の工程を経て前記半導体基板内に形成され
一方の端子を前記基準電位点に接続された第２の容量素
子と、プローブパルスの供給を受けるプローブ入力端子
と前記第２の容量素子の他方の端子との間に挿入された
抵抗素子と、電源電圧から比較基準電圧を生ずる分圧手
段と、前記比較基準電圧と前記第２の容量素子の前記他
方の端子の電圧とを比較する電圧比較手段と、クロック
パルスと前記電圧比較手段出力とのＡＮＤ出力を生ずる
ＡＮＤ回路と、前記プローブパルスによりリセットされ
前記ＡＮＤ出力をパルスカウントするカウンタ回路と、
このカウンタ回路の出力を２進符号に変換し前記制御信
号として前記可変抵抗器手段に供給するエンコーダとを
含む時定数検出回路とを備えて構成されている。
【００１４】
【実施例】図１を参照すると、この図に示した本実施例
のフィルタ回路は、１つの半導体基板（図示してない）
に通常のプロセスにより形成した時定数検出部１０と、
この検出部１０により制御される能動フィルタ部２０と
を備える。
のフィルタ回路は、１つの半導体基板（図示してない）
に通常のプロセスにより形成した時定数検出部１０と、
この検出部１０により制御される能動フィルタ部２０と
を備える。
【００１５】図２の波形図を併せて参照すると、検出部
１０は時定数プローブパルスＲの供給を受ける入力端子
ＴＲと接地電位点との間に挿入された抵抗器Ｒ１０と容
量素子Ｃ１０とから成り放電波形ＡＲを発生する時定数
回路１１と、電源電圧ＶＤを分圧する抵抗器Ｒ１１およ
びＲ１２とから成り比較基準電圧ＥＲを発生する比較基
準電圧回路１２と、放電波形ＡＲと比較基準電圧ＥＲの
供給を受け前者が後者より小さい期間を通じて論理レベ
ルＨの出力Ａを生ずる比較器１３と、出力Ａと端子ＴＣ
からのクロックパルスＣＫとの論理積であるパルス列Ｂ
を生ずるＡＮＤ回路１４と、パルス列Ｂをパルス計数す
る４ビットのパルスカウンタ１５と、カウンタ１５のカ
ウント値をパラレル３ビットのスイッチ制御信号ＣＴに
変換するエンコーダ１６とを備える。
１０は時定数プローブパルスＲの供給を受ける入力端子
ＴＲと接地電位点との間に挿入された抵抗器Ｒ１０と容
量素子Ｃ１０とから成り放電波形ＡＲを発生する時定数
回路１１と、電源電圧ＶＤを分圧する抵抗器Ｒ１１およ
びＲ１２とから成り比較基準電圧ＥＲを発生する比較基
準電圧回路１２と、放電波形ＡＲと比較基準電圧ＥＲの
供給を受け前者が後者より小さい期間を通じて論理レベ
ルＨの出力Ａを生ずる比較器１３と、出力Ａと端子ＴＣ
からのクロックパルスＣＫとの論理積であるパルス列Ｂ
を生ずるＡＮＤ回路１４と、パルス列Ｂをパルス計数す
る４ビットのパルスカウンタ１５と、カウンタ１５のカ
ウント値をパラレル３ビットのスイッチ制御信号ＣＴに
変換するエンコーダ１６とを備える。
【００１６】能動フィルタ部２０は、図５に示した従来
技術による能動フィルタ回路と同様の演算増幅器２１
と、容量素子Ｃ２０と、互いに直列に接続された抵抗器
Ｒ２０、Ｒ２１、Ｒ２２およびＲ２３と、これら抵抗器
の接続点の各々および入力端子と抵抗器Ｒ２１との接続
点をそれぞれ選択的に短絡するスイッチ回路２２とを備
える。
技術による能動フィルタ回路と同様の演算増幅器２１
と、容量素子Ｃ２０と、互いに直列に接続された抵抗器
Ｒ２０、Ｒ２１、Ｒ２２およびＲ２３と、これら抵抗器
の接続点の各々および入力端子と抵抗器Ｒ２１との接続
点をそれぞれ選択的に短絡するスイッチ回路２２とを備
える。
【００１７】時刻ｔ０において、時定数プローブパルス
Ｒはカウンタ１５をリセットし、これと同時に波形ＡＲ
が立上がり始める。比較器出力Ａは波形ＡＲの電圧が比
較基準電圧ＥＲよりも小さい間は論理レベルＨであるの
で、ＡＮＤ回路１４は比較器出力ＡとクロックパルスＣ
Ｋとの論理積であるパルス列Ｂを生ずる。時刻ｔ１にお
いて、波形ＡＲが比較基準電圧ＥＲを越えると、比較器
出力ＡはＬレベルとなり、したがって、パルス列Ｂの供
給を停止する。ここで、時刻ｔ０からｔ１までの時間Ｔ
は波形ＡＲの勾配、すなわち時定数回路１１の時定数に
比例する。この時間Ｔがクロックパルス１５個分の期間
に相当するものとすれば、カウンタ１４の計数値は１５
である。
Ｒはカウンタ１５をリセットし、これと同時に波形ＡＲ
が立上がり始める。比較器出力Ａは波形ＡＲの電圧が比
較基準電圧ＥＲよりも小さい間は論理レベルＨであるの
で、ＡＮＤ回路１４は比較器出力ＡとクロックパルスＣ
Ｋとの論理積であるパルス列Ｂを生ずる。時刻ｔ１にお
いて、波形ＡＲが比較基準電圧ＥＲを越えると、比較器
出力ＡはＬレベルとなり、したがって、パルス列Ｂの供
給を停止する。ここで、時刻ｔ０からｔ１までの時間Ｔ
は波形ＡＲの勾配、すなわち時定数回路１１の時定数に
比例する。この時間Ｔがクロックパルス１５個分の期間
に相当するものとすれば、カウンタ１４の計数値は１５
である。
【００１８】容量素子Ｃ１０および抵抗器Ｒ１０と容量
素子Ｃ２０および抵抗器Ｒ２０とは同一の基板に同一の
工程を経て形成されるので、時定数回路１１の時定数の
ばらつきは、能動フィルタ部２０の容量素子Ｃ２０と抵
抗器Ｒ２０とから成る時定数回路の時定数のばらつきと
同一の方向および大きさをもつ。すなわち、時定数回路
１１の時定数が大きくなれば容量素子Ｃ２０と抵抗器Ｒ
２０とから成る時定数回路の時定数も大きくなる。一
方、抵抗器Ｒ２０は、上記時定数を容量素子Ｃ２０の容
量値が最も大きい方にずれた場合に所望の値に維持する
抵抗値をもつ。すなわち、容量素子Ｃ２０の最大値対応
のパルス列Ｂのパルス数を表わすエンコーダ出力ＣＴ１
〜ＣＴ３がスイッチ回路２２を駆動して抵抗器Ｒ２１〜
Ｒ２３の各端子を短絡させる。この実施例では、その場
合の出力Ｂのパルス列が１５になるように波形Ｒおよび
ＡＲの電圧値が定めてある。上記出力パルス数が１４の
場合は、エンコーダ出力ＣＴ１〜ＣＴ３のうちＣＴ１が
抵抗Ｒ２１をＲ２０に加えて挿入する。同様に、パルス
列Ｂのパルス数が１３および１２の場合は抵抗器Ｒ２２
およびＲ２３をそれぞれさらに追加するよう制御信号Ｃ
Ｔ２，ＣＴ３がスイッチ回路２２を駆動する。
素子Ｃ２０および抵抗器Ｒ２０とは同一の基板に同一の
工程を経て形成されるので、時定数回路１１の時定数の
ばらつきは、能動フィルタ部２０の容量素子Ｃ２０と抵
抗器Ｒ２０とから成る時定数回路の時定数のばらつきと
同一の方向および大きさをもつ。すなわち、時定数回路
１１の時定数が大きくなれば容量素子Ｃ２０と抵抗器Ｒ
２０とから成る時定数回路の時定数も大きくなる。一
方、抵抗器Ｒ２０は、上記時定数を容量素子Ｃ２０の容
量値が最も大きい方にずれた場合に所望の値に維持する
抵抗値をもつ。すなわち、容量素子Ｃ２０の最大値対応
のパルス列Ｂのパルス数を表わすエンコーダ出力ＣＴ１
〜ＣＴ３がスイッチ回路２２を駆動して抵抗器Ｒ２１〜
Ｒ２３の各端子を短絡させる。この実施例では、その場
合の出力Ｂのパルス列が１５になるように波形Ｒおよび
ＡＲの電圧値が定めてある。上記出力パルス数が１４の
場合は、エンコーダ出力ＣＴ１〜ＣＴ３のうちＣＴ１が
抵抗Ｒ２１をＲ２０に加えて挿入する。同様に、パルス
列Ｂのパルス数が１３および１２の場合は抵抗器Ｒ２２
およびＲ２３をそれぞれさらに追加するよう制御信号Ｃ
Ｔ２，ＣＴ３がスイッチ回路２２を駆動する。
【００１９】図３を参照すると、スイッチ回路２２は抵
抗器Ｒ２１，Ｒ２２，およびＲ２３をエンコーダ出力Ｃ
Ｔ１，ＣＴ２，およびＣＴ３のＨレベルに応答してそれ
ぞれ短絡するように接続されたＭＯＳトランジスタスイ
ッチＭ２２１，Ｍ２２２，およびＭ２２３を備える。パ
ルス列Ｂのパルスのカウンタ１５による計数値（上述の
例では１５，１４，１３，…）を並列２進コードに変換
する、すなわち、’１１１１’，’１１１０’，’１１
０１’，’１１００’…に変換するエンコーダ１６の詳
細は当業者には周知であるので説明を省略する。
抗器Ｒ２１，Ｒ２２，およびＲ２３をエンコーダ出力Ｃ
Ｔ１，ＣＴ２，およびＣＴ３のＨレベルに応答してそれ
ぞれ短絡するように接続されたＭＯＳトランジスタスイ
ッチＭ２２１，Ｍ２２２，およびＭ２２３を備える。パ
ルス列Ｂのパルスのカウンタ１５による計数値（上述の
例では１５，１４，１３，…）を並列２進コードに変換
する、すなわち、’１１１１’，’１１１０’，’１１
０１’，’１１００’…に変換するエンコーダ１６の詳
細は当業者には周知であるので説明を省略する。
【００２０】この実施例による能動フィルタ２０の一例
において、抵抗器Ｒ２０の抵抗値を１０ＫΩ、Ｒ２１，
Ｒ２２，Ｒ２３をそれぞれ０．６２５ＫΩとすると、フ
ィルタ回路２０の時定数の所定値からの約２０％のずれ
を約６％のずれに改善できる。
において、抵抗器Ｒ２０の抵抗値を１０ＫΩ、Ｒ２１，
Ｒ２２，Ｒ２３をそれぞれ０．６２５ＫΩとすると、フ
ィルタ回路２０の時定数の所定値からの約２０％のずれ
を約６％のずれに改善できる。
【００２１】図４を参照すると、この図に示したスイッ
チ回路２２の変形であるスイッチ回路２３は、エンコー
ダ出力ＣＴ１，ＣＴ２，およびＣＴ３の供給をゲート電
極にそれぞれ受け、端子ＴＩと抵抗器Ｒ２５，Ｒ２６，
およびＲ２７との間に挿入されたＭＯＳトランジスタス
イッチＭ２３１，Ｍ２３２，およびＭ２３３を備える。
これら抵抗器Ｒ２５，Ｒ２６，およびＲ２７とＭＯＳト
ランジスタスイッチＭ２３１，Ｍ２３２，およびＭ２３
３とのそれぞれの直列接続と並列に抵抗器Ｒ２０が挿入
され、これら抵抗器Ｒ２０，Ｒ２５，Ｒ２６，およびＲ
２７の並列接続の接続点と接地電位点との間に容量素子
Ｃ２０が挿入される。抵抗器Ｒ２５，Ｒ２６，およびＲ
２７の抵抗値は抵抗器Ｒ２０と上述の第１の実施例の抵
抗器Ｒ２１との抵抗値の和，抵抗器Ｒ２０と抵抗器Ｒ２
１およびＲ２２との抵抗値の和，抵抗器Ｒ２０と抵抗器
Ｒ２１，Ｒ２２およびＲ２３との抵抗値の和にそれぞれ
相当する。スイッチ回路２２がＭＯＳトランジスタスイ
ッチＭ２２１，Ｍ２２２，およびＭ２２３の直列接続に
依存し、したがって、これらＭＯＳトランジスタスイッ
チの導通時にその抵抗値の影響を受けるのに対し、図４
に示した変形のスイッチ回路２３のＭＯＳトランジスタ
スイッチＭ２３１，Ｍ２３２，およびＭ２３３は互いに
並列に配置されているのでこれらＭＯＳトランジスタス
イッチの各々の導通時の抵抗値の影響は小さくできる。
チ回路２２の変形であるスイッチ回路２３は、エンコー
ダ出力ＣＴ１，ＣＴ２，およびＣＴ３の供給をゲート電
極にそれぞれ受け、端子ＴＩと抵抗器Ｒ２５，Ｒ２６，
およびＲ２７との間に挿入されたＭＯＳトランジスタス
イッチＭ２３１，Ｍ２３２，およびＭ２３３を備える。
これら抵抗器Ｒ２５，Ｒ２６，およびＲ２７とＭＯＳト
ランジスタスイッチＭ２３１，Ｍ２３２，およびＭ２３
３とのそれぞれの直列接続と並列に抵抗器Ｒ２０が挿入
され、これら抵抗器Ｒ２０，Ｒ２５，Ｒ２６，およびＲ
２７の並列接続の接続点と接地電位点との間に容量素子
Ｃ２０が挿入される。抵抗器Ｒ２５，Ｒ２６，およびＲ
２７の抵抗値は抵抗器Ｒ２０と上述の第１の実施例の抵
抗器Ｒ２１との抵抗値の和，抵抗器Ｒ２０と抵抗器Ｒ２
１およびＲ２２との抵抗値の和，抵抗器Ｒ２０と抵抗器
Ｒ２１，Ｒ２２およびＲ２３との抵抗値の和にそれぞれ
相当する。スイッチ回路２２がＭＯＳトランジスタスイ
ッチＭ２２１，Ｍ２２２，およびＭ２２３の直列接続に
依存し、したがって、これらＭＯＳトランジスタスイッ
チの導通時にその抵抗値の影響を受けるのに対し、図４
に示した変形のスイッチ回路２３のＭＯＳトランジスタ
スイッチＭ２３１，Ｍ２３２，およびＭ２３３は互いに
並列に配置されているのでこれらＭＯＳトランジスタス
イッチの各々の導通時の抵抗値の影響は小さくできる。
【００２２】
【発明の効果】以上説明したように、本発明の能動フィ
ルタ回路は上述のヒューズ溶断やレーザトリミングを要
せず精密な補正を可能とする。したがって、検査工程に
おける上述の測定、ヒューズ溶断、レーザトリミングな
どの調整設備が不要となり、また、抵抗値および容量値
調整のための余分の検査工数も不要となる。したがって
製造コストの低下に寄与するという効果がある。さら
に、ヒューズ溶断やレーザトリミングよる半導体基板へ
のストレスを生じないので半導体集積回路自体の信頼性
低下の要因が除かれるという効果がある。
ルタ回路は上述のヒューズ溶断やレーザトリミングを要
せず精密な補正を可能とする。したがって、検査工程に
おける上述の測定、ヒューズ溶断、レーザトリミングな
どの調整設備が不要となり、また、抵抗値および容量値
調整のための余分の検査工数も不要となる。したがって
製造コストの低下に寄与するという効果がある。さら
に、ヒューズ溶断やレーザトリミングよる半導体基板へ
のストレスを生じないので半導体集積回路自体の信頼性
低下の要因が除かれるという効果がある。
【図１】本発明の実施例の回路図である。
【図２】この実施例の各部における信号の波形図であ
る。
る。
【図３】この実施例の一部であるスイッチ回路の一例の
回路図である。
回路図である。
【図４】上記スイッチ回路のもう一つの例の回路図であ
る。
る。
【図５】従来技術によるフィルタ回路の回路図である。
１０ 時定数検出部 １１ 時定数回路 １２ 基準電圧回路 １３ 比較器 １４ ＡＮＤ回路 １５ カウンタ １６ エンコーダ ２０ 能動フィルタ部 ２１ 演算増幅器 ２２，２３ スイッチ回路 Ｃ１０，Ｃ２０ 容量素子 Ｒ１０〜Ｒ１２，Ｒ２０〜Ｒ２３ 抵抗器 Ｆ２１〜Ｆ２３ ヒューズ素子 Ｍ２２１〜Ｍ２２３，Ｍ２２１〜Ｍ２２３ ＭＯＳト
ランジスタ
ランジスタ
Claims (3)
- 【請求項１】 第１および第２の入力端子とこの第２の
入力端子に結合された出力端子とを有する演算増幅器
と、前記第１の入力端子と基準電位点との間に挿入され
た第１の容量素子と、複数の部分抵抗器およびこれら部
分抵抗器対応の複数のスイッチ手段を含み制御信号に応
答して駆動された前記スイッチ手段の導通／非導通状態
により変化する抵抗値を呈するとともに入力信号を前記
第１の入力端子に導き前記第１の容量素子との協動によ
り所定の時定数をもつ可変抵抗器手段とを含み半導体基
板内に形成された能動フィルタ回路において、 前記第１の容量素子と実質的に同一の工程を経て前記半
導体基板内に形成され一方の端子を前記基準電位点に接
続された第２の容量素子と、プローブパルスの供給を受
けるプローブ入力端子と前記第２の容量素子の他方の端
子との間に挿入された抵抗素子と、電源電圧から比較基
準電圧を生ずる分圧手段と、前記比較基準電圧と前記第
２の容量素子の前記他方の端子の電圧とを比較する電圧
比較手段と、クロックパルスと前記電圧比較手段出力と
のＡＮＤ出力を生ずるＡＮＤ回路と、前記プローブパル
スによりリセットされ前記ＡＮＤ出力をパルスカウント
するカウンタ回路と、このカウンタ回路の出力を２進符
号に変換し前記制御信号として前記可変抵抗器手段に供
給するエンコーダとを含む時定数検出回路をさらに備え
ることを特徴とする能動フィルタ回路。 - 【請求項２】 前記可変抵抗器手段が互いに直列接続し
た複数の前記部分抵抗器から成り、これら部分抵抗器の
各々の端子と端子との間を短絡するように前記複数のス
イッチ手段がこれら部分抵抗器にそれぞれ接続されてい
る請求項１記載の能動フィルタ回路。 - 【請求項３】 前記可変抵抗器手段が互いに並列接続し
た複数の前記部分抵抗器および対応の前記スイッチ手段
の直列回路から成り、前記制御信号により導通状態に選
択的に駆動されたそれらスイッチ手段と直列接続の前記
部分抵抗器が前記抵抗値を定義する請求項１記載のフィ
ルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05037691A JP3082497B2 (ja) | 1992-03-18 | 1993-02-26 | 能動フィルタ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160292 | 1992-03-18 | ||
| JP4-61602 | 1992-03-18 | ||
| JP05037691A JP3082497B2 (ja) | 1992-03-18 | 1993-02-26 | 能動フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347537A true JPH05347537A (ja) | 1993-12-27 |
| JP3082497B2 JP3082497B2 (ja) | 2000-08-28 |
Family
ID=26376824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05037691A Expired - Fee Related JP3082497B2 (ja) | 1992-03-18 | 1993-02-26 | 能動フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082497B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047291A1 (ja) * | 2002-11-19 | 2004-06-03 | Matsushita Electric Industrial Co., Ltd. | フィルタ装置 |
| JP2005527143A (ja) * | 2002-04-10 | 2005-09-08 | クゥアルコム・インコーポレイテッド | 回路公差を調節するための回路と方法 |
| US7630471B1 (en) * | 2007-05-08 | 2009-12-08 | Honda Motor Co., Ltd. | Encoder reset device and method |
| JP2015104035A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | クロック信号生成回路、検出装置、センサー、電子機器及び移動体 |
| JP2017092948A (ja) * | 2015-10-27 | 2017-05-25 | アナログ デバイスィズ インコーポレイテッドＡｎａｌｏｇ Ｄｅｖｉｃｅｓ， Ｉｎｃ． | 容量差分アイソレータの不整合較正 |
-
1993
- 1993-02-26 JP JP05037691A patent/JP3082497B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005527143A (ja) * | 2002-04-10 | 2005-09-08 | クゥアルコム・インコーポレイテッド | 回路公差を調節するための回路と方法 |
| JP2011061822A (ja) * | 2002-04-10 | 2011-03-24 | Qualcomm Inc | 回路公差を調節するための回路と方法 |
| WO2004047291A1 (ja) * | 2002-11-19 | 2004-06-03 | Matsushita Electric Industrial Co., Ltd. | フィルタ装置 |
| US7630471B1 (en) * | 2007-05-08 | 2009-12-08 | Honda Motor Co., Ltd. | Encoder reset device and method |
| JP2015104035A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | クロック信号生成回路、検出装置、センサー、電子機器及び移動体 |
| JP2017092948A (ja) * | 2015-10-27 | 2017-05-25 | アナログ デバイスィズ インコーポレイテッドＡｎａｌｏｇ Ｄｅｖｉｃｅｓ， Ｉｎｃ． | 容量差分アイソレータの不整合較正 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3082497B2 (ja) | 2000-08-28 |
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|---|---|---|---|
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