KR0185615B1 - 전압제어발진기 및 필터의 칩내장에 따른 설계변수 변화 자동조정회로 - Google Patents

전압제어발진기 및 필터의 칩내장에 따른 설계변수 변화 자동조정회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
전압제어 발진기 혹은 필터의 IC내장에 따른 설계변수 변화 자동 조정회로에 관련된 기술이다.
2. 발명이 해결하려고 하는 기술적 과제
전압제어 발진기 혹은 필터를 내장한 칩의 설계변수를 적은 비용와 짧은 시간안에 정밀하게 자동적으로 조정해주는 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
제어전압에 의해 발진주파수가 변하는 전압제어 발진기와, 소정의 입력되는 기준 주파수를 정형화하는 슈미트트리거회로와, 상기 슈미트 트리거회로에서 출력된 기준 주파수를 1/N로 분주하기 위한 분주기와, 상기 전압제어발진기의 출력 주파수를 상기 분주된 기준 주파수의 일정 주기동안 카운트하여 소정의 기준값과의 비교 결과를 출력하는 주파수 비교기와, 상기 출력 결과에 의해 상기 기준값보다 상기 전압제어 발진기의 출력 주파수가 작은 경우 일정 값을 증가하고, 큰 경우는 일정 값을 감소하며, 동일할 경우는 래치 신호와 스위치의 조절을 위한 모드 변환 신호를 발생하는 제1카운터와, 상기 제1카운터에서 출력되는 신호에 의해 디지털 신호를 아날로그화 하여 상기 제어전압을 발생하는 제1디지탈/아날로그 변환부와, 공통단자가 필터의 입력단자에 접속되고 다른 한 단자는 상기 제1카운터의 모드 변환 신호에 의해 상기 전압제어 발진기의 출력단자 또는 FM 입력단자에 접속되는 스위치와, 상기 스위치에 인해 상기 전압제어 발진기의 출력 주파수를 입력받고, 일정 주파수를 통과시키며, 제2디지탈/아날로그 변환부의 필터 제어 신호에 의해 통과 특성이 변화되는 필터와, 상기 필터를 통과한 신호의 피크를 검출하기 위한 제1피크검출부와, 상기 필터에 입력되는 신호를 일정 정도 증폭하기 위한 증폭부와, 상기 증폭된 신호의 피크를 검출하기 위한 제2피크 검출부와, 상기 두피크검출부의 출력 레벨을 비교하기 위한 레벨 비교부와, 상기 레벨 비교부의 출력을 카운트하여 상기 두 피크 검출부의 레벨 비교에 따라서 일정값을 증감 또는 래치 신호를 발생하는 제2카운터와, 상기 제2카운터에서 출력되는 신호에 의해 디지털 신호를 아날로그화 하여 상기 필터 제어 신호를 발생하는 제2디지탈/아날로그 변환부로 구성됨을 특징으로 한다.
4. 발명의 중요한 용도
전압제어 발진기 혹은 필터를 내장한 IC의 설계변수를 조정하는데 사용한다.

Description

전압제어 발진기 및 필터의 칩 내장에 따른 설계변수 변화 자동조정 회로
제1도는 종래의 전압제어 발진기 및 필터의 자동조정을 위한 회로도
제2도는 본 발명에 따른 전압제어 발진기 및 필터의 자동조정을 위한 회로도
제3도는 도2중 주파수 비교기와 전압제어 발진기에서 출력되는 주파수의 비교를 위한 예시도
제4도는 도2중 전압제어 발진기의 전압과 출력 주파수와의 관계를 나타낸 그래프
제5도는 도2의 필터로 대역 통과 필터를 사용하는 경우 제1 및 제2 피크 검출부에서 출력되는 파형의 예시도
제6도는 도2의 필터로 저역 통과 필터를 사용하는 경우 제1 및 제2 피크 검출부에서 출력되는 파형의 예시도
제7도는 도2의 필터로 고역 통과 필터를 사용하는 경우 제1 및 제2 피크 검출부에서 출력되는 파형의 예시도
* 도면의 주요부분에 대한 부호의 설명
10 : 칩 내부 20 : 칩 외부
VR : 가변저항 15 : 칩의 핀
21 : 전압제어 발진기 22 : 주파수비교기
23 : 분주기 24 : 슈미트트리거회로
25, 33 : 디지털/아날로그 변환부 26, 32 : 카운터
27 : 필터 28 : 증폭부
29, 30 : 피크검출부 31 : 레벨비교부
SW : 스위치 MS : 모드전환신호
본 발명은 전압제어발진기 및 필터의 설계변수를 조정하는 회로에 관한 것으로, 특히 전압제어발진기 및 필터의 칩(Integrated Circuit : 이하 IC만 함.) 내장에 따른 설계변수의 변화를 자동으로 조정할 수 있는 회로에 관한 것이다.
IC를 제조하다보면 제조공정상의 이유 혹은 기타 어떤 이유로 인해 목적하는 스팩에서 벗어난 전압제어 발진기 또는 필터의 특성이 나타나는 경우가 있다.
제1도는 IC 내부 10에 전압제어발진기(Voltage Control Oscillator: 이하 전압제어 발진기라 함.) 혹은 필터를 설계하고 핀(pin) 15를 외부 20으로 내어, 가변 저항 VR이나 가변 소스(source)를 이용하여 사용자가 직접 출력을 측정하면서 조정할 수 있도록 구성한 것이다. 상기와 같은 조정은 기준신호를 전압제어 발진기(혹은 필터)에 입력하고 출력을 측정하여 목적하는 스팩에서 벗어난 만큼을 외부소오스를 조정하여 스팩에 맞추는 동작을 반드시 거치게 된다.
그러나 상기와 같은 구성 및 그에 따른 조정방법은 다음과 같은 여러가지 문제점을 가지고 있었다. 첫째 시간 및 비용이 많이 소요된다. 왜냐하면, 기준값을 입력하고 출력을 측정해서 가변 소오스를 조정하는데 걸리는 시간이 수초 이상이기 때문이다. 그리고 이러한 시간은 곧 비용으로 환산될 뿐만 아니라 조정을 사람이하므로 인건비가 들고 조정회로를 외부에 두었을 경우의 부품비 등도 감안해야 한다. 또한 측정 및 조정을 사람이 하기 때문에 부정확할 우려가 많다.
따라서 본 발명의 목적은 전압제어 발진기 혹은 필터를 내장한 칩의 설계 변수를 최소의 시간과 적은 비용으로 자동으로 조정할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 전압제어 발진기 혹은 필터를 내장한 칩의 설계 변수를 정밀하게 자동으로 조정할 수 있는 회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 제어전압에 의해 발진주파수가 변하는 전압제어 발진기와, 소정의 입력되는 기준 주파수를 정형화하는 슈미트트리거회로와, 상기 슈미트 트리거회로에서 출력된 기준 주파수를 1/N로 분주하기 위한 분주기와, 상기 전압제어발진기인 출력 주파수를 상기 분주된 기준 주파수의 일정 주기동안 카운트하여 소정의 기준값과의 비교 결과를 출력하는 주파수 비교기와, 상기 출력 결과에 의해 상기 기준값보다 상기 전압제어 발진기의 출력 주파수가 작은 경우 일정 값을 증가하고, 큰 경우는 일정 값을 감소하며, 동일할 경우는 래치 신호 스위치의 조절을 위한 모드 변환 신호를 발생하는 제1카운터와, 상기 제1카운터에서 출력되는 신호에 의해 디지탈 신호를 아날로그화 하여 상기 제어전압을 발생하는 제1디지탈/아날로그 변환부와, 공통단자가 필터의 입력단자에 접속되고 다른 한 단자는 상기 제1카운터의 모드 변환 신호에 의해 상기 전압제어 발진기의 출력단자 또는 FM 입력단자에 접속되는 스위치와, 상기 스위치에 의해 상기 전압제어 발진기의 출력 주파수를 입력받고, 일정 주파수를 통과시키며, 제2디지탈/아날로그 변환부의 필터 제어 신호에 의해 통과 특성이 변화되는 필터와, 상기 필터를 통과한 신호의 피크를 검출하기 위한 제1피크검출부와, 상기 필터에 입력되는 신호를 일정 정도 증폭하기 위한 증폭부와, 상기 증폭된 신호의 피크를 검출하기 위한 제2피크 검출부와, 상기 두 피크검출부의 출력 레벨을 비교하기 위한 레벨비교부와, 상기 레벨 비교부의 출력을 카운트하여 상기 두 피크 검출부의 레벨 비교에 따라서 일정값을 증감 또는 래치 신호를 발생하는 제2카운터와, 상기 제2카운터에서 출력되는 신호에 의해 디지탈 신호를 아날로그화 하여 상기 필터 제어 신호를 발생하는 제2디지탈/아날로그 변환부로 구성됨을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자, 주파수 값 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제2도는 본 발명에 따른 전압제어 발진기 및 필터의 자동조정을 위한 회로도이다.
제3도는 도2중 주파수 비교기와 전압제어 발진기에서 출력되는 주파수의 비교를 위한 예시도이다.
제4도는 도2중 전압제어 발진기의 전압과 출력 주파수와의 관계를 나타낸 그래프이다.
제5도는 도2의 필터로 대역 통과 필터를 사용하는 경우 제1 및 제2피크 검출부에서 출력되는 파형의 예시도이다.
제6도는 도2의 필터로 저역 통과 필터를 사용하는 경우 제1 및 제2피크 검출부에서 출력되는 파형의 예시도이다.
제7도는 도2의 필터로 고역 통과 필터를 사용하는 경우 제1 및 제2피크 검출부에서 출력되는 파형의 예시도이다.
상기 도2는 신호처리모드와 조정모드를 스위칭하기 위한 스위치 SW와 전압제어 발진기 제어부분 및 필터 제어부분으로 크게 나눌 수 있다.
상기 전압제어 발진기 제어부분은, 소정의 기준 주파수를 정형화하기 위한 슈미트트리거(SCHMITT TRIGGER) 회로 24와, 상기 정형화 기준 주파수를 1/N 분주하기 위한 분주기 23과, 전압제어발진기 21의 출력 주파수를 상기 기준 주파수의 1/2주기동안 카운트하여 상기 기준 주파수와 비교하기 위한 주파수비교기 22와, 상기 주파수 비교기 22의 비교 값에 따라 증감 또는 래치 신호와 모드변환 신호를 발생하는 제1카운터 26와, 상기 제1카운터 26에서 출력되는 값에 따라 출력되는 디지탈 신호를 아날로그화 하여 상기 전압제어 발진기 21에 제공하기 위한 제어전압을 발생하는 제1디지탈/아날로그 변환부 25로 구성된다.
상기 필터 제어부분은, 필터 27을 통과한 신호의 피크를 검출하기 위한 제1피크검출부 29와, 필터링되기 전의 신호를 일정 정도 증폭하기 위한 증폭부 28과, 상기 증폭된 신호의 피크를 검출하기 위한 제2피크검출부 30과, 상기 두 피크검출부의 출력 레벨을 비교하기 위한 레벨 비교부 31과, 상기 레벨 비교부 31의 출력값에 따라 증감 또는 래치 신호를 발생하는 제2카운터 32와, 상기 제2카운터 32에서 출력되는 디지탈 신호를 아날로그화 하여 필터 제어 신호를 발생하기 위한 제2디지탈/아날로그 변환부 33과, 상기 디지탈/아날로그 변환부 33에서 출력되는 필터 제어신호에 의해 필터 27의 통과 특성이 변하는 필터 27과, 공통단자가 필터의 입력단자에 접속되고 다른 한 단자는 상기 제1카운터의 모드 변환 신호에 의해 상기 전압제어 발진기의 출력단자 또는 FM 입력단자에 접속되는 스위치 SW로 구성된다. 상기 FM 입력 단자는 실제로 필터가 쓰이게 될 경우에 주파수가 입력되는 단자를 말한다. 필터 27만을 내장하고 전압제어 발진기 21은 내장하지 않은 경우에는 상기 스위치 SW를 통해 조정모드 시에는 칩의 외부 또는 내부에서 제공되는 임의의 기준 주파수에 접속된다.
상기한 구성에 의거 전압제어 발진기와 필터에 대한 자동조정동작을 구체적으로 설명하면 다음과 같다.
전압제어 발진기 21을 조정하기 전에 전압제어 발진기 21의 초기 전압 혹은 전류는 전압제어 발진기 21의 설계 당시 예상되는 최대 편차 중 낮은 주파수를 발진시키는 값으로 설정한다. 예를들어 전압제어 발진기 21을 1.3MHz(NTSC : NATIONAL TELEVISION SYSTEM COMMITTEE) 또는 1.4MHz(PAL : PHASE ALTERNATING BY LINE SYSTEM)로 설계하고 IC 제조공정 및 기타 편차에 의해 도4에서 보는바와 같이 200KHz[±1V]의 오차를 가질 수 있는 것으로 가정하자. 그러면 전압제어 발진기 21에 제어전압을 제공하는 제1디지탈/아날로그 변환부 25의 출력은 기준 전압값에서 -1V를 뺀 전압부터 조정을 시작한다. 한편, 주파수비교기 22는 상기 전압제어 발진기 21의 출력 주파수를 카운트하게 되는데, 이때 사용하는 기준주파수는 비디오카세트 레코더의 칼라 주파수 즉 NTSC의 경우 3.579545MHz, PAL의 경우 4.433618MHz을 이용할 수 있다. 이에 앞서 상기 기준주파수는 슈미트트리거회로 24를 거치면서 정형화된 다음 분주기 23에서 분주 된다. 제1카운터 26은 이 분주 신호인 1/2주기동안 전압제어 발진기 21의 출력을 카운트하게 되고 그 카운트값을 이용하여 나머지 1/2주기동안 전압제어 발진기 21을 조정한다.
도3을 참조하여 전압제어 발진기 21의 출력주파수를 측정하는 동작을 설명하면 다음와 같다. 일정 기준 주파수가 분주기 23으로 입력되면 일정값에 의해 분주되게 된다. 만일 512(29)로 분주된다면 기준 주파수는 512번으로 이루어진 한 주기의 신호를 이루게 된다. 따라서 1/2 주기는 256이 된다. 전압제어 발진기 21을 통해 출력되는 주파수는 1/2 주기 동안 주파수 비교기 22를 통해 측정된다. 그리고 나머지 1/2 주기동안은 측정된 값에 따라 제1디지탈/아날로그 변환부 25를 통해 전압값을 조절하여 전압제어 발진기의 출력 주파수를 조정하게 된다. 상기와 같이 측정과 조정의 단계를 시간별로 나눈 것은 측정된 값이 전압제어 발진기에 적용되기도 전에 다시 출력 주파수를 측정하여 제어 전압을 변환시키는 신호의 발생을 방지하기 위함이다. 따라서 상기의 1/2 주기동안 측정과 1/2 주기동안의 조정은 상기조정에 걸리는 시간이 빠르면 빠를수록 측정과 조정으로 이루어진 제어 시간을 단축할 수 있다.
NTSC 방식에 따라 상기 기준 주파수가 3.579545MHz이고, 전압제어 발진기 21의 원하는 출력 주파수가 1.3MHz라면, 3.579545MHz가 512이므로 1.3MHz는 약 186회가 된다. 그런데 1/2 주기동안 측정함으로 93회가 된다. 그러므로 1/2 주기동안 제1카운터 26에 의해 측정되는 횟수가 93회가 되었을 때 조정을 마치게 된다. 처음 설정된 전압제어 발진기 21의 제어전압은 예상되는 기준값보다 -1V 작은 값부터 시작됨으로 최초로 1/2 주기동안 측정되는 횟수는 93회보다 적은 수가 측정된다. 상기와 같은 동작으로 주파수비교기 22는 상기 카운트한 전압 제업발진기 21의 출력주파수가 설정값(PAL의 경우 전압제어 발진기출력 주파수는 1.4MHz로 조정되어야 하므로 81임) 93보다 적은지 아니면 같은지 판단한다. 상기 판단결과 전압제어 발진기 21의 출력 주파수가 설정값보다 적을 경우에는 제1카운터 26을 1 증가시킨다. 그 결과 제1디지탈/아날로그 변환부 25의 출력은 '-1V+△1'가 되어 전압제어 발진기의 출력 주파수가증가되게 된다. 상기 '-1V+△I'에서 Δ은 제1디지탈/아날로그 변환부 25가 8비트 디지탈/아날로그 변환부인 경우 2/28V가 된다. 즉 전압의 변동치가 2V이므로 한 비트에 의해 변동되는 전압의 변화는 2/28V가 된다. 상기 판단결과 전압제어 발진기 21의 출력주파수가 설정값과 같을 경우, 상기 제1카운터 26은 스위치 SW에 모드전환신호 MS를 보내서 필터조정모드로 전환하도록 한다. 주파수 비교기 22는 제1카운터 26에 래치신호를 보내 제1디지탈/아날로그 변환부 25의 출력이 최종값을 유지하도록 한다.
다음은 필터조정모드에 관하여 설명한다. 전술한 전압제어 발진기 21의 주파수조정이 끝난 후 스위치 SW는 제1카운터 26의 모드전환신호 MS(MODE CHANGE SIGNAL)에 응답하여 필터 27로 상기 전압제어 발진기 21의 출력 주파수를 전달한다. 또는 필터의 통과를 원하는 임의의 주파수를 칩의 외부나 내부로부터 상기 필터 27과 증폭부 28의 입력단에 전달한다. 이때에도 초기값은 전술한 전압제어 발진기 21의 조정 시와 마찬가지로 필터 27의 통과 특성을 변환하기 위한 제2디지탈/아날로그 변환부 33의 출력 전압을 예상되는 오차 범위 내의 가장 낮은 값으로 설정한다. 이후의 동작을 필터 27이 대역 통과 필터, 저역 통과 필터, 고역 통과 필터인 경우에 따라서 설명하면 하기와 같다.
먼저 필터 27이 대역 통과 필터인 경우를 살며보면, 제1피크검출부 29는 상기 대역 통과필터를 통과한 신호의 피크를 검출한다. 한편 필터 27을 통과하지 않은 신호는 증폭부 28에서 0dB로 증폭되거나 또는 증폭부 28을 거치지 않고 직접 제2피크검출부 30으로 입력된다. 상기 제2피크검출부 30은 상기 입력된 신호의 피크를 검출한다.도5를 참조하여 설명하면, 상기 제1 및 제2 피크검출부 29, 30에서 검출된 두 피크(편의상 제1 및 제2 피크라 함)는 레벨 비교부 31로 입력된다. 상기 레벨 비교부 31에서는 상기 두 피크의 레벨을 비교한 결과, 제1피크가 제2피크보다 작은 경우 제2카운터 32를 1 증가시킨다. 이렇게 되면 제2디지탈/아날로그 변환부 33의 출력 역시 증가되는 결과를 가져오므로 대역 통과 필터 27의 통과 특성을 도5에서 보여짐와 같이 오른쪽으로 이동시키게 된다. 그런데 이 경우는 전술한 전압제어 발진기 21에서 기준주파수의 주기에 의한 조정과는 달리 주기적인 조정이 아니라 레벨비교부 31의 출력값에 의한 연속적인 조정이 되므로 레벨 비교부 31의 두 입력이 같아지는 점에서 조정이 끝나게 된다. 다시 말해 제2디지탈 아날로그 변환부 33에 의해 필터의 특성이 바뀌어야만 피크 검출부에서 검출되는 값이 변화됨으로 전압제어 발진기의 조정과는 달리 연속적인 조정이 가능하다. 즉 제1피크검출부 29의 출력이 제2피크검출부 30의 출력과 같은 경우 상기 제2카운터 32의 값은 래치되고 스위치 SW는 상기 제2카운터에서 발생되는 모드 변환 신호에 의해 스위치 SW가 FM 입력단자로 접속되어 조정작업은 끝이 나게 된다. 제2디지탈/아날로그 변환부 33은 튜닝용 저항성분을 이용하거나 여타의 방법을 사용하여 필터의 특성을 변환시키게 된다.
필터 27이 저역 통과 필터인 경우를 도6을 참조하여 설명하면 다음과 같다. 일반적으로 필터는 이상적이지 않기 때문에 차단 주파수대에서 어느 정도의 기울기를 가지고 이득이 줄어드는 것을 알 수 있다. 그래서 저역 통과 필터 27의 통과 특성을 -3dB까지 허용한다고 하면 상기 증폭부 28에 입력되는 신호는 동일하게 -3dB로 증폭되어 제2피크 검출부 30으로 입력되게 된다. 제1피크 검출기 29에서 검출되는 피크값은 초기에 제2디지탈/아날로그 변환부 33의 설정 전압에 의한 저역필터인 특성에 따라 제2피크 검출부 30에서 출력되는 레벨보다 작은 값을 가지게 된다. 상기 제1 및 제2 피크검출부 29, 30에서 검출된 두 피크는 레벨 비교부 31로 입력된다. 그러면 레벨 비교부 31은 상기 두 피크 레벨을 비교하여 제1피크가 제2피크보다 작은 경우 제2카운터 32를 1 증가시킨다. 이때 저역 통과 필터 27의 통과 특성은 오른쪽으로 약간 쉬프트되어 나타나게 된다. 이후의 동작은 상술한 대역통과 필터의 경우와 동일하다.
필터 27이 고역 통과 필터인 경우를 도7을 참조하여 설명하면 다음와 같다. 상기 저역 통과 필터의 경우와 동일하게 고역 통과 필터의 통과 특성을 -3dB까지 허용한다고 하면 상기 증폭기에 입력되는 신호는 동일하게 -3dB로 증폭되어 제2피크 검출부 30으로 입력되게 된다. 제1피크 검출기 29에서 검출되는 피크값은 초기에 제2디지탈/아날로그 변환부 33의 설정 전압에 의한 고역 필터 27의 특성에 따라 제2피크 검출부에서 출력되는 레벨보다 큰 값을 가지게 된다. 상기 제1 및 제2피크검출부 29, 30에서 검출된 두 피크는 레벨 비교부 31로 입력된다. 그러면 레벨 비교부 31은 상기 두 피크의 레벨을 비교하여 제1피크가 제2피크보다 큰 경우 제2카운터 32를 1 증가시킨다. 이때 고역 통과 필터 27의 통과 특성은 오른쪽으로 약간 쉬프트되어 나타나게 된다. 이후의 동작은 상술한 경우와 동일하다.
상기와 같은 동작에 의해 종래의 경우 수초 이상 걸리던 필터의 특성 조정시간이 매우 짧은 시간 안에 이루어질 수 있는 장점이 있다.
상술한 바와 같이 본 발명은 제조공정상의 이유 혹은 기타 어떤 이유로 인해 목적하는 스팩에서 벗어난 전압제어 발진기나 필터의 특성을 자동적으로 조정함으로써, 칩 외부에서 별도로 조정할 필요가 없고 조정에 따른 시간 및 비용을 줄이며 조정시의 정확성을 높이는 장점이 있다.
한편 본 발명인 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명인 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구인 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (7)

  1. (정정) 전압제어 발진기의 칩 내장에 따른 설계변수 변화 자동조정 회로에 있어서, 제어전압에 의해 발진주파수가 변하는 전압제어 발진기와, 소정의 입력되는 기준 주파수를 정형화하는 슈미트트리거회로와, 상기 슈미트트리거회로에서 출력된 기준 주파수를 1/N로 분주하기 위한 분주기와, 상기 전압제어발진기의 출력 주파수를 상기 분주된 기준 주파수의 일정 주기동안만 카운트하여 소정의 기준값과의 비교 결과를 출력하며 동일한 경우에는 래치신호를 발생하는 주파수 비교기와, 상기 출력 결과에 의해 상기 기준값보다 상기 전압제어 발진기의 출력 주파수가 작은 경우 일정 값을 증가하고,큰 경우는 일정 값을 감소하며, 래치 신호가 입력되는 경우에는 이전과 동일한 값을 발생하는 제1카운터와, 상기 제1카운터에서 출력되는 신호에 의해 디지탈 신호를 아날로그화 하여 상기 제어전압을 발생하는 제1디지탈/아날로그 변환부로 구성됨을 특징으로하는 설계변수 자동조정 회로.
  2. (정정) 필터의 칩 내장에 따른 설계변수 변화 자동조정 회로에 있어서, 일정 주파수를 통과시키며 제2디지탈/아날로그 변환부의 필터 제어 신호에 의해 통과 특성이 변화되는 필터와, 상기 필터를 통과한 신호의 피크를 검출하기 위한 제1피크검출부와, 상기 필터에 입력되는 신호를 일정 정도 증폭하기 위한 증폭부와, 상기 증폭된 신호의 피크를 검출하기 위한 제2피크검출부와, 상기 두 피크검출부의 출력 레벨을 비교하기 위한 레벨 비교부와, 상기 레벨 비교부의 출력을 카운트하여 상기 두 피크 검출부의 레벨 비교에 따라서 일정값을 증감 또는 래치 신호를 발생하는 제2카운터와, 상기 제2카운터에서 출력되는 신호에 의해 디지탈 신호를 아날로그화 하여 상기 필터 제어 신호를 발생하는 제2디지탈/아날로그 변환부로 구성됨을 특징으로 하는 설계변수 자동조정 회로.
  3. (정정) 전압제어 발진기 및 필터의 칩 내장에 따른 설계변수 변화 자동조정 회로에 있어서, 제어전압에 의해 발진주파수가 변하는 전압제어 발진기와, 소정의 입력되는 기준 주파수를 정형화하는 슈미트트리거회로와, 상기 슈미트트리거회로에서 출력된 기준 주파수를 1/N로 분주하기 위한 분주기와, 상기 전압제어발진기의 출력 주파수를 상기 분주된 기준 주파수의 일정 주기동안만 카운트하여 소정의 기준값과의 비교 결과를 출력하며 동일한 경우에는 래치 신호를 발생하는 주파수 비교기와, 상기 출력 결과에 인해 상기 기준값보다 상기 전압제어 발진기의 출력 주파수가 작은 경우 일정 값을 증가하고, 큰 경우는 일정 값을 감소하고, 래치 신호가 입력되는 경우에는 이전과 동일한 값을 발생하며, 스위치의 조절을 위한 모드 변환 신호를 발생하는 제1카운터와, 상기 제1카운터에서 출력되는 신호에 의해 디지탈 신호를 아날로그화 하여 상기 제어전압을 발생하는 제1디지탈/아날로그 변환부와, 공통단자가 필터의 입력단자에 접속되고 다른 한 단자는 상기 제1카운터의 모드 변환 신호 또는 하기 제2카운터의 모드 변환 신호에 의해 상기 전압제어 발진기의 출력단자 또는 FM 입력단자에 접속되는 스위치와, 상기 스위치에 의해 상기 전압제어 발진기의 출력 주파수를 입력받고, 일정 주파수를 통과시키며, 제2디지탈/아날로그 변환부의 필터 제어 신호에 의해 통과 특성이 변화되는 필터와, 상기 필터를 통과한 신호의 피크를 검출하기 위한 제1피크검출부와, 상기 필터에 입력되는 신호를 일정 정도 증폭하기 위한 증폭부와, 상기 증폭된 신호의 피크를 검출하기 위한 제2피크 검출부와, 상기 두 피크검출부의 출력 레벨을 비교하기 위한 레벨 비교부와,상기 레벨 비교부의 출력을 카운트하여 상기 두 피크 검출부의 레벨 비교에 따라서 일정값을 증감하여 출력하거나 또는 동일한 경우에는 래치 신호와 상기 스위치의 모드 변환 신호를 발생하는 제2카운터와, 상기 제2카운터에서 출력되는 신호에 의해 디지탈 신호를 아날로그화 하여 상기 필터 제어 신호를 발생하는 제2디지탈/아날로그 변환부로구성됨을 특징으로 하는 설계변수 자동조정 회로.
  4. (신설) 제1항에 있어서, 상기 주파수 비교기에서 상기 전압제어 발진기의 출력 주파수를 카운트하는 상기 일정 주기는 상기 분주된 기준 주파수의 1/2 주기임을 특징으로 하는 설계변수 자동조정 회로.
  5. (신설) 제2항에 있어서, 상기 필터는 대역통과 필터 또는 저역 통과 필터 혹은 고역 통과 필터임을 특징으로 하는 설계변수 자동조정 회로.
  6. (신설) 제3항에 있어서, 상기 주파수 비교기에서 상기 전압제어 발진기의 출력주파수를 카운트하는 상기 일정 주기는 상기 분주된 기준 주파수의 1/2 주기임을 특징으로 하는 설계변수 자동조정 회로.
  7. (신설) 제3항에 있어서, 상기 필터는 대역통과 필터 또는 저역 통과 필터 혹은 고역 통과 필터임을 특징으로 하는 설계변수 자동조정 회로.
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