DE10256117A1 - Tiefpassfilter mit einstellbarer Grenzfrequenz - Google Patents

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Udo Dipl.-Ing. Dr. Ausserlechner
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/008—Networks using time-varying elements, e.g. N-path filters with variable switch closing time

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  • Electronic Switches (AREA)

Abstract

Eine Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals, wobei das informationstragende Signal zu bestimmten Zeitintervallen in einem periodischen Taktraster der Periode (P) zur Verfügung steht, und wobei in dem informationstragenden Signal eine Informationseinheit enthalten ist, umfasst einen Serienzweig mit einer Widerstandseinrichtung (16) und einer Schaltereinrichtung (14), wobei das informationstragende Signal (U¶azd¶) dem Serienzweig zuführbar ist, einen Parallelzweig mit einer Kapazitätseinrichtung (18), wobei der Parallelzweig mit dem Serienzweig verbunden ist, wobei an dem Parallelzweig ein tiefpassgefiltertes Informationssignal erhaltbar ist, und eine Steuereinrichtung (14) zum Steuern der Schaltereinrichtung, so dass die Schaltereinrichtung pro Periode (P) eine Zeitdauer (TD) geschlossen ist, wobei die Zeitdauer (TD) kleiner als die Periodendauer (P) ist.

Description

  • Die vorliegende Erfindung bezieht sich auf elektronische Schaltungen, die zeitdiskrete und analogwertige Signale bereitstellen und weiterverarbeiten, und insbesondere auf Tiefpassfilter mit einstellbarer Tiefpassgrenzfrequenz zum Tiefpassfiltern eines zeitdiskreten, informationstragenden Signals.
  • Auf dem Gebiet von integrierten Sensorsystemen ist es häufig erforderlich, zeitdiskrete, analogwertige Signale in zeitkontinuierliche, analogwertige Signale umzuwandeln. Der Begriff „zeitdiskret" bezeichnet dabei, dass sich das Ausgangssignal einer elektronischen Schaltung nur zu bestimmten Zeitpunkten ändern kann. Diese Zeitpunkte werden durch einen vorgegebenen Takt definiert. Dieser Takt kann dabei entweder von außen zur Verfügung gestellt werden, wobei jedoch der Takt zumeist intern in der signalverarbeitenden Schaltung selbst erzeugt wird.
  • Der Begriff „analogwertiges Signal" bedeutet, dass die einzelnen Werte des Ausgangssignals ein im mathematischen Sinn dichtes, reellwertiges Intervall abstecken, d. h. zwischen zwei beliebig dicht nebeneinander liegenden möglichen Werten des Ausgangssignals gibt es immer noch „unendlich" viele ebenfalls mögliche Werte des Ausgangssignals, wobei der Begriff unendlich natürlich entsprechend der jeweiligen maximalen Auflösung zu verstehen ist. Diese Annahme unendlich vieler Werte des Ausgangssignals steht aber im Gegensatz zu quantisierten Signalen, die in der digitalen Signalverarbeitung Verwendung finden.
  • In 6a-e ist beispielhaft ein im Stand der Technik bekanntes Signalverarbeitungssystem 100 mit den dazu gehörenden relevanten Signalverläufen dargestellt. Das Signalverarbei tungssystem 100 umfasst eine zeitdiskrete, signalverarbeitende Schaltung 102 mit einem ersten und einem zweiten Eingang 102a, 102b und einen Ausgang 102c, eine Systemtakterzeugungseinrichtung 104, eine Abtaststeuereinrichtung 106 mit einem Eingang 106a und einem Ausgang 106b, einen ersten Impedanzwandler 108 mit einem Eingang 108a und einem Ausgang 108b, eine Abtastschaltereinrichtung 110, mit einem ersten Schalteranschluss 110a, einem zweiten Abtastschalteranschluss 110b und einem Steueranschluss 110c, einen Haltekondensator 112 mit einem ersten Anschluss 112a und einem zweiten Anschluss 112b, einen zweiten Impedanzwandler 114 mit einem Eingang 114a und einem Ausgang 114b, ein Widerstandselement 116 mit einem ersten Anschluss 116a und einem zweiten Anschluss 116b und ein Kapazitätselement 118 mit einem ersten Anschluss 118a und einem zweiten Anschluss 118d.
  • An dem ersten Eingang 102a der zeitdiskreten Signalverarbeitungsschaltung 102 liegt ein Eingangssignal Ue an, z. B. die Ausgangsspannung einer Sensoreinrichtung, wie etwa die Hallspannung einer Hallsonde. Die Systemtakterzeugungseinrichtung 104 ist mit dem zweiten Eingang 102b der zeitdiskreten Signalverarbeitungsschaltung 102 und ferner mit dem Eingang 106a der Abtaststeuereinrichtung 106 verbunden. Der Ausgang 102c der Signalverarbeitungsschaltung 102 ist mit dem Eingang 108a des ersten Impedanzwandlers 108 verbunden. Der Ausgang 108b des Impedanzwandlers 108 ist mit dem ersten Schalteranschluss 110a der Abtastschaltereinrichtung 110 verbunden. Der Steueranschluss 110c der Abtastschaltereinrichtung 110 ist mit dem Ausgang 106b der Abtaststeuereinrichtung 106 verbunden. Der zweite Anschluss 110b der Abtastschaltereinrichtung 110 ist mit dem ersten Anschluss 112a des Haltekondensators 112 und gleichzeitig mit dem Eingang 114a des zweiten Impedanzwandlers 114 verbunden. Der zweite Anschluss 112b des Haltekondensators 112 ist mit Massepotential verbunden. Der Ausgang 114a des zweiten Impedanzwandlers 114 ist mit dem ersten Anschluss 116a des Widerstandselements 116 verbunden, wobei der zweite Anschluss 116b des Widerstandselements mit dem ersten Anschluss 118a des Kapazitätselements 118 verbunden ist. Der zweite Anschluss 118b des Kapazitätselements 118 ist mit Massepotential verbunden. Der zweite Anschluss 116b bzw. der damit verbundene erste Anschluss 118a des Kapazitätselements 118 bilden den Ausgangsanschluss des Signalverarbeitungssystems 100, an dem die Ausgangsspannung Ua abgreifbar ist.
  • Die Funktionsweise des in 6a dargestellten Signalverarbeitungssystems 100 besteht nun darin, dass die zeitdiskrete Signalverarbeitungsschaltung 102 das Eingangssignal Ue verarbeitet und an dem Ausgangsanschluss 112c während vorbestimmter Zeitintervalle TX [ta1 – ta2], siehe auch 6b, ein zeitdiskretes Ausgangssignals Uazd bereitstellt. In einer Abtasten&Halten-Schaltung (Sample&Hold-Schaltung), die durch den ersten Impedanzwandler 108, die Abtastschaltereinrichtung 110, den Haltekondensator 112 und den zweiten Impedanzwandler 114 gebildet ist, wird diese analogwertige, zeitdiskrete Ausgangsspannung Uazd über den ersten Impedanzwandler 108 und die Abtastschaltereinrichtung 110 auf der Haltekapazität 112 gespeichert, indem die Abtastschaltereinrichtung 110 während einer vorgegebenen Abtastzeitdauer TD leitend wird.
  • In 6b sind die jeweiligen zeitlichen Verläufe SX und SD über der Periodendauer P dargestellt, wobei das Zeitintervall TX (zwischen den Zeitpunkten ta1 und ta2) angibt, dass das Signal Ua1 am Ausgang des ersten Impedanzwandlers 108 für die Weiterverarbeitung zur Verfügung steht, das Zeitintervall TZ angibt, dass während dieser Zeit in der zeitdiskreten Signalverarbeitungsschaltung 102 die Signalverarbeitung des Eingangssignals Ue stattfindet, und wobei während der Zeitdauer TD die Abtastschaltereinrichtung 110 leitend ist, so dass während dieser Zeitdauer der Haltekondensator geladen wird.
  • Das Zeitdauer TD, während der die Abtastschaltereinrichtung 110 leitend ist, wird durch das Abtastsignal Son vorgegeben, das an dem Ausgang 106b der Abtaststeuereinrichtung 106 bereitgestellt wird.
  • In den 6c-e sind die jeweiligen zeitlichen Verläufe der Pegel des zeitdiskreten Signals Uazd an dem Ausgang 102c der zeitdiskreten Signalverarbeitungsschaltung 102, des Signals Ua2 an dem Ausgang 114b des zweiten Impedanzwandlers 114, und des tiefpassgefilterten Ausgangssignals Ua an dem Ausgang 116b des Tiefpassfilters 116, 118 dargestellt.
  • Für die Bemessung des Zeitintervalls TD müssen folgende Bedingungen eingehalten werden. Der Abtastschalter 110 darf maximal so lange leitend sein, wie die zeitdiskrete, analoge Spannung Ua1, die am Ausgang 108b des Impedanzwandlers 108 anliegt, konstant bleibt, d. h. während dieses Zeitintervalls TX findet keine Signalverarbeitung in der zeitdiskreten Signalverarbeitungsschaltung 102 statt. Es gilt also, dass die Zeitdauer TD kleiner gleich dem Zeitintervall TX [ta2 – ta1] ist. Darüber hinaus muss der Abtastschalter 110 mindestens so lange leitend sein, dass sich die Haltekapazität 112 vollständig aufladen kann. Da der Abtastschalter 110 sowie seine Zu- und Ableitung auch im geschlossenen, leitenden Zustand einen gewissen Widerstandswert Rein aufweist, ergibt sich für das Aufladen des Haltekondensators 112 folgende Zeitkonstante: Tein = Rein · Ch,wobei Ch der Kapazitätswert des Haltekondensators 112 ist.
  • Für eine vorgeschriebene Genauigkeit der Abtasten&Halten-Schaltung muss also der Abtastschalter 110 für eine minimale Anzahl N an Zeitkonstanten Tein leitend sein, d. h. die Zeitdauer TD muss größer als N × Tein sein, wobei aus der Beziehung:
    Figure 00040001
    ersichtlich ist, dass für ein Verhältnis N = TD/Tein = 4 die Differenz ΔU zwischen dem über den Kondensator Ch gespeicherten Spannungswert UCh und dem abgetasteten Spannungswert kleiner 2% ist, und für N = TD/Tei n = 7 die Differenz ΔU kleiner 1‰ ist. In 6b ist das reale Ladeverhalten als der abgerundet gezeichnete „reale Verlauf" des Spannungspegels angedeutet.
  • Der Haltekondensator 112 mit dem Kapazitätswert Ch wird durch den zweiten Impedanzwandler 114, der beispielsweise als ein Spannungsfolger ausgeführt ist, mit möglichst großem Eingangswiderstand ausgelesen, damit sich der Haltekondensator 112 während der Zeit, während der in der zeitdiskreten Signalverarbeitungsschaltung 102 eine Signalverarbeitung stattfindet, nicht entlädt. Darin anschließend wird dann die Tiefpassfilterung mit dem aus dem Widerstandselement 116 und dem Kapazitätselement 118 bestehendem RC-Tiefpassfilter vorgenommen.
  • Die zeitdiskrete Signalverarbeitungsschaltung 102 stellt also in einem periodischen Taktraster der Periode P eine beispielsweise ansteigende Pulsfolge als das zeitdiskrete Ausgangssignal Uazd an deren Ausgang 102c bereit, wobei dieses zeitdiskrete Ausgangssignal Uazd von dem Pufferverstärker 108 gepuffert wird und als das Signal Ua1 an dem Ausgang 108b desselben zur Verfügung gestellt wird. Pro Periode P steht das zeitdiskrete Ausgangssignal Uazd für das Zeitintervall TX zur Verfügung, wobei die Schaltereinrichtung 110 für die Zeitdauer TD geschlossen (leitend) ist, so dass der Abtasten&Halten-Kondensator umgeladen wird. Da die Abtastschaltereinrichtung 110 einen endlichen Durchgangswiderstand Rein aufweist, benötigt der Ladevorgang eine gewisse Zeitdauer, die sich in dem abgerundeten Anstieg des Ausgangssignals Ua2 (vgl. 6d) an dem Ausgang 114d des zweiten Impedanzwandlers 114 zeigt. Ist die Zeitkonstante Tein des nachfolgenden RC-Tiefpassfilters bestehend aus dem Widerstandselement 116 und dem Kapazitätselement 118 wesentlich größer als die Periodendauer P, so glättet das RC-Tiefpassfilter 116, 118 die treppenförmige Spannung Ua 2 und liefert das Ausgangssignal Ua des RC-Tiefpassfilters 116, 118 als eine linear ansteigende Rampe (vgl. 6e), wobei das Ausgangssignal Ua jedoch zeitlich gegenüber dem Signal Ua2 verzögert ist, d. h. die rampenförmige Ausgangsspannung Ua beginnt erst eine gewisse Zeitdauer, nachdem die Spannung Ua 2 angestiegen ist.
  • Im allgemeinen ist man nun bestrebt, die Zeitdauer TD, während der der Abtastschalter 110 leitend ist, nur geringfügig kürzer zu wählen als das Zeitintervall TX. Ist diese Bedingung erfüllt, kann man einen relativ „kleinen" Schalter wählen, der somit einen größeren Widerstandswert Rein besitzt und dadurch eine möglichst kleine Grenzfrequenz aufweist. Dadurch kann die auf den Abtasten&Halten-Kondensator Ch abgetastete (gesampelte) Rauschleistung minimiert werden.
  • Mit dem in 6a dargestellten, im Stand der Technik bekannten Signalverarbeitungssystem 100 ergeben sich jedoch folgende Probleme. So wird von analogen Sensoren, wie z. B. analogen Magnetfeldsensoren, im allgemeinen verlangt, ein Ausgangssignal bereitzustellen, dem nur eine möglichst kleine Rauschspannung überlagert sein soll. Darüber hinaus soll das Ausgangssignal schnellen Änderungen der Sensoreingangsgröße mit möglichst geringer Verzögerung folgen. Diese beiden Anforderungen widersprechen sich jedoch technisch.
  • Die Forderung einer kleinen Rauschleistung kann in der Regel nur durch eine Bandbegrenzung realisiert werden. Bei vielen analogen Sensoren handelt es sich dabei um eine Tiefpassfilterung, da die meisten physikalischen Größen, wie z. B. Temperatur, Magnetfeld, Druck, Beschleunigung usw., nur für Frequenzen von 0 Hz, dies stellt eine zeitlich konstante physikalische Messgröße dar, bis zu einer maximalen Frequenz fmax, die in der Regel zwischen beispielsweise 100 Hz und 100 kHz liegt, von praktischem Interesse sind. Der Tiefpass wird da bei so ausgelegt, dass er alle Spektralanteile im Nutzfrequenzband von 0 Hz bis fmax möglichst unverzerrt vom Eingang auf den Ausgang überträgt. Alle Frequenzen über der Frequenz fmax sollen hingegen möglichst stark gedämpft werden.
  • Alle Tiefpassfilter stimmen jedoch dahingehend überein, dass das gefilterte Signal um so stärker verzögert wird, je schmalbandiger das jeweilige Tiefpassfilter ist. Wird also das Nutzsignalband sehr schmalbandig ausgeführt, so minimiert dies zwar die Rauschleistung im Ausgangssignal, zugleich steigt aber die Verzögerungszeit an. Die Verzögerungszeit ist dabei jener Zeitversatz, mit dem das Sensorausgangssignal nach der Tiefpassfilterung auf eine schnelle Änderung der Eingangsgröße, z. B. der physikalischen Messgröße, reagieren kann.
  • Bei dem anhand der 6a dargestellten, im Stand der Technik bekannten Signalverarbeitungssystem 100 wird das zeitdiskrete Ausgangssignal Uazd der zeitdiskreten Signalverarbeitungsschaltung 102 in das zeitkontinuierliche Ausgangssignal Ua umgewandelt, indem man üblicherweise den Abtasten&Halten-Schaltkreis 108-114 (Sample&Hold-Schaltung) und das nachgeschaltete RC-Tiefpassfilter 116, 118 verwendet. Während des Zeitintervalls TX liegt das zeitdiskrete Ausgangssignal Uazd der zeitdiskreten Signalverarbeitungsschaltung 102 an dem Eingang 108a des ersten Impedanzwandlers 108 und damit auch an dem Ausgang 108b desselben stabil an, so dass das Ausgangssignal Ua1 somit über den Abtastschalter 110 auf den Haltekondensator 112 (Haltekapazität Ch) abgetastet (bzw. gesampelt) werden kann. Der Impedanzwandler 114 (Spannungsfolger) liest die abgetastete Spannung UCh aus und legt diese Spannung Ua2 an den Eingang 116a eines RC-Tiefpassfilters, das somit als ein sogenannter „Deglitcher" wirksam ist.
  • Das RC-Tiefpassfilter 116, 118 wird verwendet, um die stufenförmige Spannung Ua2 am Ausgang des zweiten Impedanzwandlers 114 zu glätten, d. h. um die Stufen zwischen zwei aufeinan derfolgenden zeitdiskreten Ausgangssignalen zu glätten, sowie unvermeidliche Schalttransienten (hochfrequente Störimpulse bzw. „glitches") zu beseitigen bzw. herauszufiltern, die beispielsweise durch den Abtastschalter 110 verursacht werden. Bezüglich der Abtastschaltintervalle TX des Abtastschalters 110 ist zu beachten, dass der Abtastschalter 110 mindestens so lange eingeschaltet sein muss, dass der Haltekondensator 112 ausreichend genau umgeladen werden kann, wobei andererseits der Abtastschalter 110 maximal so lange eingeschaltet sein darf, wie die zeitdiskrete Ausgangsspannung Ua1 des ersten Impedanzwandlers 108 konstant an dem Ausgang 108b desselben bereitgestellt wird.
  • Bei dieser im vorhergehenden erläuterten Umwandlung des zeitdiskreten Signals Uazd in das zeitkontinuierliche Ausgangssignal Ua muss also eine Tiefpassfilterung vorgenommen werden.
  • Insbesondere bei integrierten Schaltungen, wie z. B. integrierten Sensoren, bereitet die Bereitstellung der erforderlichen passiven Elemente für die Tiefpassfilterung mittels eines RC-Tiefpasses eine Reihe von technischen und auch ökonomischen Problemen.
  • Die jeweiligen Pegel der Sensoreingangssignale, wie z. B. des Eingangssignals Ue, in die zeitdiskrete Signalverarbeitungsschaltung 102 sind meistens äußerst niedrig, so dass dem Ausgangssignal häufig ein relativ großes Störsignal überlagert ist. Dieses Störsignal besteht dabei aus thermischem Rauschen, 1/f-Rauschen, Schrotrauschen und zumeist hochfrequenten Störspitzen (glitches), die auf Schalttransienten im getakteten Teil der Signalverarbeitungsschaltung zurückzuführen sind. Um nun ein möglichst sauberes Ausgangssignal zu erhalten, ist man daher häufig bestrebt, die Bandbreite des Gesamtsystems minimal auszulegen. Besonders bei Sensoranordnungen ist man gelegentlich nur an sehr geringen Nutzsignalbandbreiten interessiert, wie z. B. von Frequenzen zwischen 0 Hz bis 250 Hz, da viele interessierende physikalische Größen, wie z. B. Temperatur, Magnetfeld, Druck, Beschleunigung usw., in einem relativ niedrigen Frequenzbereich von praktischem Interesse sind. Daher muss das erforderliche RC-Tiefpassfilter mit einer Grenzfrequenz von wenigen 100 Hz ausgelegt werden. Dies bereitet aber in integrierter Technik erhebliche Schwierigkeiten, da ein derartiges Tiefpassfilter mit einer derart niedrigen Grenzfrequenz aufgrund der hohen Kapazitätswerte sehr viel kostbare Chipfläche verbraucht.
  • Ferner wäre bei integrierten Schaltkreisen, die in hohen Stückzahlen hergestellt werden, eine Filterrealisierung wünschenswert, die an den jeweiligen Anwendungsfall anpassbar ist. Ändert sich beispielsweise die Eingangsgröße nur sehr langsam, so sollte das Tiefpassfilter sehr schmalbandig sein, und dadurch die Rauschleistung im Ausgangssignal minimieren. Weist dagegen der Pegel des Eingangssignals eine sehr große Variabilität auf, d. h. ändert sich der Pegel des zu filternden Signals sehr stark und/oder schnell, so sollte das Tiefpassfilter seine Grenzfrequenz entsprechend nach oben setzen, so dass die Reaktionszeit des Ausgangssignals minimiert wird. Es wäre ferner wünschenswert, die Grenzfrequenz des RC-Tiefpassfilters programmierbar zu gestalten, so dass der Anwender die Bandbreite der Sensoranordnungen den Gegebenheiten der jeweiligen Applikation anpassen kann.
  • Wird beispielsweise eine hohe Bandbreite eingestellt, so soll dabei aber keine ungenützte Chipfläche stehen, wie dies jedoch bisher durch die Programmierung einer höheren Grenzfrequenz beispielsweise durch das Kurzschließen eines Teils der verwendeten Widerstände oder durch das Abschalten von Kapazitäten vorgenommen wird. So benötigen diese abgeschalteten bzw. kurzgeschlossenen Bauteile erhebliche Chipflächen, die aber nur bei einer tiefen Grenzfrequenz des Tiefpassfilters auch genutzt werden.
  • Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, eine verbesserte Vorrich tung zum Tiefpassfiltern eines informationstragenden Signals und eine verbesserte Signalverarbeitungsschaltung zum Verarbeiten eines zeitdiskreten Informationssignals, die die Vorrichtung zum Tiefpassfiltern verwendet, zu schaffen, wobei einerseits der benötigte Chipflächenbedarf verringert ist und ferner andererseits die Eigenschaften des Tiefpassfilters an die jeweilige Applikation anpassbar sind.
  • Diese Aufgabe wird durch eine Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals gemäß Anspruch 1 und durch eine Signalverarbeitungsschaltung zum Verarbeiten eines zeitdiskreten Informationssignals gemäß Anspruch 13 gelöst.
  • Die erfindungsgemäße Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals, wobei das informationstragende Signal zu bestimmten Zeitintervallen einer Periode P zur Verfügung steht, und wobei in dem informationstragenden Signal eine Informationseinheit enthalten ist, umfasst einen Serienzweig mit einer Widerstandseinrichtung und mit einer Schaltereinrichtung, wobei das informationstragende Signal dem Serienzweig zuführbar ist, einen Parallelzweig mit einer Kapazitätseinrichtung, wobei der Parallelzweig mit dem Serienzweig verbunden ist, wobei an dem Parallelzweig ein Tiefpassgefiltertes Informationssignal erhaltbar ist, und eine Steuereinrichtung zum Steuern der Schaltereinrichtung, so dass die Schaltereinrichtung pro Periode eine Zeitdauer TD geschlossen ist, wobei die Zeitdauer TD kleiner als die Periodendauer P ist.
  • Die erfindungsgemäße Signalverarbeitungsschaltung zum Verarbeiten eines zeitdiskreten Informationssignals, wobei das informationstragende Signal zu bestimmten Zeitintervallen einer Periode P zur Verfügung steht, wobei in einem Bruchteil der Periode eine der Periode zugeordnete Informationseinheit enthalten ist, umfasst die erfindungsgemäße Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals, und eine Abtasten&Halten-Schaltung mit einem Serienzweig mit einem steuerbaren Schalter, einen Parallelzweig mit einer Haltekapazitätseinrichtung, wobei der Parallelzweig mit einem Eingang der Vorrichtung zum Tiefpassfiltern koppelbar ist, und eine Abtaststeuereinrichtung zum Steuern des Abtastschalters, so dass der Schalter eine Abtastzeitdauer lang geschlossen ist, wobei die Abtastzeitdauer höchstens gleich dem Bruchteil der Periode ist und mindestens so bemessen ist, dass der Haltekondensator über eine vorbestimmte Schwelle geladen ist.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, bei einem Signalverarbeitungssystem, das ein zeitdiskretes Eingangssignal in ein zeitkontinuierliches Ausgangssignal umwandeln soll, dass das dabei verwendete RC-Tiefpassfilter derart modifiziert wird, um die Zeitkonstante des RC-Tiefpasses variieren und vorzugsweise erhöhen zu können. Dazu wird dieses RC-Tiefpassfilter mit einer zusätzlichen Schaltereinrichtung in Serienschaltung zu dem Widerstandselement ergänzt, wobei die Schaltereinrichtung mit der Taktsteuerungseinrichtung angesteuert wird. Die Schaltereinrichtung wird nur für einen Bruchteil der Periode des Taktrasters des informationstragenden Signals eingeschaltet, so dass das Kapazitätselement nur während dieses Bruchteils der Periodendauer über das Widerstandselement aufgeladen werden kann.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird die erfindungsgemäße Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals derart eingesetzt, um einer zeitdiskreten signalverarbeitenden Schaltung nachgeschaltet zu sein, wobei die zeitdiskrete signalverarbeitende Schaltung beispielsweise am Ausgang eines Impedanzwandlers während eines vorgegebenen Zeitintervalls innerhalb einer vorgegebenen Periodendauer stabil das zeitdiskrete Ausgangssignal ausgibt. Während eines Bruchteils dieses Zeitintervalls, wobei dieser Bruchteil geeignet durch die Steuereinrichtung zum Steuern der Schaltereinrichtung eingestellt wird, wird dieses zeitdiskrete Signal über die Schaltereinrichtung und über das vorzugsweise hochohmige Widerstandselement R auf das Kapazi tätselement C abgetastet (gesampelt), wobei dieses Kapazitätselement nunmehr auch die Funktion einer Haltekapazität, wie sie in einer Abtasten&Halten-Schaltungsanordnung verwendet wird, übernommen hat. Damit können der im Stand der Technik dargestellte zweite Impedanzwandler und auch die Haltekapazität Ch eingespart werden, wie sie beispielsweise in 6a dargestellt sind.
  • Da nun das Kapazitätselement des RC-Tiefpassfilters gemäß der vorliegenden Erfindung im Gegensatz zum Stand der Technik (vergleiche 6a) nun nur mehr für kurze Zeitintervalle pro Periodendauer geladen wird, erhöht sich die „effektive" Zeitkonstante des RC-Tiefpassfilters indirekt proportional zu dem Zeitintervall pro Periodendauer, während dem die Schaltereinrichtung leitend ist. Definiert man nun das Zeitintervall, während dem der Schalter geöffnet ist, im Verhältnis zu der Periodendauer, während der das informationstragende Signals zu bestimmten Zeiten in einem (periodischen) Taktraster zur Verfügung steht, als Tastverhältnis (duty-cycles) der Schaltereinrichtung, so erhöht sich die effektive Zeitkonstante des RC-Tiefpassfilters mit dem Kehrwert dieses Tastverhältnisses. Dadurch können selbst mit relativ kleinen, „realen" Zeitkonstanten T = R · C relativ große „effektive" Zeitkonstanten erreicht werden, so dass sehr niedrige und über das Tastverhältnis programmierbare Grenzfrequenzen des erfindungsgemäßen RC-Tiefpassfilters erzielt werden können.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die erfindungsgemäße Vorrichtung zum Tiefpassfilterns eines informationstragenden Signals an den Ausgang der im Stand der Technik bekannten Abtasten&Halten-Schaltungsanordnung (vergleiche 6a) angeordnet, so dass zwischen dem Ausgang der Abtasten&Halten-Schaltung und dem Eingang des RC-Tiefpassfilters wiederum die Schaltereinrichtung vorgesehen ist, wobei diese Schaltereinrichtung wiederum von einer Taktsteuerungseinrichtung für eine gewisse Anzahl von Perioden eines Taktes, vorzugsweise des Systembasistaktes ausge schaltet, um danach für eine Periode (mehrere Perioden) des Systembasistaktes eingeschaltet zu werden. Dadurch erzielt man ein geeignet wählbares Tastverhältnis zum Einschalten der Schaltereinrichtung, das vorzugsweise möglichst homogen über die Periodendauer, während der das zeitdiskrete informationstragende Signals zu bestimmten Zeiten in einem periodischen Taktraster zur Verfügung steht, verteilt ist. Damit können Spannungsstufen zwischen aufeinanderfolgenden Perioden reduziert werden. Bei einem entsprechend schnellen Systembasistakt kann man nun die Spannungsstufen der Ausgangsspannung so niedrig wählen, dass sie im Ausgangssignal nicht mehr sichtbar sind, bzw. nicht mehr aufgelöst werden können. Durch diesen weiteren Aspekt der vorliegenden Erfindung kann der Bereich des einstellbaren Tastverhältnisses gegenüber dem ersten Aspekt wesentlich größer gewählt werden, d. h. der einstellbare Bereich des Tastverhältnisses erstreckt sich nun von ca. 0% bis 100%.
  • Mit der erfindungsgemäßen Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals bzw. mit der erfindungsgemäßen Signalverarbeitungsschaltung zum Verarbeiten eines zeitdiskreten Informationssignals ergeben sich gegenüber den bisher im Stand der Technik bekannten Signalverarbeitungssystemen zahlreiche Vorteile.
  • Durch die Realisierung eines RC-Tiefpassfilters gemäß der vorliegenden Erfindung können in integrierter Schaltungstechnik bei einem relativ niedrigen Verbrauch an Chipfläche sehr geringe Grenzfrequenzen des RC-Tiefpassfilters implementiert werden.
  • Da durch die Taktsteuerungseinrichtung das Tastverhältnis zum Abtasten des zeitdiskreten, informationstragenden Signals geeignet eingestellt werden kann, kann die Schaltereinrichtung für bestimmte Anwendungsfälle, die eine große Bandbreite des Signalverarbeitungssystems erfordern, mit dem maximalen Tastverhältnis betrieben werden, um die maximale bzw. eine mög lichst hohe Grenzfrequenz des erfindungsgemäßen RC-Tiefpassfilters zu erreichen. Ein solcher Betriebsfall kann beispielsweise die Hochfahrsequenz (Power-up-Sequenz) eines Systems sein. Ein anderer Anwendungsfall ist bei Systemen mit einer einstellbaren Verstärkung gegebenen, wobei dies beispielsweise bei Sensoren einer einstellbaren Empfindlichkeit auf die zu messende physikalische Größe entspricht. In diesem Fall muss man bei einer hohen Verstärkung, d. h. beispielsweise bei einer hohen Empfindlichkeit bei Sensoren, zugleich mit einer erhöhten Rauschleistungsdichte in dem Signal rechnen, so dass es oftmals erforderlich ist, die Bandbreite bzw. Grenzfrequenz zu vermindern, damit die gesamte Rauschleistung im Ausgangssignal auf ein ausreichend niedriges Maß beschränkt bleibt.
  • Ein solcher Betriebsfall wird dem erfindungsgemäßen RC-Tiefpassfilter dabei durch ein geeignetes Einstellsignal mitgeteilt, das der Taktsteuerungseinrichtung zum Steuern der Schaltereinrichtung zugeführt und darin verarbeitet wird, um das Tastverhältnis zum Ein- und Ausschalten der Schaltereinrichtung einzustellen. Dieses Signal kann dabei entweder extern (bezogen auf das elektronische System, z. B. ASIC) oder intern, z. B. auf dem Halbleiterchip (on-chip), erzeugt werden.
  • Wird nun die Bandbreite des erfindungsgemäßen RC-Tiefpassfilters in Abhängigkeit der Änderungsgeschwindigkeit (Variabilität) des zu verarbeitenden Signals geregelt, entsteht auf diese Weise ein Chipflächen- und Leistungssparendes, adaptives RC-Tiefpassfilter. Wenn sich die Sensoreingangsgröße über eine längere Zeit hinweg kaum ändert, kann die Grenzfrequenz des RC-Tiefpassfilters möglichst gering eingestellt werden, um ein möglichst sauberes Ausgangssignal zu liefern. Bei gravierenden Änderungen der Sensoreingangsgröße kann das erfindungsgemäße RC-Tiefpassfilter sehr breitbandig eingestellt werden, um die Änderung mit einer mög lichst geringen Verzögerungszeit an den Ausgang des Systems durchzureichen.
  • Durch die Programmierbarkeit der effektiven Zeitkonstante des erfindungsgemäßen RC-Tiefpassfilter ist dieses Filter bei einem sehr geringen Chipflächenverbrauch äußerst vielseitig einsetzbar.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1a-c eine Prinzipdarstellung der Vorrichtung zum Tiefpassfiltern eines informationstragenden (zeitdiskreten) Signals mit dem entsprechenden zeitdiskreten Eingangssignal und dem zeitkontinuierlichen Ausgangssignal gemäß einem ersten Ausführungsbeispiel gemäß der vorliegenden Erfindung;
  • 2 eine mögliche technische Realisierung der Taktsteuerungseinrichtung der Vorrichtung zum Tiefpassfiltern gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 eine weitere mögliche technische Realisierung der Taktsteuerungseinrichtung der Vorrichtung zum Tiefpassfiltern gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 4a-d eine Prinzipdarstellung einer Signalverarbeitungsschaltung zum Verarbeiten eines zeitdiskreten Informationssignals und einer möglichen technischen Realisierung der Taktsteuerungseinrichtung der Vorrichtung zum Tiefpassfiltern gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 5 beispielhafte zeitliche Signalverläufe der Signalverarbeitungsschaltung gemäß dem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
  • 6a-e ein Signalverarbeitungssystem zum Umwandeln eines zeitdiskreten Eingangssignals in ein zeitkontinuierliches Ausgangssignal mit den entsprechenden beispielhaften Signalverläufen gemäß dem Stand der Technik.
  • Bezug nehmend auf die 1 bis 3 wird nun ein erstes bevorzugtes Ausführungsbeispiel der Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals gemäß der vorliegenden Erfindung erörtert.
  • Die erfindungsgemäße Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals Ua1 umfasst eine Schaltereinrichtung 12 mit einem ersten Schalteranschluss 12a, einem zweiten Schalteranschluss 12b und einem Steueranschluss 12c, eine Schaltersteuerschaltung 14, die optional eine interne Taktbereitstellungseinrichtung aufweist, mit einem Ausgangsanschluss 14a und einem ersten, zweiten und dritten Eingangsanschluss 14b-d, ein Widerstandselement 16 mit einem Widerstandswert R mit einem ersten Anschluss 16a und einem zweiten Anschluss 16b und ein Kapazitätselement 18 mit einem Kapazitätswert C mit einem ersten Anschluss 18a und einem zweiten Anschluss 18b.
  • An den ersten Anschluss 12a der Schaltereinrichtung 12 ist ein informationstragendes, zeitdiskretes Signal Ua1 anlegbar, das beispielsweise von einer zeitdiskreten Signalverarbeitungsschaltung 102 mit einem Impedanzwandler 108 und einer Takterzeugungseinrichtung 104 (vergleiche 6a zum Stand der Technik) bereitgestellt wird. Der Steueranschluss 12c des Schalters 12 ist mit dem Ausgangsanschluss 14a der Schalter steuerschaltung 14 verbunden. Wie in 1a dargestellt ist, kann die Schaltersteuerschaltung 14 eine eigene Takterzeugungsschaltung beispielsweise unter Verwendung einer Oszillatoranordnung zum Erzeugen eines Basistakts aufweisen, oder die Schaltersteuerschaltung kann mit der Takterzeugungsschaltung 104 verbunden sein, um von der Takterzeugungsschaltung 104 den Systembasistakt zu erhalten.
  • Der zweite Anschluss 12b des Schalters 12 ist mit dem ersten Anschluss 16a des Widerstandselements 16 verbunden, wobei der zweite Anschluss 16b des Widerstandselements 16 mit dem ersten Anschluss 18a des Kapazitätselements 18 verbunden ist. Der zweite Anschluss 18b des Kapazitätselements 18 ist einem Bezugspotentialanschluss, d. h. vorzugsweise mit einem Massepotentialanschluss, verbunden. Der zweite Anschluss 16b des Widerstandselements 16 bzw. der erste Anschluss 18a des Kapazitätselements 18 bilden den Ausgangsanschluss 20 der Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals, an dem die TP-gefilterte, zeitkontinuierliche Ausgangsspannung Ua abgreifbar ist.
  • Im folgenden wird nun die Funktionsweise der in 1a dargestellten Vorrichtung zum Tiefpassfiltern gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die in 1b und 1c dargestellten beispielhaften Signalverläufe Ua1, Ua detailliert erläutert.
  • Wie in 1b dargestellt ist, steht ein beliebiges informationstragendes Signal Ua1 zu bestimmten Zeiten in einem periodischen Taktraster der Periodendauer P zur Verfügung, wobei in dem informationstragenden Signal eine Informationseinheit, z. B. in Form eines Spannungspegels, enthalten ist. Wie in 1b dargestellt ist, wird das informationstragende Signal Ua1 ein Zeitintervall TX lang bereitgestellt, wobei das Zeitintervall TX einen Bruchteil der Periodendauer P darstellt, wie dies durch die durchgezogene gezeichnete Linie in 1b dargestellt ist, oder sich auch im wesentlichen über die ge samte Periodendauer P erstrecken kann, wie dies durch die gestrichelte gezeichnete Linie in 1b dargestellt ist.
  • Das zeitdiskrete Ausgangssignal Ua1 wird also über die Schaltereinrichtung 12 und das seriell dazu angeordnete Widerstandselement 16 (beliebige Reihenfolge möglich) mit dem Widerstandswert R direkt auf dem Kapazitätselement 18 mit dem Kapazitätswert C gespeichert. Aus 1a ist ersichtlich, dass dabei der Haltekondensator 112 sowie der zweite Impedanzwandler 114, wie sie in der 6a zum Stand der Technik dargestellt sind, entfallen können.
  • Es wird nun angenommen, dass sich der Widerstandswert R des Widerstandselements 16 aus dem Ohmschen Widerstandswert Ra dieses Elements zuzüglich eines weiteren Widerstandswerts Rb zusammensetzt, wobei der weitere Widerstandswert Rb berücksichtigt, dass sowohl die Schaltereinrichtung 12 sowie deren Zu- und Ableitungen auch im leitenden Zustand der Schaltereinrichtung 12 einen gewissen Ohmschen Widerstandswert beitragen. Damit ergibt sich für das RC-Tiefpassfilter eine Zeitkonstante: τTP = R · C; mit R = Ra + Rb.
  • Bei der vorliegenden Erfindung ist nun diese Zeitkonstante τTP vorzugsweise größer als ein Drittel des Zeitintervalls TD, wobei das Zeitintervall TD jene Zeitdauer definiert, während der die Schaltereinrichtung 12 leitend ist. Somit kann sich das Kapazitätselement 18 mit dem Kapazitätswert C während dieses Einschaltzeitdauerintervalls TD nicht vollständig aufladen.
  • Es ist zu beachten, dass die Schaltereinrichtung 12 in 1a wie auch der Abtastschalter 110 von 6a zum Stand der Technik nur während dem Zeitintervall TD bezüglich der Periode mit der Periodendauer P, während der das informationstragende Signal zu bestimmten Zeitintervallen in einem periodi schen Taktraster zur Verfügung steht, eingeschaltet ist. Im Unterschied zum Stand der Technik, wie er in 6a dargestellt ist, wird aber bei der vorliegenden Erfindung das Kapazitätselement 18 auch nur während dieses kurzen Zeitintervalls TD geladen. Daher erscheint im Mittel über eine Vielzahl von Perioden anstelle der Zeitkonstante τTP eine wesentlich größere, effektive Zeitkonstante τTPeff wobei gilt: τTPeff = τTP · P/TD,wobei P die Periodendauer ist, während der das informationstragende Signal zu bestimmten Zeitintervallen in einem periodischen Taktraster zur Verfügung steht, und wobei das Zeitintervall TD die Zeitdauer ist, während der die Schaltereinrichtung 12 leitend ist.
  • Man kann also sagen, dass der Widerstandswert R (R = Ra + Rb) effektiv vergrößert wurde, da das Widerstandselement 16 nur einen Bruchteil der Periode, d. h. entsprechend dem Verhältnis TD/P, eingeschaltet ist, wobei das Verhältnis TD/P das Tastverhältnis (duty-cycle) der Schaltereinrichtung 12 darstellt.
  • Im folgenden wird nun auf die geeignete Dimensionierung des Widerstandswertes R des Widerstandselements 16 und des Kapazitätswertes C des Kapazitätselements 18 eingegangen.
  • Aufgrund von unvermeidbaren Leckströmen in integrierten Halbleiterschaltungen empfiehlt es sich, den Widerstandswert R des Widerstandselements 16 nicht wesentlich größer als etwa 1 MOhm (106 Ω) einzustellen, wobei dies insbesondere beachtet werden sollte, wenn die integrierte Halbleiterschaltung auch noch bei relativ hohen Temperaturen, wie z. B. über 125°C, einwandfrei arbeiten soll.
  • Daher ist zur Erzielung einer Grenzfrequenz fg des RC-Tiefpassfilters bestehend aus dem Widerstandselement 16 und dem Kapazitätselement 18 von beispielsweise 250 Hz ein Kapazitätswert C des Kapazitätselements 18 von etwa 640 pF erforderlich, wenn als Widerstandswert R des Widerstandselements 1 MOhm angenommen werden.
  • Wenn nun die Schaltereinrichtung ein Tastverhältnis von 10% aufweist, d. h. wenn das Zeitintervall TD, während der Schalter 12 leitend ist, ein Zehntel der Periodendauer P, während der das informationstragende Signal zur Verfügung steht, beträgt, so lässt sich dieser Kapazitätswert von 640 pF, wie er bei einem üblichen RC-Tiefpassfilter erforderlich wäre, bei der vorliegenden, erfindungsgemäßen Schaltungsanordnung, wie sie in 1a dargestellt ist, entsprechend dem gewählten Tastverhältnis von 10% auf einen bedeutend „handlicheren" Kapazitätswert C des Kapazitätselements 18 von 64 pF reduzieren, der bedeutend einfacher und flächensparender realisiert werden kann. Es wird also deutlich, dass sich durch die erfindungsgemäße Anordnung des RC-Tiefpassfilters 16, 18 in Verbindung mit der Schaltereinrichtung 12 und der Schaltersteuerschaltung 18, mit der das Tastverhältnis eingestellt wird, eine Chipflächeneinsparung auf dem Halbleiterchip in einer Größenordnung von etwa 576 pF erreichen lässt, wenn die oben angegebenen Werte für die Grenzfrequenz fg und den Widerstandswert R angenommen werden.
  • Diese deutliche Flächeneinsparung aufgrund des deutlich verringerten Kapazitätswerts C des Kapazitätselements 18, wie es bei der vorliegenden Erfindung verwendet werden kann, wird nur dadurch ein wenig reduziert, dass man zur Ansteuerung der Schaltereinrichtung 12 die Schaltersteuerschaltung 14 benötigt, die beispielsweise durch einige digitale Gatter ausgeführt ist. Diese digitalen Gatter benötigen jedoch nur wenig Fläche auf einem Halbleiterchip, so dass die erhaltene Flächeneinsparung nicht stark eingeschränkt ist. Mögliche technische Realisierungen der Schaltersteuerschaltung 14 werden im folgenden anhand der 2 und 3 noch ausführlich erläutert.
  • Ein weiterer Vorteil der in 1a dargestellten erfindungsgemäßen Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals gegenüber der in 6a dargestellten Schaltung gemäß dem Stand der Technik besteht darin, dass die erfindungsgemäße Vorrichtung einen wesentlich geringeren Stromverbrauch aufweist. Bei der vorliegenden Erfindung kann gegenüber dem in 6a dargestellten Schaltungsaufbau der zweite, als Spannungsfolger ausgebildete, Impedanzwandler 114 entfallen. Statt dessen werden bei der erfindungsgemäßen Vorrichtung nach 1a einige (noch zu beschreibende) digitale Gatter verwendet, deren Stromverbrauch in CMOS-Logik-Technologie äußerst gering gehalten werden kann. Ferner ist zu beachten, dass durch den zweiten Impedanzwandler 114 in 6a zum Stand der Technik im Signalpfad ein Gleichstrom-Offset hervorgerufen wird, der durch den in 1a dargestellten erfindungsgemäßen Schaltungsaufbau der Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals vermieden wird.
  • Ein weiterer Vorteil der in 1a dargestellten erfindungsgemäßen Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals besteht darin, dass der Ausgang der zeitdiskreten Signalverarbeitungsschaltung 102, der beispielsweise den Verstärker 108 aufweist, nicht mehr direkt durch die Abtasten&Halten-Kapazität Ch, wie es in 6a dargestellt ist, belastet wird, sondern nun lediglich von einem hochohmigen Widerstand, d. h. dem Widerstandselement 16 mit dem Widerstandswert R, belastet wird. Dadurch sind die Anforderungen an den Verstärker 108 am Ausgang der zeitdiskreten Signalverarbeitungsschaltung 102 hinsichtlich Frequenzkompensation und Stabilität viel niedriger, so dass entweder der Ruhestromverbrauch des Verstärkers 108 oder dessen Kompensationskapazität verringert werden können, was wiederum zu einer Vereinfachung der Realisierung des Schaltungsaufbaus der Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals gemäß der vorliegenden Erfindung führt.
  • Zusammenfassend kann also festgestellt werden, dass die zeitdiskrete Signalverarbeitungsschaltung 102 an ihrem Ausgang 102c in einem periodischen Taktraster der Periode P ein zeitdiskretes Ausgangssignal Uazd beispielsweise in Form einer ansteigenden Pulsfolge bereitstellt, wobei das zeitdiskrete Ausgangssignal Uazd von dem Pufferverstärker 108 gepuffert wird und an dessen Ausgang 108b als das Signal Ua1 zur Verfügung gestellt wird. Pro Periode steht das zeitdiskrete Ausgangssignal Uazd für das Zeitintervall TX zur Verfügung, wobei die Schaltereinrichtung 12 für die Zeitdauer TD geschlossen wird, so dass der Abtasten&Halten-Kondensator 18 (C) umgeladen wird.
  • Im Unterschied zu der anhand der 6a-e gezeigten Schaltungsanordnung gemäß dem Stand der Technik wird bei dem anhand der 1a-c dargestellten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung die Abtasten&Halten-Kapazität 18 nicht nur über den relativ niedrigen, endlichen Durchgangswiderstand Rein der Schaltereinrichtung 12 sondern auch noch durch den wesentlich größeren Widerstandswert R des Filterwiderstands 16 geladen. Dadurch erhöht sich die Zeitkonstante τTP dieses Ladevorgangs gegenüber der Zeitkonstante gemäß dem Stand der Technik (wie sie beispielsweise in 6d dargestellt ist), so dass die Umladevorgänge nicht mehr aus gekrümmten Abrundungen bestehen, sondern aus Geradenstücken. Im Unterschied zu den anhand von 6a-e dargestellten Schaltungsanordnungen gemäß dem Stand der Technik wird das Zeitintervall bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, wie es anhand von 1a-c dargestellt ist, mitunter sehr kurz im Vergleich zu dem Zeitintervall TX gewählt, da gilt: je kürzer das Zeitintervall TD gewählt wird, desto weniger kann sich der Kondensator 18 umladen und desto niedriger wird die effektive Grenzfrequenz des RC-Tiefpasses 16, 18.
  • Zwar ist die Ausgangsspannung Ua von 1c nicht mehr so glatt wie im Stand der Technik (vergleiche 6e), wobei sich jedoch die Größe der Stufen des Ausgangssignals Ua von 1c reduzieren lässt, wenn das Zeitintervall TD reduziert wird und die RC-Zeitkonstante τTP = R · C erhöht wird, so dass bei einer realen Ausführungsform der in 1a dargestellten Schaltungsanordnung die treppenförmige Ausgangsspannung Ua von 1c dem linearen Rampenverlauf von 6e sehr nahe kommt .
  • Im folgenden wird nun Bezug nehmend auf 2 eine erste mögliche Realisierung der Schaltersteuerschaltung 14 und deren Funktionsweise detailliert beschrieben.
  • Die Schaltersteuerschaltung 14 weist einen ersten bis vierten Anschluss 14a-d auf. Die Schaltersteuerschaltung 14 umfasst ein NAND-Logikelement 20 mit einem ersten Eingangsanschluss 20a, einem zweiten Eingangsanschluss 20b und einem Ausgangsanschluss 20c, ein ODER-Logikelement 22 mit einem ersten Eingangsanschluss 22a, einem zweiten Eingangsanschluss 22b und einem Ausgangsanschluss 22c, einen überlaufsicheren, asynchron zurücksetzbaren n-Bit-Vorwärtszähler 24 mit einem ersten Eingangsanschluss 24a, einem zweiten Eingangsanschluss 24b und einem dritten Eingangsanschluss 24c, einem ersten Ausgangsanschluss 24d und einem zweiten Ausgangsanschluss 24e, und ein NOR-Logikelement 26 mit einem ersten Eingangsanschluss 26a, einem zweiten Eingangsanschluss 26b, und einem Ausgangsanschluss 26c.
  • Der erste Eingangsanschluss 20a des NAND-Logikelements 20 bildet den ersten Eingangsanschluss 14b der Schaltersteuerschaltung 14, an den beispielsweise der Systembasistakt CLK anlegbar ist. Der zweite Eingang 20b des Logikelements 20 ist mit dem dritten Eingangsanschluss 14d der Schaltersteuerschaltung 14 verbunden, an den das Update-Signal SX anlegbar ist, wobei das Update-Signal SX die Zeitdauer TX angibt, während der das Signal Ua1 an dem Ausgang der zeitdiskreten Sig nalverarbeitungsschaltung 102 bzw. an dem Ausgang 108b der Verstärkerschaltung 108 für die Weiterverarbeitung zur Verfügung steht. Der Ausgangsanschluss 20c des Logikelements 20 ist mit dem zweiten Eingangsanschluss 22b des ODER-Logikelements 22 verbunden. Der erste Eingang 22a des ODER-Logikelements 22 ist mit dem zweiten Ausgangsanschluss 24e des n-Bit-Vorwärtszählers 24 verbunden. Der Ausgangsanschluss 22c des ODER-Logikelements 22 ist mit dem ersten Eingangsanschluss 24a des n-Bit-Vorwärtszählers verbunden. Der zweite Eingangsanschluss 24b des n-Bit-Zählers 24 bildet den Reset-Eingang (Rücksetz-Eingang) des n-Bit-Vorwärtszählers, an dem das invertierte Update-Signal SX wirksam ist.
  • An den dritten Eingangsanschluss 24c des n-Bit-Vorwärtszählers 24 ist eine n-Bit-stellige Zahl Zmax zuführbar, die einstellbar ist, wobei die einstellbare Zahl Zmax den maximalen Zählerstand angibt, bis zu dem der n-Bit-Vorwärtszähler aufwärts zählt. Der dritte Eingangsanschluss 24c des n-Bit-Vorwärtszählers 24 bildet ferner den zweiten Eingangsanschluss 14c der Schaltersteuerschaltung 14. Der erste Ausgangsanschluss 24d des n-Bit-Zählers 24 ist mit dem ersten Eingangsanschluss 26a des NOR-Logikelements 26 verbunden. Der Ausgangsanschluss 26c des NOR-Logikelements 26 bildet den Ausgangsanschluss 14a der Schaltersteuerschaltung 14, der mit dem Steueranschluss 12c der Schaltereinrichtung 12 verbunden ist. Bei dem in 2 dargestellten Ausführungsbeispiel ist die Schaltereinrichtung 12 beispielsweise als ein FET-Schalter realisiert.
  • Im folgenden wird nun die Funktionsweise der in 2 dargestellten Schaltersteuerschaltung 14 erläutert.
  • Der an dem ersten Eingangsanschluss 14b der Schaltersteuerschaltung 14 anliegende Takt CLK (und damit an dem ersten Anschluss 20a des NAND-Logikelements anliegende Takt) ist beispielsweise der Systembasistakt der vorangehenden zeitdiskreten Signalverarbeitungsschaltung 102 und somit vorzugsweise der Takt mit der höchsten Frequenz in dem System. Es sollte beachtet werden, dass natürlich auch ein anderes geeignetes Taktsignal als der Systembasistakt verwendet werden kann, wobei das Taktsignal beispielsweise auch von der Schaltersteuereinrichtung 14 selbst erzeugt werden kann.
  • Das Update-Signal SX weist einen ersten logischen Zustand, z. B. einen hohen logischen Pegel „1", auf, sobald das an dem ersten Schalteranschluss 12a anliegende zeitdiskrete, Tiefpass zu filternde Signal Ua1 von dem ersten Impedanzwandler 108, der der zeitdiskreten Signalverarbeitungsschaltung 102 zugeordnet ist (vergleiche 6a zum Stand der Technik), bereitgestellt wird. Somit entspricht der in 1b dargestellte Signalverlauf SX dem Update-Signalverlauf, der anzeigt, wann das zeitdiskrete Signal Ua1 an dem Ausgang des ersten Impedanzwandlers 108 für die Weiterverarbeitung während des Zeitintervalls TX zur Verfügung steht, wobei der weitere Signalverlauf SD das Zeitintervall TD vorgibt, während dem die Schaltereinrichtung 12 eingeschaltet und damit leitend ist.
  • So lange das Update-Signal SX einen zweiten logischen Zustand, z. B. einen niedrigen logischen Zustand „0", aufweist, ist der n-Bit-Vorwärtszähler zurückgesetzt, da an dem zweiten Eingangsanschluss 24b des n-Bit-Vorwärtszählers 24 das invertierte Update-Signal SX dem n-Bit-Vowärtszähler 24 zugeführt wird. Somit weist das Ausgangssignal an dem ersten Ausgangsanschluss 24d („Z = Zero") den ersten logischen Zustand „1" auf, wodurch die Schaltereinrichtung 12 gesperrt ist, da an dem Steueranschluss 12c der Schaltereinrichtung 12 ein Signal mit dem zweiten logischen Pegel „0" anliegt.
  • Sobald das Update-Signal SX auf den ersten logischen Pegel „1" übergeht, beginnt der n-Bit-Vorwärtszähler aufwärts zu zählen, da der n-Bit-Vorwärtszähler 24 nicht mehr an seinem zweiten Eingangsanschluss 24b zurückgesetzt wird. Dabei weist der n-Bit-Vorwärtszähler 24 an seinem ersten Ausgangsan schluss 24d (Z = Zero) und an seinem zweiten Ausgangsanschluss 24e (Z = Zmax) den zweiten logischen Pegel „0" auf, so dass der Steueranschluss 12c der Schaltereinrichtung 12 von dem NOR-Logikelement 26 an dem Ausgangsanschluss 14a der Schaltersteuerschaltung 14 ein logisches Signal mit dem ersten logischen Pegel „1" erhält, so dass die Schaltereinrichtung 12 leitend wird.
  • Wenn nun der Zählstand des n-Bit-Vorwärtszählers 24, der beispielsweise durch steigende Signalflanken an dem ersten Eingangsanschluss 24a des Vorwärtszählers erzeugt werden, den einstellbaren bzw. eingestellten maximalen Zählstand Zmax erreicht, wird das Zählerausgangssignal an dem zweiten Ausgangsanschluss 24e des Vorwärtszählers 24 wieder auf den ersten logischen Pegel („Z = Zmax = 1") übergehen, so dass an dem Ausgangsanschluss 26c des NOR-Logikelements 26 und damit an dem Ausgangsanschluss 14a der Schaltersteuerungsschaltung 14 das Ausgangssignal SD wieder auf den zweiten logischen Pegel „0" übergeht, so dass die Schaltereinrichtung 12 wieder sperrt. Gleichzeitig wird der Takteingang 24a des Vorwärtszählers 24 blockiert, da der Zählerstand Z den maximalen, eingestellten Zählerstand Zmax erreicht hat, so dass der n-Bit-Vorwärtszähler 24 nicht weiter aufwärts zählt. Wenn nun nach einiger Zeit, d. h. wenn das Zeitintervall TX abgelaufen ist, das Update-Signal SX wieder auf den zweiten logischen Pegel „0" übergeht, wird der Zählerstand des n-Bit-Vorwärtszählers 24 asynchron auf den Zählwert „0" zurückgesetzt, wobei der n-Bit-Vorwärtszähler 24 nun wieder für die nächste Zählperiode vorbereitet ist.
  • Durch Anlegen eines n-Bit-stelligen Datenwortes an den dritten Signaleingang 24c (Zmax) des n-Bit-Vorwärtszählers 24 (beispielsweise über einen n-Bit-breiten Bus) kann die Einschaltzeitdauer TD auf den eingestellten Zmax-fachen Wert der Taktperiodendauer Tclk eingestellt werden, wodurch die effektive Grenzfrequenz des RC-Tiefpassfilters, bestehend aus dem Widerstandselement 16 und dem Kapazitätselement 18, auf den folgenden Wert definiert wird:
    Figure 00270001
    obei P die Periodendauer des Update-Signals SX ist.
  • Damit ist es nun möglich, die Einschaltzeitdauer TD der Schaltereinrichtung 12 in ganzzahlige Vielfache des (relativ hohen) Systembasistaktes CLK aufzuteilen. Dadurch kann mit digitalen und daher flächensparenden Logikschaltungen das Tastverhältnis (duty-cycle), das durch das Verhältnis des Einschaltzeitintervalls TD zu der Periodendauer P gegeben ist, bis auf einen Minimalwert von Tclk/(2 × P) reduziert werden, womit die effektive Grenzfrequenz fgeef des erfindungsgemäßen RC-Tiefpassfilters um denselben Faktor, d. h. entsprechend dem Tastverhältnis, vermindert werden kann, wie dies durch die in 2 beispielhaft dargestellte Schaltersteuerschaltung 14 gezeigt ist.
  • Wenn nun die Zeitdauer Tclk die Periodendauer des Systembasistaktes CLK ist, dessen Tastverhältnis üblicherweise 50% beträgt, so kann man die Einschaltzeitdauer TD entsprechend folgender Gleichung einstellen: TD = Tclk/2 · M,mit M = 1, 2,..., (ta2 – ta1) / (Tclk/2) .
  • Dies lässt sich beispielsweise bei der in 2a dargestellten Schaltersteuerschaltung 14 mit den n Bits des n-Bit-stelligen, einstellbaren, maximalen Zählerstands Zmax (LPO, ..., LPn) an dem dritten Eingangsanschluss 24c des n-Bit-Vorwärtszählers 24 bewerkstelligen. Diese n Bits können beispielsweise von dem Anwender entsprechend der jeweiligen An wendung der erfindungsgemäßen Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals eingestellt bzw. programmiert werden.
  • Eine weitere Anwendungsmöglichkeit gemäß der vorliegenden Erfindung sieht vor, diese n Bits mit der Empfindlichkeit des Gesamtsystems, z. B. eines integrierten Sensorsystems, zu koppeln. Wenn das integrierte Sensorsystem beispielsweise eine hohe Empfindlichkeit aufweisen soll, so wird über die in 2a dargestellte, aus einfachen digitalen Logikelementen bestehende Schaltersteuerschaltung 14 einfach das Tastverhältnis TD/P der erfindungsgemäßen RC-Tiefpassfiltereinrichtung und somit deren effektive Tiefpassgrenzfrequenz so weit verringern, dass der Rauschpegel an dem Ausgang des integrierten Sensorsystems, z. B. eines ASICs, eine vorgegebenen Grenze nicht überschreitet.
  • Soll nun das integrierte Sensorsystem eine geringe Empfindlichkeit aufweisen, so kann die effektive Bandbreite des RC-Tiefpassfilters über das Tastverhältnis TD/P erhöht werden, so dass dann die Rauschleistung im Nutzsignal geringer wird. Dabei kann die jeweilige Empfindlichkeit des Systems beispielsweise von dem Anwender fest programmiert werden.
  • Eine weitere Möglichkeit die jeweilige gewünschte Empfindlichkeit eines integrierten Sensorsystems einzustellen, könnte nun darin bestehen, eine Detektionseinrichtung (nicht explizit in den Figuren gezeigt) einzusetzen, um den Änderungsgrad von aufeinanderfolgenden Informationseinheiten, d. h. von aufeinanderfolgenden Spannungspegeln, in aufeinanderfolgenden Perioden zu erfassen, wobei nun die Detektionseinrichtung mit der Schaltersteuereinrichtung so gekoppelt ist, um bei einem informationstragenden Signal mit einem hohen Änderungsgrad (mit einer hohen Variabilität) die Einschaltzeitdauer TD der Schaltereinrichtung 14 und damit die Tiefpassgrenzfrequenz zu erhöhen, bzw. um bei einem informationstragenden Signal mit einem niedrigen Änderungsgrad die Ein schaltzeitdauer TD und damit die Tiefpassgrenzfrequenz zu verringern.
  • Die Einrichtung zum Detektieren des Änderungsgrad von aufeinanderfolgenden Informationseinheiten in aufeinanderfolgenden Perioden kann dabei ausgestaltet sein, um das n-Bit-Wort an dem dritten Zählereingang 24c des n-Bit-Vorwärtszählers abhängig von dem detektierten Änderungsgrad des informationstragenden Signals entsprechend zu verändern, um damit die Einschaltzeitdauer TD der Schaltereinrichtung 14 und damit die Tiefpassgrenzfrequenz des RC-Tiefpassfilters 16, 18 zu verändern. So kann sich die Empfindlichkeit eines integrierten Sensorsystems beispielsweise in einem sogenannten Smart-Sensor mit automatischer Verstärkungssteuerung (AGC; AGC = automatic gain control) infolge des Zusammenspiels eines Algorithmus des integrierten Sensorsystems (ASIC) und der Sensoreingangsgröße Ue die Empfindlichkeit des Systems an die Variabilität der Sensoreingangsgröße anpassen.
  • Bei der Reduzierung der Grenzfrequenz durch ein extrem kleines Tastverhältnis TD/P der Schaltereinrichtung 12 ist es dennoch möglich, während der Hochfahrzeitdauer (power-up) des integrierten Sensorsystems die Einschaltzeitdauer TD maximal groß zu machen, d. h. TD = ta2 – ta1, so dass die Hochfahrzeitdauer, d. h. jene Zeitdauer, die das integrierte Sensorsystem benötigt, um nach dem Einschalten seiner Versorgungsspannung ein ausreichend, z. B. auf 1% genaues Ausgangssignal, zu liefern, klein gemacht werden kann, obwohl nach dem Hochfahren die Analog-Bandbreite des integrierten Sensorsystems wesentlich vermindert wird. Dadurch lässt sich ein relativ schnelles Einschalt-Verhalten (power-on) mit einem rauscharmen Ausgangssignal des integrierten Sensorsystems im Normalbetrieb kombinieren.
  • Bei der technischen Realisierung der in 1 und 2 dargestellten erfindungsgemäßen Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals muss jedoch folgender pa rasitärer Effekt berücksichtigt werden, wenn die Schaltereinrichtung 12 als ein FET-Schalter mit einem Gate-, Source- und Drain-Anschluss ausgeführt ist, wobei der Gate-Anschluss dem Steueranschluss 12c und der Source- und Drain-Anschluss dem ersten und zweiten Anschluss 12a,b der Schaltereinrichtung entspricht. Wird die FET-Schaltereinrichtung 12, wie sie in 2a dargestellt ist, durch das Schaltsignal SD ein- und ausgeschaltet, so injiziert die parasitäre Gate-Source-Kapazität Cgs des als Schaltereinrichtung 12 ausgeführten Feldeffekttransistors einen kleinen Strom in den Signalpfad, der zu einer kleinen Offset-Spannung Uoff der Schaltereinrichtung 12 führt. Pro Schaltvorgang der Schaltereinrichtung 12 erhöht oder vermindert sich dadurch die Ausgangsspannung um die Offset-Spannung Uoff. Das Vorzeichen der Offset-Spannung und damit der Spannungsänderung hängt dabei von den Impedanzverhältnissen im Signalpfad und der zeitlichen Abfolge der Schaltersteuerspannung Ust1 des Schaltersteuersignals SD ab.
  • Die Menge der injizierten Ladung hängt jedoch nicht von der Einschaltzeitdauer TD der Schaltereinrichtung 12 ab. Ist die Schaltereinrichtung während der Zeitdauer TD leitend, wobei TD viel kleiner als τTP ist, so kann sich der Ausgang der Schaltereinrichtung 12, d. h. des FET, nur geringfügig mit der Spannung Δ Ua umladen, wobei gilt:
    Figure 00300001
    wobei die Spannungswerte Ua0 und Ue0 die Ausgangs- bzw. Eingangsspannungswerte des RC-Tiefpassfilters unmittelbar nach dem Einschalten der Schaltereinrichtung 12 darstellen.
  • Es ist zu beachten, dass das Verhältnis der Einschaltzeitdauer TD des Schalters bezüglich der Zeitkonstante τTP des RC-Tiefpassfilters und damit das Verhältnis TD/τTP hinreichend groß gewählt werden sollte, so dass während des leitenden Zustands der Schaltereinrichtung 12 wesentlich mehr Ladung über die Schaltereinrichtung 12 transportiert werden kann, als aufgrund des Umschaltens der Schaltereinrichtung 12 über die parasitäre Gate-Source-Kapazität Cgs des Feldeffekttransistors in den Signalpfad injiziert werden kann. Ist die Schaltzeitdauer TD zu klein gewählt, so kann die durch die Gate-Source-Kapazität Cgs injizierte Ladung während der Einschaltzeitdauer TD nicht mehr durch den Ladestrom am Eingang des RC-Tiefpassfilters kompensiert werden, so dass die Ausgangsspannung von der Eingangsspannung so lange wegdriftet, bis die Spannungsdifferenz Ua0 – Ue0 = ΔUa ausreichend groß wird, damit die Spannungsdifferenz ΔUa der Offset-Spannung Uoff der Schaltereinrichtung 12 entspricht. Die Offset-Spannung Uoff der Schaltereinrichtung (FET) führt also in jedem Fall zu einem Fehler der Ausgangsspannung, der nur durch ausreichend große Einschaltzeitdauern TD begrenzt werden kann. Für einen maximal erlaubten Fehler (Ua – Ue)maxerr folgt somit folgende Beziehung für eine minimal notwendige Einschaltzeitdauer T Dmin:
  • Figure 00310001
  • Da die erfindungsgemäße Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals, d. h. das RC-Tiefpassfilter von 1a und 2a, unmittelbar vor dem Ausgang bzw. als der Ausgang eines integrierten Sensorsystems (z. 8. eines Sensor-ASICs) verwendet werden soll, und bei modernen Technologien die injizierten Ladungen und somit die Offset-Spannung der FET-Schaltereinrichtung Uoff hinreichend klein gehalten werden können, ist der dadurch verursachte Fehler für Einschaltzeiten TD über 100 ns für gängige Anwendungen akzeptierbar, da der verursachte Fehler dann unter einer Spannung von etwa 1 mV gehalten werden kann.
  • In Zusammenhang des dargestellten, erfindungsgemäßen Schaltungsprinzips zum Tiefpassfiltern eines informationstragenden Signals wird nun explizit auf den Unterschied zu bekannten Schaltungen mit geschalteten Kondensatoren (SC-Schaltungen, SC = switched capacitor) hingewiesen. Bei einer SC-Schaltung wird ein Ohmscher Widerstand mit dem Widerstandswert R" durch eine Serienschaltung bestehend aus einem Schalter und einer Kapazität mit einem Kapazitätswert C" ersetzt. Dabei ist für Signalfrequenzen, die weit unter der Taktfrequenz liegen, mit der der Schalter geschaltet wird, diese Anordnung wie ein effektiver Widerstand mit dem Widerstandswert Reff = T/C' wirksam, wobei T die Taktperiode der Schaltfrequenz ist. Dabei wird bei SC-Schaltungen die Kapazität C' pro Taktperiode T vollständig umgeladen, d. h. entladen oder aufgeladen. Im Gegensatz dazu wird bei dem erfindungsgemäßen Konzept zum Tiefpassfiltern eines informationstragenden Signals die Kapazität C während einer Taktperiode P nur geringfügig umgeladen.
  • Bei den bekannten SC-Schaltungen verwendet man fast ausschließlich aktive Filterschaltungen, d. h. diese Schaltungen weisen zusätzlich zu den Kapazitäten und Schaltern Operationsverstärker oder Transkonduktanzverstärker (OTAs) auf. Im Gegensatz dazu können bei dem erfindungsgemäßen Konzept zum Tiefpassfiltern eines informationstragenden Signals diese aktiven Verstärkeranordnungen aufgrund der sehr kurzen Einschaltzeiten nur sehr begrenzt eingesetzt werden. Wenn nämlich die Einschaltzeitdauer TD sehr klein wird, z. B. unter 1 μs, dann ist dies oftmals zu schnell für herkömmliche Operationsverstärker und Transkonduktanzverstärker. Diese können in dieser kurzen Zeit nicht einschwingen, so dass zu dem Zeitpunkt, zu dem die Schalter ausschalten, in vielen Knoten der Schaltungsanordnung noch Reste der Einschwingvorgänge ab gespeichert werden. Daher ist das vorgestellte erfindungsgemäße Schaltungsprinzip zum Tiefpassfiltern besonders gut mit passiven Filterstrukturen kombinierbar oder aber es sind sehr schnelle aktive Verstärkeranordnungen erforderlich, wobei der Begriff „schnell" in diesem Zusammenhang eine große Bandbreite bedeutet.
  • Im folgenden wird nun eine weitere mögliche Realisierung der Schaltersteuereinrichtung 14 und deren Funktionsweise gemäß der vorliegenden Erfindung anhand von 3 erläutert.
  • Die Schaltersteuereinrichtung 14 umfasst wiederum einen Ausgang 14a und einen ersten bis dritten Eingang 14b-14d. Die Schaltersteuerungseinrichtung 14 umfasst ein NAND-Logikelement 28 mit einem ersten Eingang 28a, einem zweiten Eingang 28b und einem Ausgang 28c, ein NOR-Logikelement 30 mit einem ersten Eingang 30a, einem zweiten Eingang 30b und einem Ausgang 30c, einen Zähler 32, der beispielsweise als ein überlaufsicherer, asynchron zurücksetzbarer n-Bit-Vorwärtszähler ausgeführt ist, mit einem ersten bis dritten Eingang 32a-c und einem Ausgang 32d, einen Invertierer 34 mit einem Eingang 34a und einem Ausgang 34b, ein D-Flip-Flop 36 (eine Taktflanken-gesteuerte Latch-Schaltung) mit einem ersten bis dritten Eingang 36a-c und einem Ausgang 36d, ein Äquivalenzlogikelement 38 mit einem ersten Eingang 38a, z. B. einen n-Bit-breiten Bus, einem zweiten Eingang 38b und einem Ausgang 38c, ein UND-Logikelement 40 mit einem ersten Eingang 40a, einem zweiten Eingang 40b und einem Ausgang 40c, und ein ODER-Logikelement 42 mit einem ersten Eingang 42a, einem zweiten Eingang 42b und einem Ausgang 42c.
  • Der erste Eingang 14a der Schaltersteuerungseinrichtung 14, an dem der Systembasistakt CLK anliegt, ist mit dem ersten Eingangsanschluss 28a des NAND-Logikelements 28 verbunden. Der zweite Eingang 28b des NAND-Logikelements 28 ist mit dem dritten Eingang 14d der Schaltersteuerschaltung 14 und damit mit dem Update-Signal SX verbunden. Der Ausgang 28c des NAND- Logikelements 28 ist mit dem zweiten Eingang 30b des NOR-Logikelements 30 verbunden. Der erste Eingang des NOR-Logikelements 30a ist mit dem Ausgang 36d des D-Flip-Flops 36 verbunden. Der Ausgang 30c des NOR-Logikelements 30 ist mit dem ersten Eingang 32a des überlaufsicheren, asynchron rücksetzbaren n-Bit-Vorwärtszählers 32 und ferner mit dem Eingang des Invertierers 34a verbunden. Der Ausgang 32d des Vorwärtszählers 32 ist mit dem ersten Eingang 36a des D-Flip-Flops 36 verbunden. Der zweite Eingang 36b des D-Flip-Flops 36 ist mit dem Ausgang 34b des Invertierers 34 verbunden. An dem dritten Eingang 36c, d. h. dem Rücksetzeingang, des D-Flip-Flop 36 ist das Update-Signal SX wirksam. Der Ausgangsanschluss 36d des D-Flip-Flops 36 ist ferner mit dem ersten Eingang 42a des ODER-Logikelements 42 verbunden.
  • Der zweite Eingangsanschluss 14c der Schaltersteuerungseinrichtung 14, d. h. beispielsweise ein n-Bit-breiter Bus, an den der maximale Zählerstand Zmax als n-Bit-stelliges Wort anlegbar ist, ist mit dem ersten Eingang 38a des Äquivalenz-Logikelements 38 und dem dritten Eingang 32c des n-Bit-Vorwärtszählers 32 verbunden. Der zweite Eingangsanschluss 38b des Äquivalenz-Logikelements 38 ist mit einem zweiten Logikpegel „Low" (niedriger logischer Zustand) verbunden. Der Ausgang 38c des Äquivalenz-Logikelements 38 ist mit dem zweiten Eingang 40b des UND-Logikelements 40 verbunden. Der erste Eingang 40a des UND-Logikelements ist mit dem dritten Eingangsanschluss 14d der Schaltersteuerungsschaltung 14 und damit mit dem Update-Signal SX verbunden. Der Ausgangsanschluss 40c des UND-Logikelements 40 ist mit dem zweiten Eingangsanschluss 42b des ODER-Logikelements 42 verbunden. Der Ausgangsanschluss 42c des ODER-Logikelements 42 ist über den Ausgangsanschluss 14a der Schaltersteuerungsschaltung 14 mit dem Steueranschluss 12c der Schaltereinrichtung 12 verbunden.
  • Im folgenden wird nun die Funktionsweise der in 3 dargestellten Schaltersteuerungsschaltung 14 erläutert.
  • Die Schaltereinrichtung 12 (S1) sperrt so lange, wie das Schaltsignal SD, das an dem Ausgang 42c des ODER-Logikelements 42 bereitgestellt wird, den zweiten logischen Pegel, d. h. einen niedrigen logischen Pegel „Low" aufweist. Dies ist der Fall, so lange der Ausgang 36d (Q1) des D-Flip-Flop 36 ein Signal mit einem niedrigen logischen Pegel „Low" bereitstellt, und zugleich das an dem Ausgang 40c des AND-Logikelements 40 bereitgestellte Signal einen niedrigen logischen Pegel „Low" aufweist. Dies ist beispielsweise dann der Fall, wenn das Update-Signal SX einen niedrigen logischen Pegel „Low" aufweist, denn dann wird sowohl das D-Flip-Flop 36 zurückgesetzt als auch das Ausgangssignal an dem Ausgang 40c des AND-Logikelements 40 auf einen niedrigen logischen Pegel „Low" gezwungen. Somit kann die Schaltereinrichtung 12 (S1) maximal dann leitend werden, wenn das Update-Signal SX einen hohen logischen Pegel „High" aufweist, wobei dies jedoch nur eine notwendige, aber nicht eine hinreichende Bedingung darstellt.
  • Zunächst wird nun angenommen, dass der Wert des maximalen Zählerstands Zmax ungleich Null „0" ist. Dann ist das Signal an dem Ausgang 38c des Äquivalenz-Logikelements 38 (IDENT-Gatter) auf einem niedrigen logischen Pegel, wodurch somit der Ausgang 40c des AND-Logikelements 40 immer auf einem niedrigen logischen Pegel bleibt. Unter dieser Bedingung folgt, dass die Schaltereinrichtung 12 exakt dann leitend wird, wenn der Ausgang 36d des D-Flip-Flop 36 einen hohen logischen Pegel aufweist bzw. auf den hohen logischen Pegel übergeht. Geht nun das Update-Signal SX von dem niedrigen logischen Pegel „Low" auf den hohen logischen Pegel „High" über, so ist zunächst der Zählerstand in dem Vorwärtszähler 32 gleich Null, da der Vorwärtszähler 32 durch das SX-Update-Signal zurückgesetzt wurde, so lange das Update-Signal SX einen niedrigen logischen Pegel aufgewiesen hat. Sobald das Update-Signal SX einen hohen logischen Pegel aufweist, läuft der Basistakt CLK durch das NAND-Logikelement 28 hindurch, d. h. der Basistakt CLK wird an dem Ausgang 28c des NAND- Logikelements 28 bereitgestellt. Darüber hinaus durchläuft der Basistakt CLK auch das NOR-Logikelement 30 und wird an dessen Ausgang 30c bereitgestellt, da an dem ersten Eingang 30a ein niedriger logischer Pegel „Low" anliegt, da das D-Flip-Flop 36 eben noch zurückgesetzt war.
  • Somit beginnt der Zähler 32 in dem Basistakt CLK hochzuzählen. Dies wird so lange durchgeführt, bis der Zähler 32 seinen (eingestellten) maximalen Zählerstand Zmax erreicht hat. Ist dieser maximale Zählerstand Zmax erreicht, wird nach einer weiteren halben Taktperiode des Basistakts CLK der Ausgang 36d des D-Flip-Flops 36 auf einen hohen logischen Pegel „High" gesetzt. Erst dadurch wird die Schaltereinrichtung 12 (S1) leitend, wobei die Schaltereinrichtung 12 so lange leitend bleibt, bis das Update-Signal SX wieder einen niedrigen logischen Pegel aufweist bzw. auf diesen übergeht. Gleichzeitig zu dem Übergang des Update-Signals SX auf einen niedrigen logischen Pegel verriegelt das Ausgangssignal an dem Ausgang 36d des D-Flip-Flops 36 das NOR-Element 30, in dem an dem Eingang 30a des NOR-Logikelements 30 ein hoher logischer Pegel „High" anliegt. Damit wird der Basistakt CLK nicht mehr an den Zählereingang 32a des Zählers 32 durchgeschaltet.
  • Somit wird erreicht, dass die Zeitdauer TD, während der die Schaltereinrichtung 12 leitend ist, bündig mit dem Zeitintervall TX des Update-Signals SX abschließt, während dem das Update-Signal SX einen hohen logischen Pegel aufweist.
  • Es sollte beachtet werden, dass im Unterschied dazu bei der in 2 dargestellten Schaltersteuerungseinrichtung 14 die Zeitdauer TD, während der der Schalter 12 leitend ist, exakt mit dem Beginn des Zeitintervalls TX des Update-Signals SX anfängt, d. h. so bald das Update-Signal SX einen hohen logischen Pegel „High" aufweist.
  • Mit dem einstellbaren, maximalen Zählerstand Zmax kann also eingestellt werden, nach welcher Verzögerungszeit bezogen auf die Basistaktzyklen CLK der Schalter 12 nach dem Zeitpunkt leitend wird, zu dem das Update-Signal SX auf einen hohen logischen Pegel übergeht. Je größer der maximale Zählerstand Zmax eingestellt wird, um so später (bezüglich des Übergangs des Update-Signals SX auf einen hohen logischen Pegel) wird der Schalter 12 leitend, d. h. um so später beginnt das Zeitintervall TD des Schaltsignals SD.
  • Wird nun der Spezialfall angenommen, dass der maximale Zählerstand Zmax auf einen Wert von Null eingestellt wird, dann liegt an dem Ausgang 38c des Äquivalent-Logikelements 38 (I-DENT-Gatter) ein hoher logischer Pegel an, so dass die Schaltereinrichtung 12 während des gesamten Zeitintervalls TX, während dem das Update-Signal SX einen hohen logischen Pegel aufweist, leitend bleibt.
  • Bei diesem anhand von 3 dargestellten Ausführungsbeispiel der Schaltersteuerschaltung 14 entspricht also ein hoher Wert des einstellbaren, maximalen Zählerstands Zmax einer kurzen Einschaltzeitdauer TD und somit einer hohen Grenzfrequenz (im Unterschied zu dem anhand von 2 beschriebenen Ausführungsbeispiel der Schaltersteuerschaltung 14).
  • Durch die in 3 dargestellte Schaltersteuerungsschaltung 14 wird sichergestellt, dass die Schaltereinrichtung 14 bei einem niedrigen Tastverhältnis TD/P der Schaltereinschaltzeitdauer TD zu der Periodendauer P, während der das informationstragende Signal zu bestimmten Zeitintervallen in einem periodischen Taktraster zur Verfügung steht, erst nach einer gewissen Verzögerungszeit gegen Ende des Zeitintervalls TX leitend wird, wobei das Zeitintervall TX dasjenige Zeitintervall angibt, während dem das Signal Ua 1 für die Weiterverarbeitung zur Verfügung steht. Dadurch wird erreicht, dass das Eingangssignal Ua1 mehr Zeit zur Verfügung hat, um einzuschwingen, bevor das Eingangssignal Ua 1 von der Schaltereinrichtung 12 auf das RC-Tiefpassfilter 16, 18 durchgeschaltet wird.
  • Ist die Einschaltzeitdauer TD viel geringer als das Zeitintervall TX, während dem das zeitdiskrete Signal Ua1 zur Weiterverarbeitung zur Verfügung steht, so wird durch die in 3 dargestellte Schaltersteuerungsschaltung 14 erreicht, dass die Schaltereinrichtung 12 erst kurz vor dem Zeitpunkt tat (vergleiche 1b) leitend wird. Falls nun der Ausgang 108b des Verstärkers 108 (vergleiche 1a), infolge der vorangehenden Signalverarbeitung in dem zeitdiskreten System, d. h. in der zeitdiskreten Signalverarbeitungsschaltung 102, noch nicht vollständig stabil eingeschwungen ist, so können diese Transienten (Signalübergänge) bei der anhand von 3 dargestellten Ausführungsform der Schaltersteuerungseinrichtung 14 bis zum Einschalten der Schaltereinrichtung 12 besser abklingen, als es beispielsweise bei der in 2 dargestellten Ausführungsform der Schaltersteuerungsschaltung 14 der Fall ist, da bei der in 2 dargestellten Schaltersteuerungsschaltung 14 unmittelbar nach dem Zeitpunkt tat die Schaltereinrichtung 12 leitend wird und möglicherweise noch nicht alle Einschwingvorgänge abgeklungen sind.
  • Im folgenden wird nun anhand der 4a-d und 5 ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung in Form einer Signalverarbeitungsschaltung 50 zum Verarbeiten eines zeitdiskreten Informationssignals Uazd beschrieben.
  • Die erfindungsgemäßen Schaltungen gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, wie sie in den 1 – 3 beschrieben wurden, schalten des RC-Tiefpassfilter während einer bestimmten Zeitdauer TD ein, wobei diese Zeitdauer TD aber immer während des Zeitintervalls TX des Update-Signals SX, d. h. zwischen den Zeitpunkten ta1 und tat liegen muss, wobei hierzu wieder auf 1b verwiesen wird. Wenn die Periodendauer des Update-Signals SX relativ groß ist und das Tastverhältnis der Schaltereinrichtung 12 maximal wird, d. h. die Einschaltzeitdauer TD entspricht ungefähr dem Zeitintervall TX von dem Zeitpunkt ta1 bis dem Zeitpunkt tat, so sind an dem Ausgang des RC-Tiefpassfilters bei schnell veränderlichen Eingangssignalen zum Teil deutliche Stufen in dem Ausgangssignal Ua zu bemerken.
  • Im folgenden wird nun anhand von 4a der Aufbau und die Funktionsweise der erfindungsgemäßen Signalverarbeitungsschaltung 50 zum Verarbeiten eines zeitdiskreten Informationssignals Uazd beschrieben, wobei diese Signal verarbeitungsschaltung 50 in der Lage ist, die oben genannten Stufen in dem Ausgangssignal bei Bedarf so weit zu verändern, dass diese nicht mehr stören, weil diese Stufen beispielsweise im Rauschen untergehen.
  • Dazu wird die aus 6a bekannte Schaltung zum Stand der Technik derart erweitert, dass zwischen dem Ausgang der Abtasten&Halten-Schaltung die aus dem Verstärker 108, dem Schalter 110, dem Haltekondensator 112 und dem Spannungsfolger 114 besteht, und dem Eingang des RC-Tiefpassfilters eine Schaltereinrichtung 12 eingesetzt wird. Diese Schaltereinrichtung 12 wird für eine gewisse vorgegebene Anzahl Zmax an Perioden des Systembasistaktes CLK ausgeschaltet, um danach für eine Periode des Basistaktes eingeschaltet zu werden. Auf diese Weise erzielt man ein Tastverhältnis der Schaltereinrichtung 112 von X = 1/(Zmax +1), das aber möglichst homogen über die Periodendauer P verteilt ist, weil folgende Beziehung gilt: Tclk · (Zmax +1) ≪ P .
  • Somit wird eine Spannungsstufe, wie sie beispielsweise bei einer Vorrichtung 10 zum Tiefpassfiltern eines informationstragenden Signals gemäß dem ersten Ausführungsbeispiel noch vorhanden ist, bei der Signalverarbeitungsschaltung 50 zum Verarbeiten eines zeitdiskreten Informationssignals Uazd gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung um den folgenden Faktor F reduziert: F = P/ (Tclk · (Zmax + 1) ).
  • Bei einem dementsprechend schnellen Systembasistakt kann man die Stufen der Ausgangsspannung Ua so klein wählen, dass diese im Ausgangssignal Ua nicht mehr sichtbar sind. Durch diese Erweiterung gegenüber dem ersten Ausführungsbeispiel ist der Bereich des einstellbaren Tastverhältnisses wesentlich größer geworden, so dass sich dieser von etwa 0% bis etwa 100% erstrecken kann, wobei sich bei dem ersten Ausführungsbeispiel das Tastverhältnis maximal auf den Wert TX/P beschränkt.
  • Im folgenden wird nun die praktische Ausführung und die Funktionsweise der in 4a dargestellten Schaltersteuerungsschaltung 14 gemäß dem zweiten Ausführungsbeispiel erläutert.
  • Die Schaltersteuerungsschaltung 14 umfasst einen zurücksetzbaren n-Bit-Vorwärtszähler 52 mit einem ersten bis dritten Eingang 52a-c und einem Ausgang 52d, einen ersten Invertierer 54 mit einem Eingang 54a und einem Ausgang 54b, ein D-Flip-Flop 56 mit einem ersten Eingang 56a, einem zweiten Eingang 56b und einem Ausgang 56c, und einen zweiten Invertierer 58 mit einem Eingang 58a und einem Ausgang 58d.
  • Der erste Eingang 52a des Vorwärtszählers 52 ist mit dem Systembasistakt (über den Eingang 14b der Schaltersteuerungsschaltung 14) verbunden. Der erste Eingang 52a ist ferner mit dem Eingang 54a der ersten Invertierereinrichtung 54 verbunden, wobei der Ausgang 54b der ersten Invertierereinrichtung mit dem zweiten Eingang 56b des D-Flip-Flops 56 verbunden ist. Der Ausgang 52d des n-Bit-Vorwärtszählers 52 ist mit dem ersten Eingang 56a des D-Flip-Flops 56 verbunden. Der Ausgang 56c des D-Flip-Flops 56 bildet den Ausgang 14a der Schaltersteuerungsschaltung 14 und ist ferner mit dem Eingang 58a der zweiten Invertierereinrichtung 58 verbunden. Der Ausgang 58b der zweiten Invertierereinrichtung 58 ist mit dem invertierenden Rücksetzeingang 52b des n-Bit-Vorwärtszählers verbun den. An den dritten Eingang 52c (Zmax) des n-Bit-Vorwärtszählers ist der maximale Zählstand in Form eines n-Bit-Wortes anlegbar. Der Ausgang 14a der Schaltersteuerungsschaltung 14 ist wiederum mit dem Steueranschluss 12c der Schaltereinrichtung 12 verbunden.
  • Bei der in 4a dargestellten Signalverarbeitungsschaltung 50 zum Verarbeiten eines zeitdiskreten Informationssignals Uazd wird die Schaltereinrichtung 12 unabhängig von dem Abtasten&Halten-Schalter r geschaltet. Mit dem einstellbaren Zählwert Zmax über ein n-Bit-Wort an dem dritten Eingang 52c des zurücksetzbaren n-Bit-Vorwärtszählers kann die effektive Grenzfrequenz fge ff der RC-Tiefpassfilteranordnung gesteuert werden, wobei folgende Beziehung gilt:
    Figure 00410001
  • Da der Systembasistakt CLK eine sehr viel höhere Frequenz aufweist als das Update-Signal SX (= Periodendauer des Abtastsignals Son an dem Ausgang 106b der Abtaststeuereinrichtung 106), schaltet die Schaltereinrichtung 12 mehrmals, ehe der Abtasten&Halten-Schalter 110 schaltet, so dass das Ausgangssignal Ua relativ kleine Stufen aufweist, die niedriger als bei dem ersten Ausführungsbeispiel sind.
  • Wie aus 5 ersichtlich ist, stellt der Systembasistakt CLK die höchste Frequenz im System bereit. Der Systembasistakt CLK steuert dabei den n-Bit-Vorwärtszähler 52 an, der mit jeder positiven Taktflanke des Basistaktsignals CLK um den Wert 1 erhöht wird, d. h. aufwärts zählt. Wenn der Zählerstand Z des n-Bit-Vorwärtszählers 52 den einstellbaren Maximalwert Zmax erreicht, geht das Signal an dem Ausgang 52d (ZA) auf den ersten logischen Pegel („1") über. Das darauf folgende Taktflanken-gesteuerte D-Latch-Element 56 übernimmt das Ausgangssignal ZA des n-Bit-Vorwärtszählers 52 mit jeder negativen Taktflanke des Systembasistakts CLK.
  • Das Ausgangssignal SD des D-Latch-Elements 56 schaltet das von der Abtasten&Halten-Schaltung 105 bereitgestellte Ausgangssignal Ua2 an das RC-Tiefpassfilter 16, 18 durch und setzt zugleich den n-Bit-Vorwärtszähler 52 zurück, wodurch das an dem Ausgangsanschluss 52d anliegende Ausgangssignal ZA des n-Bit-Vorwärtszählers 52 wieder auf den zweiten logischen Zustand („0") übergeht. Bei der nächsten fallenden Taktflanke des Systembasistakts CLK wird das Ausgangssignal ZA des n-Bit-Vorwärtszählers 52 an den Steuereingang 12c der Schaltereinrichtung 12 durchgereicht, wodurch die Schaltereinrichtung 12 am Eingang der RC-Tiefpassfilters wieder ausgeschaltet wird, d. h. nicht mehr leitend ist. Dadurch wird die Schaltereinrichtung 12 jeweils für Zma x Taktperioden des Systembasistaktes CLK ausgeschaltet und für eine Taktperiode eingeschaltet, wobei das Tastverhältnis X also folgenden Wert aufweist: Tastverhältnis X = 1/ (1 + Zmax).
  • In 5 ist der Wert des maximalen Zählerstandes Zmax beispielsweise mit Zma x = 8 gewählt, so dass das Tastverhältnis 1/9 beträgt. Es wird deutlich, dass das Tastverhältnis wieder über das n-Bit-Wort an dem dritten Eingang 52c (Zmax) des zurücksetzbaren n-Bit-Vorwärtszählers 52 eingestellt bzw. programmiert werden kann.
  • Wie bei dem anhand der 1-3 erläuterten ersten Ausführungsbeispiel der vorliegenden Erfindung kann auch in Verbindung mit der Signalverarbeitungseinrichtung 50 eine Einrichtung zum Detektieren des Änderungsgrades von aufeinanderfolgenden Informationseinheiten in aufeinanderfolgenden Perioden, während der das informationstragende Signal zu bestimmten Zeitintervallen in einem periodischen Taktraster zur Verfügung steht, eingesetzt werden, wobei auch hier die Detektionseinrichtung mit der Steuerungseinrichtung 14 gekoppelt ist, um bei einem informationstragenden Signal mit einem ho hen Änderungsgrad die Zeitdauer TD und damit die Tiefpassgrenzfrequenz zu erhöhen und um bei einem informationstragenden Signal mit einem niedrigen Änderungsgrad die Zeitdauer TD und damit die Tiefpassgrenzfrequenz zu verringern. Dies wird erreicht, indem die Einrichtung zum Detektieren das n-Bit-Wort Zmax an dem dritten Zählereingang 52c abhängig von dem Änderungsgrad verändert, um die Zeitdauer TD zu verändern.
  • Zusammenfassend kann also festgestellt werden, dass die zeitdiskrete Signalverarbeitungsschaltung 102 an ihrem Ausgang 102b in einem periodischen Taktraster der Periode P das zeitdiskrete Ausgangssignal Uazd beispielsweise in Form einer ansteigenden Pulsfolge bereitstellt, die von dem Pufferverstärker 108 gepuffert wird und als das Signal Ua1 an dem Ausgang 108a des Pufferverstärkers 108 zur Verfügung gestellt wird. Pro Periode P steht das zeitdiskrete Ausgangssignal Uazd für das Zeitintervall TX zur Verfügung, wobei der Schalter 110 für die Zeitdauer TX geschlossen wird, so dass die Abtasten&Halten-Kapazität 112 (Ch) umgeladen wird.
  • Da die Schaltereinrichtung 110 einen endlichen Durchgangswiderstand Rein aufweist, benötigt der Ladevorgang eine gewisse Zeitdauer, die sich in dem abgerundeten Anstieg des Signals Ua2 zeigt (vgl. 4c). Da der Signalverlauf Ua2 während der gesamten Zeitdauer, d. h. nicht nur während des Zeitintervalls TX, zur Verfügung steht, kann die Schaltereinrichtung 12 auch während der gesamten Periode P mehrmals kurzzeitig geschlossen werden, so dass die relativ ausgeprägten (groben) Stufen, wie sie in 1b auftreten, in mehrere kleine Stufen aufgeteilt werden können, wie dies in 4d dargestellt ist.
  • Im folgenden wird zum besseren Verständnis des erfindungsgemäßen Tiefpassfilters mit einstellbarer Grenzfrequenz, das im vorhergehenden ausführlich beschrieben wurde, nochmals kurz der der Erfindung zugrunde liegenden Erfindungsgedanken dargestellt.
  • Um die Zeitkonstante eines RC-Tiefpassfilters zu erhöhen, wird dieses RC-Tiefpassfilter mit einem zusätzlichen Schalter in Serie zu dem Widerstandselement R und einer Schaltersteuerungseinrichtung ergänzt. Die Schaltereinrichtung wird dabei nur für einen Teil der Periode des Systembasistaktes eingeschaltet, so dass das Kapazitätselement C nur während dieses Teils der Periodendauer über das Widerstandselement R aufgeladen werden kann. Dadurch lassen sich RC-Tiefpassfilter in integrierter Technik realisieren, wobei bei einem relativ niedrigen Chipflächenverbrauch sehr niedrige Grenzfrequenzen des RC-Tiefpassfilters implementiert werden können.
  • Da das Tastverhältnis, d. h. die Einschaltzeitdauer, entsprechend dem Betriebs- bzw. Anwendungsfall einstellbar ist, kann man für Betriebsfälle, die eine große Bandbreite des integrierten Sensorsystems erfordern, das maximale Tastverhältnis einstellen, d. h. die maximale Anschaltzeitdauer, einstellen.
  • Ein solcher Betriebsfall kann durch die Hochfahrsequenz eines Systems vorgegeben sein oder auch durch das Vorliegen eines geringen Empfindlichkeitsbereichs vorgegeben sein. Bei Systemen mit einer einstellbaren Verstärkung, wobei dies beispielsweise bei Sensoren einem einstellbaren Empfindlichkeitsbereich bezüglich der zu messenden physikalischen Größe entspricht, ist bei einer hohen Verstärkung, d. h. beispielsweise bei einer hohen Empfindlichkeit bei Sensoren, gleichzeitig mit einer erhöhten Rauschleistungsdichte in dem Signal zu rechnen, so dass es oftmals erforderlich ist, die Bandbreite bzw. Grenzfrequenz zu vermindern, damit die gesamte Rauschleistung im Ausgangssignal auf ein ausreichend niedriges Maß beschränkt bleibt.
  • Ein solcher Betriebsfall wird dem Filter dabei durch ein Signal mitgeteilt, wobei dieses Signal entweder extern, bezogen auf das elektronische System, z. B. ASIC, oder auch intern, z. B. on-chip, generiert wird.
  • Ferner ist es möglich die Bandbreite des erfindungsgemäßen RC-Tiefpassfilters in Abhängigkeit der Änderungsgeschwindigkeit des zu verarbeitenden zeitdiskreten Signals einzustellen, so dass auf diese Weise ein Flächen- und Leistungssparendes adaptives Tiefpassfilter entsteht.
    • 10
    Vorrichtung zum Tiefpassfiltern
    12
    Schaltereinrichtung
    12a-c
    Erster bis Dritter
    Anschluss der Schaltereinrichtung
    14
    Schaltersteuerschal
    tung
    14a-c
    Erster bis dritter
    Anschluss der Schaltersteuerschal
    tung
    16
    Widerstandselement
    16a-b
    Erster und zweiter
    Anschluss des Widerstandselements
    18
    Kapazitätselement
    18a-b
    Erster und zweiter
    Anschluss des Kapazitätselements
    20
    NAND-Logikelement
    20a-c
    Erster bis dritter
    Anschluss des NAND-Logikelements
    22
    ODER-Logikelement
    22a-c
    Erster bis dritter
    Anschluss des ODER-Logikelements
    24
    n-Bit-Zähler
    24a-e
    Erster bis fünfter
    Anschluss des n-Bit-Zählers
    26
    NOR-Logikelement
    26a-c
    Erster bis dritter
    Anschluss des NOR-Logikelements
    28
    NAND-Logikelement
    28a-c
    Erster bis dritter
    Anschluss des NAND-Logikelements
    30
    NOR-Logikelement
    30a-c
    Erster bis dritter
    Anschluss des NOR-Logikelements
    32
    n-Bit-Aufwärtszähler
    32a-c
    Erster bis vierter
    Anschluss des n-Bit-Aufwärtszählers
    34
    Invertierer
    34a-b
    Erster und zweiter
    Anschluss des Invertierers
    36
    D-Flip-Flop
    36a-d
    Erster bis vierter
    Anschluss des D-Flip-Flops
    38
    Äquivalenz-Logikele
    ment
    38a-c
    Erster bis dritter
    Anschluss des Äquivalenz-
    Logikelements
    40
    AND-Logikelement
    40a-c
    Erster bis dritter
    Anschluss des AND-Logikelements
    42
    ODER-Logikelement
    42a-c
    Erster bis dritter Anschluss des ODER-Logikelements
    50
    Signalverarbeitungsschaltung
    52
    n-Bit-Zähler
    52a-d
    Erster bis vierter Anschluss des n-Bit-Zählers
    54
    Invertierer
    54a-b
    Erster und zweiter Anschluss des Invertierers
    56
    D-Flip-Flop
    56a-c
    Erster bis dritter Anschluss des D-Flip-Flops
    58
    Invertierer
    58a-b
    Erster und zweiter Anschluss des Invertierers
    100
    Signalverarbeitungssystem
    102
    Zeitdiskrete Signalverarbeitungsschaltung
    104
    Systemtakterzeugungseinrichtung
    106
    Abtaststeuereinrichtung
    108
    Impedanzwandler
    110
    Abtastschalter
    112
    Haltekondensator
    114
    Impedanzwandler
    116
    Widerstandselement
    118
    Kapazitätselement

Claims (24)

  1. Vorrichtung zum Tiefpassfiltern eines informationstragenden Signals, wobei das informationstragende Signal (Ua1) zu bestimmten Zeitintervallen (TX) einer Periode (P) zur Verfügung steht, und wobei in dem informationstragenden Signal (Ua1) eine Informationseinheit enthalten ist, mit folgenden Merkmalen: einem Serienzweig mit einer Widerstandseinrichtung (16) und einer Schaltereinrichtung (14), wobei das informationstragende Signal (Uazd) dem Serienzweig zuführbar ist, einem Parallelzweig mit einer Kapazitätseinrichtung (18), wobei der Parallelzweig mit dem Serienzweig verbunden ist, wobei an dem Parallelzweig ein tiefpassgefiltertes Informationssignal erhaltbar ist, und einer Steuereinrichtung (14) zum Steuern der Schaltereinrichtung, so dass die Schaltereinrichtung pro Periode (P) eine Zeitdauer TD geschlossen ist, wobei die Zeitdauer TD kleiner als die Periodendauer P ist.
  2. Vorrichtung nach Anspruch 1, bei der das informationstragende Signal (Ua1) zu bestimmten Zeitintervallen (TX) in einem periodischen Taktraster der Periode (P) zur Verfügung steht.
  3. Vorrichtung nach Anspruch 1 oder 2, die eine effektive Zeitkonstante Teff aufweist, die eine vorbestimmte Tiefpassgrenzfrequenz definiert, wobei die Widerstandseinrichtung (16) einen Widerstandswert (R) und die Kapazitätseinrichtung (18) einen Kapazitätswert (C) hat, wobei der Widerstandswert und der Kapazitätswert derart dimensioniert sind, dass folgende Gleichung erfüllt ist:
    Figure 00490001
    wobei P die Periodendauer ist, während der das informationstragende Signal zu bestimmten Zeitintervallen in dem Taktraster zur Verfügung steht„ und wobei TD die Zeitdauer ist, während der die Schaltereinrichtung geschlossen ist.
  4. Vorrichtung nach einem der Ansprüche 1 bis 3, wobei nur in einem Bruchteil TX der Periodedauer eine der Periode zugeordnete Informationseinheit enthalten ist, und wobei die Zeitdauer TD höchstens gleich dem Bruchteil TX der Periode ist.
  5. Vorrichtung nach einem der Ansprüche 1 bis 4, bei der die Steuereinrichtung (14) eine Einrichtung zum Erzeugen eines Pulszuges (SD) aufweist, wobei der Pulszug (SD) die Periodendauer P aufweist, und die einzelnen Pulse des Pulszuges (SD) die Pulsdauer TD aufweisen.
  6. Vorrichtung nach Anspruch 5, wobei die Pulszugerzeugungseinrichtung eine Oszillatoranordnung aufweist.
  7. Vorrichtung nach einem der Ansprüche 1 bis 6, bei der die Zeitdauer TD ein ganzzahliges Vielfaches eines Basistaktes (CLK) ist.
  8. Vorrichtung nach einem der Ansprüche 1 bis 7, bei der die Informationseinheit ein Spannungspegel ist.
  9. Vorrichtung nach einem der vorhergehenden Ansprüche 1 bis 8, wobei die Steuereinrichtung (14) ferner folgende Merkmale aufweist: ein NAND-Logikelement (20) mit einem ersten und zweiten Eingang (20a, 20b) und einem Ausgang (20c), ein ODER-Logikelement (22) mit einem ersten und einem zweiten Eingang (22a, 22b) und einem Ausgang (22c), eine n-Bit-Zähleranordnung (24) mit einem ersten, zweiten und dritten Eingang (24a-c) und einem ersten und zweiten Ausgang (24d, 24e) , und ein NOR-Logikelement (26) mit einem ersten und zweiten Eingang (26a, 26b) und einem Ausgang (26c), wobei an den ersten Eingangsanschluss (20a) des NAND-Logikelements (20) der Systembasistakt (CLK) anlegbar ist, der zweite Eingang (20b) des Logikelements (20) mit dem dritten Eingangsanschluss (14d) der Schaltersteuerschaltung (14) verbunden ist, an den das Update-Signal (SX) anlegbar ist, der Ausgangsanschluss (20c) des Logikelements (20) mit dem zweiten Eingangsanschluss (22b) des ODER-Logikelements (22) verbunden ist, der erste Eingang (22a) des ODER-Logikelements (22) mit dem zweiten Ausgangsanschluss (24e) des n-Bit-Vorwärtszählers (24) verbunden, der Ausgangsanschluss (22c) des ODER-Logikelements (22) mit dem ersten Eingangsanschluss (24a) des n-Bit-Vorwärtszählers verbunden ist, der zweite Eingangsanschluss (24b) des n-Bit-Zählers (24) den Reset-Eingang des n-Bit-Vorwärtszählers bildet, an den dritten Eingangsanschluss (24c) des n-Bit-Vorwärtszählers (24) die n-Bit-stellige Zahl (Zmax) zuführbar ist, der erste Ausgangsanschluss (24d) des n-Bit-Zählers (24) mit dem ersten Eingangsanschluss (26a) des NOR-Logikelements (26) verbunden ist, und der Ausgangsanschluss (26c) des NOR-Logikelements (26) mit dem Steueranschluss 12c der Schaltereinrichtung 12 verbunden ist.
  10. Vorrichtung nach einem der Ansprüche 1 bis 8, wobei die Steuereinrichtung (14) ferner folgende Merkmale aufweist: ein NAND-Logikelement (28) mit einem ersten und zweiten Eingang (28a, 28b) und einem Ausgang (28c), ein NOR-Logikelement (30) mit einem ersten und zweiten Eingang (30a, 30b) und einem Ausgang (30c), eine D-Bit-Zählereinrichtung (32) mit einem ersten bis dritten Eingang (32a-c) und einem Ausgang (32d), einer Invertierereinrichtung (34) mit einem Eingang (34a) und einem Ausgang (34b), eine D-Flip-Flop-Einrichtung (36) mit einem ersten bis dritten Eingang (34a-c) und einem Ausgang (34d), ein Äquivalenz-Logikelement (38) mit einem ersten und zweiten Eingang (38a, 38b) und einem Ausgang (38c), ein UND-Logikelement (40) mit einem ersten und zweiten Eingang (40a, 40b) und einem Ausgang (40c), und ein ODER-Logikelement (42) mit einem ersten und zweiten Eingang (42a, 42b) und einem Ausgang (42c), wobei der erste Eingang (14a) der Schaltersteuerungseinrichtung (14), an dem der Systembasistakt (CLK) anlegbar ist, mit dem ersten Eingangsanschluss (28a) des NAND-Logikelements (28) verbunden ist, der zweite Eingang (28b) des NAND-Logikelements (28) mit dem dritten Eingang (14d) der Schaltersteuerschaltung (14) verbunden ist, der Ausgang (28c) des NAND-Logikelements (28) mit dem zweiten Eingang (30b) des NOR-Logikelements (30) verbunden ist, der erste Eingang des NOR-Logikelements (30a) mit dem Ausgang (36d) des D-Flip-Flops (36) verbunden ist, der Ausgang (30c) des NOR-Logikelements (30) mit dem ersten Eingang (32a) des n-Bit-Vorwärtszählers 32 und mit dem Eingang (34a) des Invertierers (34)verbunden ist, der Ausgang (32d) des Vorwärtszählers (32) mit dem ersten Eingang (36a) des D-Flip-Flops (36) verbunden ist, der zweite Eingang (36b) des D-Flip-Flops (36) mit dem Ausgang (34b) des Invertierers (34) verbunden ist, an dem dritten Eingang (36c) des D-Flip-Flop (36) das Update-Signal (SX) anlegbar ist, der Ausgangsanschluss (36d) des D-Flip-Flops (36) ferner mit dem ersten Eingang (42a) des ODER-Logikelements (42) verbunden ist, der zweite Eingangsanschluss (14c) der Schaltersteuerungseinrichtung (14) mit dem ersten Eingang (38a) des Äquivalenz-Logikelements (38) und dem dritten Eingang (32c) des n-Bit-Vorwärtszählers (32) verbunden ist, der zweite Eingangsanschluss (38b) des Äquivalenz-Logikelements (38) mit einem zweiten Logikpegel (Low) verbunden ist, der Ausgang (38c) des Äquivalenz-Logikelements (38) mit dem zweiten Eingang (40b) des UND-Logikelements (40) verbunden ist, der erste Eingang (40a) des UND-Logikelements (40) mit dem dritten Eingangsanschluss (14d) der Schaltersteuerungsschaltung (14) verbunden ist, der Ausgangsanschluss (40c) des UND-Logikelements (40) mit dem zweiten Eingangsanschluss (42b) des ODER-Logikelements 42 verbunden ist, und der Ausgangsanschluss (42c) des ODER-Logikelements (42) mit dem Steueranschluss (12c) der Schaltereinrichtung (12) verbunden ist.
  11. Vorrichtung nach einem der vorhergehenden Ansprüche 1 bis 10, ferner mit folgenden Merkmalen: einer Einrichtung zum Detektieren des Änderungsgrad von aufeinanderfolgenden Informationseinheiten in aufeinanderfolgenden Perioden, wobei die Detektionseinrichtung mit der Steuereinrichtung (14) gekoppelt ist, um bei einem informationstragenden Signal mit einem hohen Änderungsgrad die Zeitdauer TD und damit die Tiefpassgrenzfrequenz zu erhöhen und um bei einem informationstragenden Signal mit einem niedrigen Änderungsgrad die Zeitdauer TD und damit die Tiefpassgrenzfrequenz zu verringern.
  12. Vorrichtung nach Anspruch 11, wobei die Einrichtung zum Detektieren des Änderungsgrades das n-Bit-Wort (Zmax) an dem dritten Zählereingang (24c, 32c) abhängig von dem detektier ten Änderungsgrad verändert, um die Zeitdauer TD zu verändern.
  13. Signalverarbeitungsschaltung (50) zum Verarbeiten eines zeitdiskreten Informationssignals (Uazd), wobei das informationstragende Signal zu bestimmten Zeitintervallen einer Periode (P) zur Verfügung steht „ wobei in einem Bruchteil der Periodedauer P eine der Periode zugeordnete Informationseinheit enthalten ist, mit folgenden Merkmalen: einer Vorrichtung (10) zum Tiefpassfiltern nach einem der vorhergehenden Patentansprüche, einer Abtasten&Halten-Schaltung, die ferner folgende Merkmale aufweist: einen Serienzweig mit einem steuerbaren Schalter (12), einem Parallelzweig mit einer Haltekapazitätseinrichtung (112), wobei der Parallelzweig mit einem Eingang der Vorrichtung (10) zum Tiefpassfiltern koppelbar ist, und einer Abtaststeuerungseinrichtung (106) zum Steuern des Abtastschalters (110), so dass der Abtastschalter (110) eine Abtastzeitdauer lang geschlossen ist, wobei die Abtastzeitdauer höchstens gleich dem Bruchteil der Periodendauer (P) ist und mindestens so bemessen ist, dass die Haltekapazitätseinrichtung (112) über eine vorbestimmte Schwelle geladen ist.
  14. Signalverarbeitungsschaltung (50) nach Anspruch 13, bei der das informationstragende Signal (Ua1) zu bestimmten Zeitintervallen (TX) in einem periodischen Taktraster der Periode (P) zur Verfügung steht.
  15. Signalverarbeitungseinrichtung nach Anspruch 13 oder 14, bei der die Zeitdauer TD, während der die Schaltereinrichtung (12) geschlossen ist, unabhängig von dem Bruchteil der Periode ist, während der das informationstragende Signal zu bestimmten Zeitintervallen in dem periodischen Taktraster zur Verfügung steht.
  16. Signalverarbeitungseinrichtung nach einem der Ansprüche 13 bis 15, bei der die Zeitdauer TD, während der die Schaltereinrichtung (12) geschlossen ist, von dem Basistakt (CLK) abgeleitet ist.
  17. Signalverarbeitungseinrichtung nach Anspruch 16, bei der der Basistakt eine Basistaktperiodendauer aufweist, die kleiner als die Periodendauer P ist.
  18. Signalverarbeitungseinrichtung nach einem der Ansprüche 13 bis 17, wobei die Abtaststeuerungseinrichtung (106) ferner eine Takterzeugungseinrichtung zum Erzeugen von Abtastimpulsen zum Steuern des Abtastschalters (110) aufweist, wobei ein Abtastimpuls pro Periode vorhanden ist.
  19. Signalverarbeitungseinrichtung (50) nach einem der Ansprüche 13 bis 17, bei der die Steuereinrichtung (14) eine Einrichtung zum Erzeugen eines Pulszuges aufweist, wobei der Pulszug eine Pulsperiodendauer aufweist, die kleiner als die Periodendauer P ist, und wobei die einzelnen Pulse des Pulszuges die Pulsdauer TD aufweisen.
  20. Signalverarbeitungseinrichtung nach Anspruch 19, wobei die Pulszugerzeugungseinrichtung eine Oszillatoranordnung aufweist.
  21. Signalverarbeitungseinrichtung nach einem der Ansprüche 13 bis 20, wobei die Steuerungseinrichtung (14) ferner folgende Merkmale aufweist: eine Zähleranordnung (52) mit einem ersten bis dritten Eingang (52a-c) und einem Ausgang (52d), eine erste Invertierereinrichtung (54) mit einem Eingang (54a) und einem Ausgang (54b), eine D-Latch-Einrichtung (56) mit einem ersten und zweiten Eingang (56a, 56b) und einem Ausgang (56c), und einer zweiten Invertierereinrichtung (58) mit einem Eingang (58a) und einem Ausgang (58b), wobei der erste Eingang (52a) des Zähleranordnung (52) mit dem Eingang (14b) der Schaltersteuerungsschaltung (14) und ferner mit dem Eingang (54a) der ersten Invertierereinrichtung (54) verbunden ist, der Ausgang (54b) der ersten Invertierereinrichtung (54) mit dem zweiten Eingang (56b) des D-Flip-Flops (56) verbunden ist, der Ausgang (52d) der Zähleranordnung (52) mit dem ersten Eingang (56a) des D-Flip-Flops (56) verbunden ist, der Ausgang (56c) des D-Flip-Flops (56) mit dem Eingang (58a) der zweiten Invertierereinrichtung (58) verbunden ist, der Ausgang (58b) der zweiten Invertierereinrichtung (58) mit dem Rücksetzeingang (52b) der Zähleranordnung (52) verbunden ist, und der Ausgang (14a) der Schaltersteuerungsschaltung (14) mit dem Steueranschluss (12c) der Schaltereinrichtung (12) verbunden ist.
  22. Signalverarbeitungseinrichtung (50) nach einem der Ansprüche 13 bis 21, mit folgenden Merkmalen: einer Einrichtung zum Detektieren des Änderungsgrades von aufeinanderfolgenden Informationseinheiten in aufeinanderfolgenden Perioden, wobei die Detektionseinrichtung mit der Steuerungseinrichtung (14) gekoppelt ist, um bei einem informationstragenden Signal mit einem hohen Änderungsgrad die Zeitdauer TD und damit die Tiefpassgrenzfrequenz zu erhöhen und um bei einem informationstragenden Signal mit einem niedrigen Änderungsgrad die Zeitdauer TD und damit die Tiefpassgrenzfrequenz zu verringern.
  23. Signalverarbeitungseinrichtung nach Anspruch 22, wobei die Einrichtung zum Detektieren das n-Bit-Wort (Zmax) an dem dritten Zählereingang (52c) abhängig von dem Änderungsgrad verändert, um die Zeitdauer TD zu verändern.
  24. Signalverarbeitungseinrichtung nach einem der Ansprüche 13 bis 23, wobei die vorbestimmte Schwelle einem Wert in einem Bereich von 80-100% und vorzugsweise einem Wert von etwa 95% des anliegenden Spannungspegels entspricht.
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Citations (2)

* Cited by examiner, † Cited by third party
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DE3228213C2 (de) * 1981-07-28 1991-03-28 Sony Corp., Tokio/Tokyo, Jp
US5473278A (en) * 1993-02-15 1995-12-05 Nec Corporation Filter circuit including a switch circuit inserted between input terminal and RC filter

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