CN115800960A - 一种高频时钟占空比校准电路 - Google Patents

Abstract

本发明请求保护一种高频时钟占空比校准电路，属于微电子技术领域。包括时钟占空比检测电路及时钟占空比调整电路。本发明采用时钟占空比检测电路及跨导运算放大器构成负反馈补偿电路技术使输入时钟占空比小于50％时输出时钟高电平时间小于低电平时间，调整电容C1～C2的电压，将电容的变化电压转为电流并调整PMOS管M18及NMOS管M25的漏极电流，进而校准时钟占空比；采用多支路占空比调整电路及由PMOS管M7～M8构成共模反馈等技术，使得输入时钟占空比小于50％时开关S1～S3逐个关断及开关S4～S6逐个开启，使得时钟信号的校准值达到输入时钟信号的偏移量，获得占空比为50％的输出时钟，从而实现一种高频时钟占空比校准电路。

Description

一种高频时钟占空比校准电路

技术领域

本发明属于微电子技术领域，具体涉及一种高频时钟占空比校准电路。

背景技术

高速模拟数字转换器(ADC)、高速串行链路收发器、时钟和数据恢复(CDR)电路等需要精确的、占空比为50％的时钟，同时随着通信系统及其应用系统的时钟速度的提高，时钟信号受到电路噪声和传输路径上的非理想性因数影响，导致时钟的占空比不匹配，从而严重影响系统的性能，因而对时钟占空比校准电路的性能的要求也越来越高。

图1为一种传统的时钟占空比校准电路结构，其基本思路是利用PMOS管M1与PMOS管M2的上拉电流来控制NMOS管M4漏极处信号的上升沿的延时及下降沿的延时，从而校准输入时钟信号占空比。同时，PMOS管M5与NMOS管M6构成的反相器以及PMOS管M7与NMOS管M8构成的反相器并对信号进行整形，且具有一定的驱动能力。通过优化PMOS管M1与PMOS管M2的沟道宽长比能在一定输入时钟占空比范围内进行校准，但时钟下降沿由输入对管决定且变化不大，且采用优化PMOS管M1与PMOS管M2的沟道宽长比的技术使得时钟信号频率受限，因而传统的时钟占空比校准电路具有校准范围窄、精度低等问题，使得传统的时钟占空比校准电路在高精度系统中的应用受到了很大的限制。

发明内容

本发明旨在解决以上现有技术的问题。提出了一种高频时钟占空比校准电路。本发明的技术方案如下：

一种高频时钟占空比校准电路，其包括：时钟占空比检测电路及时钟占空比调整电路，其中，所述时钟占空比检测电路的信号输出端接所述时钟占空比调整电路的信号输入端，所述时钟占空比调整电路的信号输出端接所述时钟占空比检测电路的信号输入端，所述时钟占空比调整电路产生输出时钟信号，所述时钟占空比检测电路对所述时钟占空比调整电路的输出时钟信号进行校准；所述时钟占空比调整电路的输出时钟信号为所述时钟占空比检测电路中的PMOS管M10及PMOS管M11的栅极提供控制信号，使得所述时钟占空比检测电路中电容C1及电容C2获得相应的电压并为所述时钟占空比调整电路提供控制信号，进而控制输出时钟信号上升沿的延时及下降沿的延时，从而获得输出时钟信号。

进一步的，所述时钟占空比检测电路包括：电流源Ibias、NMOS管M0、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、NMOS管M12、NMOS管M13、电容C1、电容C2以及单转互补信号电路STC，其中电流源Ibias的一端分别与PMOS管M1的源极、PMOS管M2的源极、PMOS管M7的源极、PMOS管M8的源极以及外部电源VDD相连，电流源Ibias的另一端分别与NMOS管M0的漏极、NMOS管M0的栅极以及NMOS管M5的栅极相连，NMOS管M0的源极分别与NMOS管M5的源极、NMOS管M6的源极、电容C1的一端、NMOS管M12的源极、NMOS管M13的源极、电容C2的一端以及外部地GND相连，PMOS管M1的栅极分别与PMOS管M2的栅极以及外部偏置VB相连，PMOS管M1的漏极与PMOS管M3的源极相连，PMOS管M3的栅极分别与PMOS管M3的漏极、PMOS管M4的栅极以及NMOS管M5的漏极相连，PMOS管M2的漏极与PMOS管M4的源极相连，PMOS管M4的漏极分别与NMOS管M6的漏极、NMOS管M6的栅极、PMOS管M9的栅极、NMOS管M12的栅极以及NMOS管M13的栅极相连，电容C1的另一端分别与PMOS管M7的栅极、PMOS管M10的漏极、NMOS管M12的漏极、逻辑电路logic的输入端H2以及跨导运算放大器Gm的反相输入端相连，电容C2的另一端分别与PMOS管M8的栅极、PMOS管M11的漏极、NMOS管M13的漏极、逻辑电路logic的输入端H1以及跨导运算放大器Gm的同相输入端相连，PMOS管M7的漏极分别与PMOS管M8的漏极以及PMOS管M9的源极相连，PMOS管M9的漏极分别与PMOS管M10的源极以及PMOS管M11的源极相连，PMOS管M10的栅极与单转互补信号电路STC的输出端CLK1n端相连，PMOS管M11的栅极与单转互补信号电路STC的输出端CLK1端相连。

进一步的，所述时钟占空比检测电路中，NMOS管M12的沟道宽长比是NMOS管M6的α倍，NMOS管M13的沟道宽长比是NMOS管M6的α倍，使得从电容C1和电容C2上抽取电流的能力相同；PMOS管M10的栅极、PMOS管M11的栅极分别被单转互补信号电路STC的输出信号端CLK1n、输出信号端CLK1控制，进而控制电容C1与电容C2的充放电时间；PMOS管M7的栅极、PMOS管M8的栅极分别与PMOS管M10的漏极、PMOS管M11的漏极相连且构成共模反馈结构，有效地抑制电容C1以及电容C2的电压对充电电流的影响。

进一步的，所述时钟占空比检测电路中，单转互补信号电路STC的输出信号端CLK1与输出信号端CLK1n的信号为互补信号，当输出信号端CLK1为低电平时，PMOS管M11开启，PMOS管M10关闭，电容C2充电，电容C1放电，电容C2的电压V_cp上升使得PMOS管M8的漏极电流下降，电容C1的电压V_cn下降使得PMOS管M7的漏极电流上升，进而使得PMOS管M9的漏极电流恒定；当输出信号端CLK1为高电平时，PMOS管M11关断，PMOS管M10开启，电容C2放电，电容C1充电，电容C1的电压V_cn上升使得PMOS管M7的漏极电流下降，电容C2的电压V_cp下降使得PMOS管M8的漏极电流上升，进而使得PMOS管M9的漏极电流恒定；电容C2的变化电压ΔV_cp有

其中I_n为NMOS管M13提供的放电电流，T为时钟周期，N为输入时钟的占空比，C₂为电容C2的容值；当占空比N<50％时，电容C2充电，电容C2的电压V_cp高于共模电平；当占空比N>50％时，电容C2的电压V_cp低于共模电平。电容C1的变化电压与电容C2的变化电压相似；因而，通过电容C1、电容C2的变化电压与其对应初始电压的关系能判断时钟的占空比状态，并通过所述时钟占空比调整电路中的逻辑电路logic来控制开关S1～开关S6的工作状态，且电容C1的电压和电容C2的电压通过所述时钟占空比调整电路中的跨导运算放大器Gm将相应的电压转变为电流信号，进而控制所述时钟占空比调整电路的电流。

进一步的，所述时钟占空比调整电路包括：逻辑电路logic、跨导运算放大器Gm、PMOS管M14、PMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、开关S1、开关S2、开关S3、开关S4、开关S5、开关S6、反相器INV以及时钟缓冲器buf，其中逻辑电路logic的输出端L1与开关S1的控制端相连，逻辑电路logic的输出端L2与开关S2的控制端相连，逻辑电路logic的输出端L3与开关S3的控制端相连，逻辑电路logic的输出端L4与开关S4的控制端相连，逻辑电路logic的输出端L5与开关S5的控制端相连，逻辑电路logic的输出端L6与开关S6的控制端相连，PMOS管M14的源极分别与开关S3的一端、开关S2的一端、开关S1的一端、PMOS管M18的源极以及外部电源VDD相连，PMOS管M14的栅极分别与PMOS管M14的漏极、跨导运算放大器Gm的反相输出端ICN、PMOS管M15的栅极、PMOS管M16的栅极、PMOS管M17的栅极以及PMOS管M18的栅极相连，开关S3的另一端与PMOS管M15的源极相连，开关S2的另一端与PMOS管M16的源极相连，开关S1的另一端与PMOS管M17的源极相连，PMOS管M15的漏极分别与PMOS管M16的漏极、PMOS管M17的漏极、PMOS管M18的漏极以及PMOS管M19的源极相连，NMOS管M21的栅极分别与NMOS管M21的漏极、跨导运算放大器Gm的同相输出端ICP、NMOS管M22的栅极、NMOS管M23的栅极、NMOS管M24的栅极以及NMOS管M25的栅极相连，NMOS管M21的源极分别与开关S6的一端、开关S5的一端、开关S4的一端、NMOS管M25的源极、电容C3的一端以及外部地GND相连，NMOS管M22的漏极分别与NMOS管M23的漏极、NMOS管M24的漏极、NMOS管M25的漏极以及NMOS管M20的源极相连，NMOS管M22的源极与开关S6的另一端相连，NMOS管M23的源极与开关S5的另一端相连，NMOS管M24的源极与开关S4的另一端相连，PMOS管M19的栅极分别与NMOS管M20的栅极以及外部输入时钟信号CLK_IN相连，PMOS管M19的漏极分别与NMOS管M20的漏极、电容C3的另一端以及反相器INV的输入端相连，反相器INV的输出端与时钟缓冲器buf的输入端相连，时钟缓冲器buf的输出端分别与单转互补信号电路STC的信号输入端以及电路输出端CLK_OUT相连。

进一步的，所述时钟占空比调整电路中，跨导运算放大器Gm提供的电流通过PMOS管M14为PMOS管M15、PMOS管M16、PMOS管M17以及PMOS管M18提供偏置电压并控制时钟信号的上升沿时间，跨导运算放大器Gm提供的电流通过NMOS管M21为NMOS管M22、NMOS管M23、NMOS管M24以及NMOS管M25提供偏置电压并控制时钟信号的下降沿时间；开关S1～开关S6控制各自支路工作状态，进而控制电容C3的充放电时间，校准时钟的占空比。

进一步的，所述时钟占空比调整电路中，PMOS管M17与PMOS管M18具有相同的沟道宽长比，PMOS管M16的沟道宽长比是PMOS管M18的β₁倍，PMOS管M15的沟道宽长比是PMOS管M18的β₂倍，NMOS管M24与NMOS管M25具有相同的沟道宽长比，NMOS管M23的沟道宽长比是NMOS管M25的β₁倍，NMOS管M22的沟道宽长比是NMOS管M25的β₂倍，PMOS管M18的漏极电流为I_UP，NMOS管M25的漏极电流为I_DOWN，开关S1～开关S3使得PMOS管M19的漏极电流是PMOS管M18漏极电流的K_p倍，开关S4～开关S6使得NMOS管M20的漏极电流是NMOS管M25的K_n倍，其中K_p为1≤K_p≤2+β₁+β₂，K_n为1≤K_p≤2+β₁+β₂，PMOS管M19、NMOS管M20支路相关MOS管组成的逻辑电路的翻转电压为0.5V_DD，其中V_DD是外部电源VDD的电压，则时钟信号的校准值

等于输入时钟信号的偏移量

其中m为时钟纠正后输出时钟的占空比且m＝50％，C₃为电容C3的容值；当外部电源VDD电压与电容C3的容值为定值时，能根据输入时钟的周期T以及占空比N获得输入时钟信号的偏移量，同时通过所述时钟占空比检测电路与所述时钟占空比调整电路的跨导运算放大器Gm控制电流I_DOWN和电流I_UP以及通过所述时钟占空比调整电路的逻辑电路logic调节K_n和K_p，使得时钟信号的校准值达到输入时钟信号的偏移量，从而输入时钟信号的占空比被有效地校准。

进一步的，所述时钟占空比调整电路中，开关S1～开关S3控制PMOS管M19的漏极电流，开关S4～开关S6控制NMOS管M20的漏极电流，进而控制输出时钟的上升沿的延时及下降沿的延时；控制开关S1～开关S6的工作状态能有效地提高输入时钟信号的占空比校准电路的检测范围，使得输入时钟信号的占空比偏移量在20％-80％范围内均可被校准。

本发明的优点及有益效果如下：

本发明通过提供一种高频时钟占空比校准电路，采用时钟占空比检测电路以及跨导运算放大器等构成负反馈补偿电路的技术使得当输入时钟占空比小于50％时电路输出端CLK_OUT的输出时钟信号的高电平保持时间小于低电平保持时间，同时电路输出时钟信号通过单转互补信号电路控制PMOS管M10的栅极及PMOS管M11的栅极，使得PMOS管M11的开启时间大于其关断时间，PMOS管M10的开启时间小于其关断时间，使得电容C2的电压升高以及电容C1的电压下降，跨导运算放大器将电容C1及电容C2的变化电压转化为电流并使得PMOS管M14的漏极电流减少以及NMOS管M21的漏极电流增大，从而使得PMOS管M18的漏极电流减小，NMOS管M25的漏极电流增大，反相器INV输入信号的上升时间增大且下降时间减小，从而校准时钟信号的占空比；同时采用多支路占空比调整电路的技术以及由PMOS管M7、PMOS管M8构成共模反馈结构的技术，使得输入时钟占空比小于50％时电容C2的电压升高，比较电容上的变化电压与电容初始电压的关系，并经过逻辑电路logic控制开关S1～开关S3逐个关断，开关S4～开关S6逐个开启，进而获得占空比为50％的输出时钟信号，从而实现一种高频时钟占空比校准电路。

附图说明

图1是传统的时钟占空比校准电路原理图；

图2为本发明提供优选实施例的一种高频时钟占空比校准电路原理图；

图3为本发明提供优选实施例的一种高频时钟占空比校准电路在输入时钟频率为2.5GHz时的仿真图；

图4为本发明提供优选实施例的一种高频时钟占空比校准电路在输入时钟频率为3.6GHz时的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。

本发明解决上述技术问题的技术方案是：

本申请实施例中采用时钟占空比检测电路以及跨导运算放大器等构成负反馈补偿电路的技术使得当输入时钟占空比小于50％时电路输出端CLK_OUT的输出时钟信号的高电平保持时间小于低电平保持时间，同时电路输出时钟信号通过单转互补信号电路控制PMOS管M10的栅极及PMOS管M11的栅极，使得PMOS管M11的开启时间大于其关断时间，PMOS管M10的开启时间小于其关断时间，使得电容C2的电压升高以及电容C1的电压下降，跨导运算放大器将电容C1及电容C2的变化电压转化为电流并使得PMOS管M14的漏极电流减少以及NMOS管M21的漏极电流增大，从而使得PMOS管M18的漏极电流减小，NMOS管M25的漏极电流增大，反相器INV输入信号的上升时间增大且下降时间减小，从而校准时钟信号的占空比；同时采用多支路占空比调整电路的技术以及由PMOS管M7、PMOS管M8构成共模反馈结构的技术，使得输入时钟占空比小于50％时电容C2的电压升高，比较电容上的变化电压与电容初始电压的关系，并经过逻辑电路logic控制开关S1～开关S3逐个关断，开关S4～开关S6逐个开启，进而获得占空比为50％的输出时钟信号，从而实现一种高频时钟占空比校准电路。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。

实施例

一种高频时钟占空比校准电路，如图2所示，包括时钟占空比检测电路1及时钟占空比调整电路2；

其中，所述时钟占空比检测电路1的信号输出端接所述时钟占空比调整电路2的信号输入端，所述时钟占空比调整电路2的信号输出端接所述时钟占空比检测电路1的信号输入端，所述时钟占空比调整电路2产生输出时钟信号，所述时钟占空比检测电路1对所述时钟占空比调整电路2的输出时钟信号进行校准，进而获得输出时钟信号；

所述时钟占空比调整电路2的输出时钟信号为所述时钟占空比检测电路1中的PMOS管M10及PMOS管M11的栅极提供控制信号，使得所述时钟占空比检测电路1中电容C1及电容C2获得相应的电压并为所述时钟占空比调整电路2提供控制信号，进而使得所述时钟占空比调整电路2的跨导运算放大器Gm控制相应电路产生电流I_DOWN和电流I_UP以及逻辑电路logic控制开关S1～开关S6来调整流过PMOS管M19和NMOS管M20的电流，进而控制输出时钟信号的的上升沿及下降沿的延时，从而获得输出时钟信号。

作为一种优选的技术方案，如图2所示，所述时钟占空比检测电路1包括：电流源Ibias、NMOS管M0、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、NMOS管M12、NMOS管M13、电容C1、电容C2以及单转互补信号电路STC，其中电流源Ibias的一端分别与PMOS管M1的源极、PMOS管M2的源极、PMOS管M7的源极、PMOS管M8的源极以及外部电源VDD相连，电流源Ibias的另一端分别与NMOS管M0的漏极、NMOS管M0的栅极以及NMOS管M5的栅极相连，NMOS管M0的源极分别与NMOS管M5的源极、NMOS管M6的源极、电容C1的一端、NMOS管M12的源极、NMOS管M13的源极、电容C2的一端以及外部地GND相连，PMOS管M1的栅极分别与PMOS管M2的栅极以及外部偏置VB相连，PMOS管M1的漏极与PMOS管M3的源极相连，PMOS管M3的栅极分别与PMOS管M3的漏极、PMOS管M4的栅极以及NMOS管M5的漏极相连，PMOS管M2的漏极与PMOS管M4的源极相连，PMOS管M4的漏极分别与NMOS管M6的漏极、NMOS管M6的栅极、PMOS管M9的栅极、NMOS管M12的栅极以及NMOS管M13的栅极相连，电容C1的另一端分别与PMOS管M7的栅极、PMOS管M10的漏极、NMOS管M12的漏极、逻辑电路logic的输入端H2以及跨导运算放大器Gm的反相输入端相连，电容C2的另一端分别与PMOS管M8的栅极、PMOS管M11的漏极、NMOS管M13的漏极、逻辑电路logic的输入端H1以及跨导运算放大器Gm的同相输入端相连，PMOS管M7的漏极分别与PMOS管M8的漏极以及PMOS管M9的源极相连，PMOS管M9的漏极分别与PMOS管M10的源极以及PMOS管M11的源极相连，PMOS管M10的栅极与单转互补信号电路STC的输出端CLK1n端相连，PMOS管M11的栅极与单转互补信号电路STC的输出端CLK1端相连；

所述时钟占空比调整电路2包括：逻辑电路logic、跨导运算放大器Gm、PMOS管M14、PMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、开关S1、开关S2、开关S3、开关S4、开关S5、开关S6、反相器INV以及时钟缓冲器buf，其中逻辑电路logic的输出端L1与开关S1的控制端相连，逻辑电路logic的输出端L2与开关S2的控制端相连，逻辑电路logic的输出端L3与开关S3的控制端相连，逻辑电路logic的输出端L4与开关S4的控制端相连，逻辑电路logic的输出端L5与开关S5的控制端相连，逻辑电路logic的输出端L6与开关S6的控制端相连，PMOS管M14的源极分别与开关S3的一端、开关S2的一端、开关S1的一端、PMOS管M18的源极以及外部电源VDD相连，PMOS管M14的栅极分别与PMOS管M14的漏极、跨导运算放大器Gm的反相输出端ICN、PMOS管M15的栅极、PMOS管M16的栅极、PMOS管M17的栅极以及PMOS管M18的栅极相连，开关S3的另一端与PMOS管M15的源极相连，开关S2的另一端与PMOS管M16的源极相连，开关S1的另一端与PMOS管M17的源极相连，PMOS管M15的漏极分别与PMOS管M16的漏极、PMOS管M17的漏极、PMOS管M18的漏极以及PMOS管M19的源极相连，NMOS管M21的栅极分别与NMOS管M21的漏极、跨导运算放大器Gm的同相输出端ICP、NMOS管M22的栅极、NMOS管M23的栅极、NMOS管M24的栅极以及NMOS管M25的栅极相连，NMOS管M21的源极分别与开关S6的一端、开关S5的一端、开关S4的一端、NMOS管M25的源极、电容C3的一端以及外部地GND相连，NMOS管M22的漏极分别与NMOS管M23的漏极、NMOS管M24的漏极、NMOS管M25的漏极以及NMOS管M20的源极相连，NMOS管M22的源极与开关S6的另一端相连，NMOS管M23的源极与开关S5的另一端相连，NMOS管M24的源极与开关S4的另一端相连，PMOS管M19的栅极分别与NMOS管M20的栅极以及外部输入时钟信号CLK_IN相连，PMOS管M19的漏极分别与NMOS管M20的漏极、电容C3的另一端以及反相器INV的输入端相连，反相器INV的输出端与时钟缓冲器buf的输入端相连，时钟缓冲器buf的输出端分别与单转互补信号电路STC的信号输入端以及电路输出端CLK_OUT相连；

所述时钟占空比检测电路1中，NMOS管M0与NMOS管M5构成电流镜，PMOS管M1与PMOS管M2具有相同的沟道宽长比，PMOS管M3与PMOS管M4具有相同的沟道宽长比，NMOS管M12的沟道宽长比是NMOS管M6的α倍，NMOS管M13的沟道宽长比是NMOS管M6的α倍，则NMOS管M12的漏极电流I₁₂与NMOS管M13的漏极电流I₁₃有I₁₂＝I₁₃＝I_n，其中I_n为放电电流，从而使得从电容C1和电容C2上抽取电流的能力相同；PMOS管M10的栅极、PMOS管M11的栅极分别被单转互补信号电路STC的输出信号端CLK1n、输出信号端CLK1控制，信号端CLK1n的输出信号与信号端CLK1的输出信号为一对互补时钟信号，进而控制电容C1与电容C2的充放电时间；PMOS管M7的栅极、PMOS管M8的栅极分别与PMOS管M10的漏极、PMOS管M11的漏极相连且构成共模反馈结构，从而抑制电容C1及电容C2的电压对充电电流I_p的影响，其中充电电流I_p为PMOS管M9的漏极电流。当单转互补信号电路STC的输出信号端CLK1为低电平时，PMOS管M11开启，同时当单转互补信号电路STC的输出信号端CLK1n为高电平时，PMOS管M10关闭，此时电容C2充电，电容C1放电，电容C2上的电压V_cp上升使得PMOS管M8的漏极电流下降，电容C1上的电压V_cn下降使得PMOS管M7的漏极电流上升，进而使得PMOS管M9的漏极电流恒定；当单转互补信号电路STC的输出信号端CLK1为高电平时，PMOS管M11关断，同时当单转互补信号电路STC的输出信号端CLK1n为低电平时，PMOS管M10开启，此时电容C2放电，电容C1充电，电容C1上的电压V_cn上升使得PMOS管M7的漏极电流下降，电容C2上的电压V_cp下降使得PMOS管M8的漏极电流上升，进而使得PMOS管M9的漏极电流恒定。对于电容C2上变化的电压ΔV_cp与时间t的关系有

式中，I_n为NMOS管M13提供的放电电流，I_p为PMOS管M9提供的充电电流且I_p＝2I_n，t₁为输出时钟一个周期内高电平持续时间，T为时钟周期，

为输入时钟的占空比，C₂为电容C2的容值。当占空比N<50％时，电容C2充电，电容C2的电压V_cp高于共模电平；当占空比N>50％时，电容C2的电压V_cp低于共模电平。电容C1上变化的电压ΔV_cn与电容C2上变化的电压ΔV_cp相似。因而，通过电容的变化电压与其对应电容初始电压的关系能判断时钟的占空比状态，并通过所述时钟占空比调整电路2中的逻辑电路logic来控制开关S1、开关S2、开关S3、开关S4、开关S5及开关S6的状态。同时，电容电压V_cp和电压V_cn通过所述时钟占空比调整电路2中的跨导运算放大器Gm将相应的电压转变为电流信号，进而控制所述时钟占空比调整电路2的电流。

所述时钟占空比调整电路2中，跨导运算放大器Gm采用传统的结构；跨导运算放大器Gm提供的电流通过PMOS管M14为PMOS管M15、PMOS管M16、PMOS管M17以及PMOS管M18提供偏置电压，从而控制时钟信号的上升沿时间，跨导运算放大器Gm提供的反馈电流通过NMOS管M21为NMOS管M22、NMOS管M23、NMOS管M24以及NMOS管M25提供偏置电压，从而控制时钟信号的下降沿时间；同时，为提升时钟占空比校准的范围，本发明采用多支路结构，且开关S1、开关S2、开关S3、开关S4、开关S5及开关S6分别控制各支路的工作状态，从而控制电容C3的充放电时间，进而校准时钟的占空比。PMOS管M17与PMOS管M18具有相同的沟道宽长比，PMOS管M16的沟道宽长比是PMOS管M18的β₁倍，PMOS管M15的沟道宽长比是PMOS管M18的β₂倍，NMOS管M24与NMOS管M25具有相同的沟道宽长比，NMOS管M23的沟道宽长比是NMOS管M25的β₁倍，NMOS管M22的沟道宽长比是NMOS管M25的β₂倍，PMOS管M18的漏极电流为I_UP，通过对开关S1、开关S2、开关S3的控制使得流过PMOS管M19的电流是PMOS管M18漏极电流的K_p倍，其中K_p的取值范围为1≤K_p≤2+β₁+β₂，PMOS管M19、NMOS管M20支路相关MOS管组成的逻辑电路的翻转电压为0.5V_DD，其中V_DD是外部电源VDD的电压，则电容C3被充电至翻转电压0.5V_DD过程中与时间t的关系有

式中，C₃为电容C3的容值，t₂为电容C3上电压从V_DD放电至

的时刻(即0～t2为电容C3上电压从V_DD放电至

的时间)，m为时钟纠正后输出时钟的占空比且m＝50％。NMOS管M25的漏极电流为I_DOWN，通过对开关S4、开关S5、开关S6的控制使得流过NMOS管M20的电流是NMOS管M25漏极电流的K_n倍，其中K_n的取值范围为1≤K_n≤2+β₁+β₂，则电容C3放电至翻转电压0.5V_DD过程中与时间t的关系有

由式(2)与式(3)有

式(4)中，因子

为输入时钟信号的偏移量，因子

为时钟信号的校准值。当外部电源VDD电压与电容C3的容值为定值时，能根据输入时钟的周期T以及占空比N获得输入时钟信号的偏移量，同时通过所述时钟占空比检测电路1与所述时钟占空比调整电路2的跨导运算放大器Gm控制电流I_DOWN和电流I_UP以及通过所述时钟占空比调整电路2的逻辑电路logic调节K_n和K_p，使得因子

(即时钟信号的校准值)达到输入时钟信号的偏移量，从而输入时钟信号的占空比被有效地校准。同时，本发明采用开关S1、开关S2及开关S3来控制流过PMOS管M19的电流，采用开关S4、开关S5及开关S6来控制NMOS管M20的电流，从而控制时钟的上升沿的延时及下降沿的延时；控制开关S1～开关S6的工作状态能提高输入时钟信号的占空比校准电路的检测范围，使得输入时钟信号的占空比偏移量在20％-80％范围内均可被校准，且开关S1～开关S6构成的多支路结构能有效地提高校准精确度。

图3、图4为本发明的一种高频时钟占空比校准电路的仿真曲线，其中横坐标为时间t，纵坐标为时钟信号波形。图3仿真结果显示，当输入时钟的频率为2.5GHz及占空比为80％时，电路获得了占空比为50.1％的输出时钟信号。图4仿真结果显示，当输入时钟的频率为3.6GHz及占空比为20％时，电路获得了占空比为50％的输出时钟信号。

本申请的上述实施例中，一种高频时钟占空比校准电路，包括时钟占空比检测电路及时钟占空比调整电路。本申请实施例采用时钟占空比检测电路以及跨导运算放大器等构成负反馈补偿电路的技术使得当输入时钟占空比小于50％时电路输出端CLK_OUT的输出时钟信号的高电平保持时间小于低电平保持时间，同时电路输出时钟信号通过单转互补信号电路控制PMOS管M10的栅极及PMOS管M11的栅极，使得PMOS管M11的开启时间大于其关断时间，PMOS管M10的开启时间小于其关断时间，使得电容C2的电压升高以及电容C1的电压下降，跨导运算放大器将电容C1及电容C2的变化电压转化为电流并使得PMOS管M14的漏极电流减少以及NMOS管M21的漏极电流增大，从而使得PMOS管M18的漏极电流减小，NMOS管M25的漏极电流增大，反相器INV输入信号的上升时间增大且下降时间减小，从而校准时钟信号的占空比；同时采用多支路占空比调整电路的技术以及由PMOS管M7、PMOS管M8构成共模反馈结构的技术，使得输入时钟占空比小于50％时电容C2的电压升高，比较电容上的变化电压与电容初始电压的关系，并经过逻辑电路logic控制开关S1～开关S3逐个关断，开关S4～开关S6逐个开启，进而获得占空比为50％的输出时钟信号，从而实现一种高频时钟占空比校准电路。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (8)

1.一种高频时钟占空比校准电路，其特征在于，包括：时钟占空比检测电路(1)及时钟占空比调整电路(2)，其中，所述时钟占空比检测电路(1)的信号输出端接所述时钟占空比调整电路(2)的信号输入端，所述时钟占空比调整电路(2)的信号输出端接所述时钟占空比检测电路(1)的信号输入端，所述时钟占空比调整电路(2)产生输出时钟信号，所述时钟占空比检测电路(1)对所述时钟占空比调整电路(2)的输出时钟信号进行校准；所述时钟占空比调整电路(2)的输出时钟信号为所述时钟占空比检测电路(1)中的PMOS管M10及PMOS管M11的栅极提供控制信号，使得所述时钟占空比检测电路(1)中电容C1及电容C2获得相应的电压并为所述时钟占空比调整电路(2)提供控制信号，进而控制输出时钟信号上升沿的延时及下降沿的延时，从而获得输出时钟信号。

2.根据权利要求1所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比检测电路(1)包括：电流源Ibias、NMOS管M0、PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、NMOS管M6、PMOS管M7、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M11、NMOS管M12、NMOS管M13、电容C1、电容C2以及单转互补信号电路STC，其中电流源Ibias的一端分别与PMOS管M1的源极、PMOS管M2的源极、PMOS管M7的源极、PMOS管M8的源极以及外部电源VDD相连，电流源Ibias的另一端分别与NMOS管M0的漏极、NMOS管M0的栅极以及NMOS管M5的栅极相连，NMOS管M0的源极分别与NMOS管M5的源极、NMOS管M6的源极、电容C1的一端、NMOS管M12的源极、NMOS管M13的源极、电容C2的一端以及外部地GND相连，PMOS管M1的栅极分别与PMOS管M2的栅极以及外部偏置VB相连，PMOS管M1的漏极与PMOS管M3的源极相连，PMOS管M3的栅极分别与PMOS管M3的漏极、PMOS管M4的栅极以及NMOS管M5的漏极相连，PMOS管M2的漏极与PMOS管M4的源极相连，PMOS管M4的漏极分别与NMOS管M6的漏极、NMOS管M6的栅极、PMOS管M9的栅极、NMOS管M12的栅极以及NMOS管M13的栅极相连，电容C1的另一端分别与PMOS管M7的栅极、PMOS管M10的漏极、NMOS管M12的漏极、逻辑电路logic的输入端H2以及跨导运算放大器Gm的反相输入端相连，电容C2的另一端分别与PMOS管M8的栅极、PMOS管M11的漏极、NMOS管M13的漏极、逻辑电路logic的输入端H1以及跨导运算放大器Gm的同相输入端相连，PMOS管M7的漏极分别与PMOS管M8的漏极以及PMOS管M9的源极相连，PMOS管M9的漏极分别与PMOS管M10的源极以及PMOS管M11的源极相连，PMOS管M10的栅极与单转互补信号电路STC的输出端CLK1n端相连，PMOS管M11的栅极与单转互补信号电路STC的输出端CLK1端相连。

3.根据权利要求2所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比检测电路(1)中，NMOS管M12的沟道宽长比是NMOS管M6的α倍，NMOS管M13的沟道宽长比是NMOS管M6的α倍，使得从电容C1和电容C2上抽取电流的能力相同；PMOS管M10的栅极、PMOS管M11的栅极分别被单转互补信号电路STC的输出信号端CLK1n、输出信号端CLK1控制，进而控制电容C1与电容C2的充放电时间；PMOS管M7的栅极、PMOS管M8的栅极分别与PMOS管M10的漏极、PMOS管M11的漏极相连且构成共模反馈结构，有效地抑制电容C1以及电容C2的电压对充电电流的影响。

4.根据权利要求2所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比检测电路(1)中，单转互补信号电路STC的输出信号端CLK1与输出信号端CLK1n的信号为互补信号，当输出信号端CLK1为低电平时，PMOS管M11开启，PMOS管M10关闭，电容C2充电，电容C1放电，电容C2的电压V_cp上升使得PMOS管M8的漏极电流下降，电容C1的电压V_cn下降使得PMOS管M7的漏极电流上升，进而使得PMOS管M9的漏极电流恒定；当输出信号端CLK1为高电平时，PMOS管M11关断，PMOS管M10开启，电容C2放电，电容C1充电，电容C1的电压V_cn上升使得PMOS管M7的漏极电流下降，电容C2的电压V_cp下降使得PMOS管M8的漏极电流上升，进而使得PMOS管M9的漏极电流恒定；电容C2的变化电压ΔV_cp有

其中I_n为NMOS管M13提供的放电电流，T为时钟周期，N为输入时钟的占空比，C₂为电容C2的容值；当占空比N<50％时，电容C2充电，电容C2的电压V_cp高于共模电平；当占空比N>50％时，电容C2的电压V_cp低于共模电平。电容C1的变化电压与电容C2的变化电压相似；因而，通过电容C1、电容C2的变化电压与其对应初始电压的关系能判断时钟的占空比状态，并通过所述时钟占空比调整电路(2)中的逻辑电路logic来控制开关S1～开关S6的工作状态，且电容C1的电压和电容C2的电压通过所述时钟占空比调整电路(2)中的跨导运算放大器Gm将相应的电压转变为电流信号，进而控制所述时钟占空比调整电路(2)的电流。

5.根据权利要求1所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比调整电路(2)包括：逻辑电路logic、跨导运算放大器Gm、PMOS管M14、PMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、开关S1、开关S2、开关S3、开关S4、开关S5、开关S6、反相器INV以及时钟缓冲器buf，其中逻辑电路logic的输出端L1与开关S1的控制端相连，逻辑电路logic的输出端L2与开关S2的控制端相连，逻辑电路logic的输出端L3与开关S3的控制端相连，逻辑电路logic的输出端L4与开关S4的控制端相连，逻辑电路logic的输出端L5与开关S5的控制端相连，逻辑电路logic的输出端L6与开关S6的控制端相连，PMOS管M14的源极分别与开关S3的一端、开关S2的一端、开关S1的一端、PMOS管M18的源极以及外部电源VDD相连，PMOS管M14的栅极分别与PMOS管M14的漏极、跨导运算放大器Gm的反相输出端ICN、PMOS管M15的栅极、PMOS管M16的栅极、PMOS管M17的栅极以及PMOS管M18的栅极相连，开关S3的另一端与PMOS管M15的源极相连，开关S2的另一端与PMOS管M16的源极相连，开关S1的另一端与PMOS管M17的源极相连，PMOS管M15的漏极分别与PMOS管M16的漏极、PMOS管M17的漏极、PMOS管M18的漏极以及PMOS管M19的源极相连，NMOS管M21的栅极分别与NMOS管M21的漏极、跨导运算放大器Gm的同相输出端ICP、NMOS管M22的栅极、NMOS管M23的栅极、NMOS管M24的栅极以及NMOS管M25的栅极相连，NMOS管M21的源极分别与开关S6的一端、开关S5的一端、开关S4的一端、NMOS管M25的源极、电容C3的一端以及外部地GND相连，NMOS管M22的漏极分别与NMOS管M23的漏极、NMOS管M24的漏极、NMOS管M25的漏极以及NMOS管M20的源极相连，NMOS管M22的源极与开关S6的另一端相连，NMOS管M23的源极与开关S5的另一端相连，NMOS管M24的源极与开关S4的另一端相连，PMOS管M19的栅极分别与NMOS管M20的栅极以及外部输入时钟信号CLK_IN相连，PMOS管M19的漏极分别与NMOS管M20的漏极、电容C3的另一端以及反相器INV的输入端相连，反相器INV的输出端与时钟缓冲器buf的输入端相连，时钟缓冲器buf的输出端分别与单转互补信号电路STC的信号输入端以及电路输出端CLK_OUT相连。

6.根据权利要求5所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比调整电路(2)中，跨导运算放大器Gm提供的电流通过PMOS管M14为PMOS管M15、PMOS管M16、PMOS管M17以及PMOS管M18提供偏置电压并控制时钟信号的上升沿时间，跨导运算放大器Gm提供的电流通过NMOS管M21为NMOS管M22、NMOS管M23、NMOS管M24以及NMOS管M25提供偏置电压并控制时钟信号的下降沿时间；开关S1～开关S6控制各自支路工作状态，进而控制电容C3的充放电时间，校准时钟的占空比。

7.根据权利要求5或6所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比调整电路(2)中，PMOS管M17与PMOS管M18具有相同的沟道宽长比，PMOS管M16的沟道宽长比是PMOS管M18的β₁倍，PMOS管M15的沟道宽长比是PMOS管M18的β₂倍，NMOS管M24与NMOS管M25具有相同的沟道宽长比，NMOS管M23的沟道宽长比是NMOS管M25的β₁倍，NMOS管M22的沟道宽长比是NMOS管M25的β₂倍，PMOS管M18的漏极电流为I_UP，NMOS管M25的漏极电流为I_DOWN，开关S1～开关S3使得PMOS管M19的漏极电流是PMOS管M18漏极电流的K_p倍，开关S4～开关S6使得NMOS管M20的漏极电流是NMOS管M25的K_n倍，其中K_p为1≤K_p≤2+β₁+β₂，K_n为1≤K_n≤2+β₁+β₂，PMOS管M19、NMOS管M20支路相关MOS管组成的逻辑电路的翻转电压为0.5V_DD，其中V_DD是外部电源VDD的电压，则时钟信号的校准值

等于输入时钟信号的偏移量

其中m为时钟纠正后输出时钟的占空比且m＝50％，C₃为电容C3的容值；当外部电源VDD电压与电容C3的容值为定值时，能根据输入时钟的周期T以及占空比N获得输入时钟信号的偏移量，同时通过所述时钟占空比检测电路(1)与所述时钟占空比调整电路(2)的跨导运算放大器Gm控制电流I_DOWN和电流I_UP以及通过所述时钟占空比调整电路(2)的逻辑电路logic调节K_n和K_p，使得时钟信号的校准值达到输入时钟信号的偏移量，从而输入时钟信号的占空比被有效地校准。

8.根据权利要求5或6所述的一种高频时钟占空比校准电路，其特征在于，所述时钟占空比调整电路(2)中，开关S1～开关S3控制PMOS管M19的漏极电流，开关S4～开关S6控制NMOS管M20的漏极电流，进而控制输出时钟的上升沿的延时及下降沿的延时；控制开关S1～开关S6的工作状态能有效地提高输入时钟信号的占空比校准电路的检测范围，使得输入时钟信号的占空比偏移量在20％-80％范围内均可被校准。

Images