JP2015142273A - 信号処理回路及びａ／ｄ変換器 - Google Patents

Abstract

【課題】低消費電力な信号処理回路及びＡ／Ｄ変換器を提供する。【解決手段】本実施形態に係る信号処理回路は、整流手段と、保持手段と、制御手段と、設定手段と、を備える。整流手段は、同相電圧に信号電圧が重畳された入力電圧を整流し、整流電圧を生成する。保持手段は、任意の電圧を保持し、保持している電圧を出力する。制御手段は、整流手段により生成された整流電圧に応じた電圧を保持するように保持手段を制御する。設定手段は、保持手段により保持された保持電圧を所定の時間間隔で所定の電圧に設定する。【選択図】図１

Description

本発明の実施形態は、信号処理回路及びＡ／Ｄ変換器に関する。

パイプライン型Ａ／Ｄ変換器は、高速・高分解能を両立可能なアーキテクチャとして、多くのＬＳＩ製品に採用されている。パイプライン型Ａ／Ｄ変換器は、１ビットのＡ／Ｄ変換を行うステージを複数接続することにより構成されている。標本化されたアナログ信号は、パイプライン動作によって、各ステージで１ビットずつＡ／Ｄ変換される。従来、各ステージにおけるＡ／Ｄ変換を行うために、演算増幅器が利用されていた。

近年、各ステージにおいて、演算増幅器のかわりに比較器を利用することにより、パイプライン型Ａ／Ｄ変換器の消費電力を削減する技術が提案されている。しかしながら、比較器を利用した上記従来の技術では、Ａ／Ｄ変換のために利用される信号処理回路において、Ａ／Ｄ変換のたびに容量素子を充放電する必要があったため、消費電力を十分に削減することが困難であった。

John K. Fiorenza, et.al., "Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies",JSSC 2006

低消費電力な信号処理回路及びＡ／Ｄ変換器を提供する。

本実施形態に係る信号処理回路は、整流手段と、保持手段と、制御手段と、設定手段と、を備える。整流手段は、同相電圧に信号電圧が重畳された入力電圧を整流し、整流電圧を生成する。保持手段は、任意の電圧を保持し、保持している電圧を出力する。制御手段は、整流手段により生成された整流電圧に応じた電圧を保持するように保持手段を制御する。設定手段は、保持手段に保持された保持電圧を所定の時間間隔で所定の電圧に設定する。

第１実施形態に係る信号処理回路の機能構成を示すブロック図。 第１実施形態に係る信号処理回路の構成の一例を示す回路図。 図２の緩衝増幅部の構成の他の例を示す回路図。 第１実施形態に係る信号処理回路の動作を説明する説明図。 第１実施形態に係る信号処理回路の動作を説明する説明図。 従来の信号処理回路の構成の一例を示す回路図。 従来の信号処理回路の動作を説明する説明図。 従来の信号処理回路の動作を説明する説明図。 第１実施形態に係る信号処理回路の機能構成の他の例を示すブロック図。 第１実施形態に係る信号処理回路の機能構成の他の例を示すブロック図。 図９の復元部の構成の一例を示す回路図。 第１実施形態に係る信号処理回路の機能構成の他の例を示すブロック図。 第２実施形態に係る信号処理回路の機能構成を示すブロック図。 第２実施形態に係る信号処理回路の構成の一例を示す回路図。 第２実施形態に係る信号処理回路の構成の他の例を示す回路図。 第３実施形態にかかる信号処理回路の構成の一例を示す回路図。

以下、信号処理回路及びＡ／Ｄ変換器の実施形態について図面を参照して説明する。

（第１実施形態）
まず、第１実施形態に係る信号処理回路について、図１〜図１２を参照して説明する。ここで、図１は、本実施形態に係る信号処理回路の機能構成を示すブロック図である。また、図２は、本実施形態に係る信号処理回路の構成の一例を示す回路図である。図１に示すように、本実施形態に係る信号処理回路は、入力電圧Ｖ_ＩＮから整流電圧Ｖ_Ａを生成する信号切替部１０と、任意の電圧を保持する負荷部３０と、整流電圧Ｖ_Ａに基づいて負荷部３０に保持された保持電圧Ｖ_Ｃを制御する緩衝増幅部２０と、保持電圧Ｖ_Ｃを所定の電圧に設定するリセット部４０とを備える。

信号切替部１０（整流手段）は、入力電圧Ｖ_ＩＮを入力される。入力電圧Ｖ_ＩＮは、同相電圧Ｖ_ＣＭに信号電圧Ｖ_ＳＩＧが重畳された信号である（Ｖ_ＩＮ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧ）。同相電圧Ｖ_ＣＭは入力電圧Ｖ_ＩＮの直流成分であり、信号電圧Ｖ_ＳＩＧは入力電圧Ｖ_ＩＮの交流成分である。入力電圧Ｖ_ＩＮとして、例えば、標本化されたアナログ信号（電圧）が挙げられる。

信号切替部１０は、入力電圧Ｖ_ＩＮを整流することにより、同相電圧Ｖ_ＣＭ以上の整流電圧Ｖ_Ａを生成する。より詳細には、信号切替部１０は、同相電圧Ｖ_ＣＭ以上の入力電圧Ｖ_ＩＮをそのまま出力する。また、信号切替部１０は、同相電圧Ｖ_ＣＭより低い入力電圧Ｖ_ＩＮを、同相電圧Ｖ_ＣＭに信号電圧Ｖ_ＳＩＧの絶対値｜Ｖ_ＳＩＧ｜を加算した電圧に変換して出力する。これにより、信号切替部１０からは同相電圧Ｖ_ＣＭ以上の整流電圧Ｖ_Ａが出力される。すなわち、Ｖ_ＳＩＧ≧０の場合、整流電圧Ｖ_Ａは、Ｖ_Ａ＝Ｖ_ＩＮ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧとなり、Ｖ_ＳＩＧ＜０の場合、整流電圧Ｖ_Ａは、Ｖ_Ａ＝Ｖ_ＣＭ−Ｖ_ＳＩＧとなる。したがって、信号切替部１０により生成される整流電圧Ｖ_Ａは、同相電圧Ｖ_ＣＭに信号電圧Ｖ_ＳＩＧの絶対値を加算した電圧となる（Ｖ_Ａ＝Ｖ_ＣＭ＋｜Ｖ_ＳＩＧ｜）。

図２に示すように、信号切替部１０は、入力端子１１，１２と、増幅器１３と、減算回路１４と、スイッチ１５，１６と、比較部１７とを備える。入力端子１１からは、入力電圧Ｖ_ＩＮが入力される。入力端子１２からは、同相電圧Ｖ_ＣＭが入力される。

増幅器１３は、入力端子１２と接続されている。増幅器１３は、入力端子１２から入力された同相電圧Ｖ_ＣＭを２倍に増幅して出力する。

減算回路１４は、入力端子１１と接続され、入力電圧Ｖ_ＩＮを入力される。また、減算回路１４は、増幅器１３の出力側と接続され、２倍に増幅された同相電圧Ｖ_ＣＭを入力される。減算回路１４は、２倍に増幅された同相電圧Ｖ_ＣＭから入力電圧Ｖ_ＩＮを減算して出力する。したがって、減算回路１４が出力する電圧は、２Ｖ_ＣＭ−Ｖ_ＩＮ＝Ｖ_ＣＭ−Ｖ_ＳＩＧとなる。

スイッチ１５（第１のスイッチ）は、入力端子１１と緩衝増幅器２０との間を接続又は開放する。スイッチ１６（第２のスイッチ）は、減算回路１４と緩衝増幅器２０との間を接続又は開放する。

比較部１７は、入力端子１１，１２と接続され、入力電圧Ｖ_ＩＮ及び同相電圧Ｖ_ＣＭをそれぞれ入力される。比較部１７は、入力電圧Ｖ_ＩＮと同相電圧Ｖ_ＣＭとの大きさを比較し、比較結果に基づいて、スイッチ１５，１６の開閉を制御する。

具体的には、比較部１７は、入力電圧Ｖ_ＩＮが同相電圧Ｖ_ＣＭ以上の場合（Ｖ_ＩＮ≧Ｖ_ＣＭ）、スイッチ１５をＯＮにし、スイッチ１６をＯＦＦにする。これにより、信号切替部１０から出力される整流電圧Ｖ_Ａは、入力電圧Ｖ_ＩＮとなる（Ｖ_Ａ＝Ｖ_ＩＮ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧ）。また、比較部１７は、入力電圧Ｖ_ＩＮが同相電圧Ｖ_ＣＭより低い場合（Ｖ_ＩＮ＜Ｖ_ＣＭ）、スイッチ１５をＯＦＦにし、スイッチ１６をＯＮにする。これにより、信号切替部１０から出力される整流電圧Ｖ_Ａは、減算回路１４から出力される電圧となる（Ｖ_Ａ＝Ｖ_ＣＭ−Ｖ_ＳＩＧ）。

比較部１７は、入力電圧Ｖ_ＩＮと同相電圧Ｖ_ＣＭとの比較結果、すなわち入力電圧Ｖ_ＩＮと同相電圧Ｖ_ＣＭとの大小関係を示す信号Ｄ_ＯＵＴを出力する。比較部１７から出力された信号Ｄ_ＯＵＴは、例えば１ビットのデジタル信号であり、後述する復元部に入力される。このような比較部１７として、比較器を利用することができる。

なお、以上の説明において、信号切替部１０は、同相電圧Ｖ_ＣＭ以上の整流電圧Ｖ_Ａを生成したが、同相電圧Ｖ_ＣＭ以下の整流電圧Ｖ_Ａを生成してもよい。同相電圧Ｖ_ＣＭ以下の整流電圧Ｖ_Ａを生成する場合には、信号切替部１０は、同相電圧Ｖ_ＣＭ以下の入力電圧Ｖ_ＩＮをそのまま出力する。また、信号切替部１０は、同相電圧Ｖ_ＣＭより高い入力電圧Ｖ_ＩＮを、同相電圧Ｖ_ＣＭから信号電圧Ｖ_ＳＩＧの絶対値｜Ｖ_ＳＩＧ｜を減算した電圧に変換して出力する。これにより、信号切替部１０からは同相電圧Ｖ_ＣＭ以下の整流電圧Ｖ_Ａが出力される。

すなわち、Ｖ_ＳＩＧ＜０の場合、整流電圧Ｖ_Ａは、Ｖ_Ａ＝Ｖ_ＩＮ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧとなり、Ｖ_ＳＩＧ≧０の場合、整流電圧Ｖ_Ａは、Ｖ_Ａ＝Ｖ_ＣＭ−Ｖ_ＳＩＧとなる。したがって、信号切替部１０により生成される整流電圧Ｖ_Ａは、同相電圧Ｖ_ＣＭから信号電圧Ｖ_ＳＩＧの絶対値を減算した電圧となる（Ｖ_Ａ＝Ｖ_ＣＭ−｜Ｖ_ＳＩＧ｜）。図２の信号処理部１０の構成において、比較部１７によるスイッチ１５，１６の開閉制御を逆にすることにより、このような整流電圧Ｖ_Ａを生成することができる。

負荷部３０（保持手段）は、任意の電圧を保持する手段である。図２に示すように、負荷部３０は、容量素子３１を含んで構成される。容量素子３１は、任意のインピーダンスを有し、グラウンド電圧から電源電圧Ｖ_ＤＤまでの間の任意の電圧を保持することができる。容量素子３１の電源側（出力側）は、緩衝増幅部２０と、リセット部４０と、信号処理回路の出力電圧Ｖ_ＯＵＴが出力される出力端子５０と接続されている。したがって、負荷部３０に保持された保持電圧Ｖ_Ｃは、出力端子５０から出力される。すなわち、保持電圧Ｖ_Ｃは出力電圧Ｖ_ＯＵＴと一致する（Ｖ_Ｃ＝Ｖ_ＯＵＴ）。

緩衝増幅部２０（制御手段）は、信号切替部１０と負荷部３０との間に接続されている。緩衝増幅部２０は、信号切替部１０から整流電圧Ｖ_Ａを入力され、整流電圧Ｖ_Ａに基づいて、保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなるように負荷部３０を制御する。図２に示すように、緩衝増幅部２０は、電流源２１と、スイッチ２２と、比較器２３とを備える。

電流源２１は、容量素子３１の電源側（出力側）に、容量素子３１に所定の電流Ｉを供給可能なように接続されている。スイッチ２２（第４のスイッチ）は、電流源２１と容量素子３１との間に設けられ、電流源２１と容量素子３１との間を接続又は開放する。

比較器２３は、信号切替部１０から整流電圧Ｖ_Ａを入力される。また、負荷部３０から保持電圧Ｖ_Ｃを入力される。比較器２３は、整流電圧Ｖ_Ａと保持電圧Ｖ_Ｃとの大きさを比較し、比較結果に基づいて制御信号φ_１を出力し、スイッチ２２の開閉を制御する。

具体的には、比較器２３は、整流電圧Ｖ_Ａが保持電圧Ｖ_Ｃより高い場合（Ｖ_Ａ＞Ｖ_Ｃ）、スイッチ２２をＯＮにする。これにより、電流源２１から容量素子３１に電流Ｉが供給され、容量素子３１が充電される。したがって、保持電圧Ｖ_Ｃは上昇する。また、比較器２３は、整流電圧Ｖ_Ａが保持電圧Ｖ_Ｃ以下の場合（Ｖ_Ａ≦Ｖ_Ｃ）、スイッチ２２をＯＦＦにする。これにより、電流源２１が開放され、容量素子３１の充電が終了する。

すなわち、緩衝増幅部２０は、整流電圧Ｖ_Ａが保持電圧Ｖ_Ｃより高い場合、容量素子３１を充電することにより保持電圧Ｖ_Ｃを上昇させ、保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなると充電を終了する。これにより、緩衝増幅部２０は、保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなるように制御することができる。

なお、以上の説明において、緩衝増幅部２０は、負荷部３０に電流Ｉを供給することによって保持電圧Ｖ_Ｃを上昇させる電流供給型の緩衝増幅部であったが、負荷部３０から電流Ｉを引き込むことにより保持電圧Ｖ_Ｃを低下させる電流引き込み型の緩衝増幅部であってもよい。この場合、図３に示すように、電流源２１は、容量素子３１のグラウンド側に、容量素子３１から所定の電流Ｉを引き込み可能なように接続される。

図３の比較器２３は、整流電圧Ｖ_Ａが保持電圧Ｖ_Ｃより低い場合（Ｖ_Ａ＜Ｖ_Ｃ）、スイッチ２２をＯＮにする。これにより、電流源２１によって容量素子３１から電流Ｉが引き込まれ、容量素子３１は放電される。したがって、保持電圧Ｖ_Ｃは低下する。また、比較器２３は、整流電圧Ｖ_Ａが保持電圧Ｖ_Ｃ以上の場合（Ｖ_Ａ≧Ｖ_Ｃ）、スイッチ２２をＯＦＦにする。これにより、電流源２１が開放され、容量素子３１の放電が終了する。

すなわち、図３の緩衝増幅部２０は、整流電圧Ｖ_Ａが保持電圧Ｖ_Ｃより低い場合、容量素子３１に放電させることにより保持電圧Ｖ_Ｃを低下させ、保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなると放電を終了する。これにより、緩衝増幅部２０は、保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなるように制御することができる。

なお、出力端子５０と、保持電圧Ｖ_Ｃが入力される比較器２３の入力端子との間に、任意の帰還素子を設けてもよい。これにより、本実施形態に係る信号処理回路に、一般的なフィードバック回路と同様の信号処理を追加することができる。

リセット部４０（設定手段）は、負荷部３０の保持電圧Ｖ_Ｃを所定のリセット電圧Ｖ_Ｒに設定する。リセット電圧Ｖ_Ｒは、整流電圧Ｖ_Ａが同相電圧Ｖ_ＣＭ以上の場合、同相電圧Ｖ_ＣＭ以下の任意の電圧とすることが可能である。この場合、リセット電圧Ｖ_Ｒは、同相電圧Ｖ_ＣＭか、あるいは同相電圧Ｖ_ＣＭよりわずかに低い電圧とされるのが好ましい。リセット部４０は、図２に示すように、電圧源４１と、スイッチ４２とを備える。

電圧源４１は、容量素子３１の電源側（出力側）に、リセット電圧Ｖ_Ｒを供給可能なように接続されている。スイッチ４２（第３のスイッチ）は、電圧源４１と容量素子３１との間に設けられ、電圧源４１と容量素子３１との間を接続又は開放する。スイッチ４２は、外部から入力される制御信号φ_２によって、所定の時間間隔で開閉するように制御される。

スイッチ４２がオンの場合、容量素子３１の出力側と電圧源４１とが接続され、保持電圧Ｖ_Ｃがリセット電圧Ｖ_Ｒに設定される。一方、スイッチ４２がオフの場合、電圧源４１は開放され、保持電圧Ｖ_Ｃは、緩衝増幅部２０により整流電圧Ｖ_Ａと等しくなるように制御される。

なお、リセット電圧Ｖ_Ｒは、整流電圧Ｖ_Ａが同相電圧Ｖ_ＣＭ以下の場合、同相電圧Ｖ_ＣＭ以上の任意の電圧とすることが可能である。この場合、リセット電圧Ｖ_Ｒは、同相電圧Ｖ_ＣＭか、あるいは同相電圧Ｖ_ＣＭよりわずかに高い電圧とされるのが好ましい。

次に、本実施形態に係る信号処理回路の動作について、図４〜図１２を参照して説明する。以下では、信号処理回路はパイプライン型Ａ／Ｄ変換器の各ステージに適用されており、信号切替部１０は、整流電圧Ｖ_Ａが同相電圧Ｖ_ＣＭ以上の電圧となるように入力電圧Ｖ_ＩＮを整流するものとする。また、入力電圧Ｖ_ＩＮは、標本化されたアナログ信号であり、同相電圧Ｖ_ＣＭに信号電圧Ｖ_ＳＩＧが重畳された電圧であるものとする。

Ａ／Ｄ変換器にアナログ信号が入力されると、アナログ信号は、所定のサンプリング間隔で標本化される。ここで、図４（Ａ）における破線はアナログ信号を示し、実線は標本化されたアナログ信号を示す。図４（Ａ）に示すように、標本化されたアナログ信号は、サンプリング間隔で変化する離散的な電圧となる。この電圧が、入力電圧Ｖ_ＩＮとして信号処理回路に入力される。

信号切替部１０は、入力電圧Ｖ_ＩＮを整流し、整流電圧Ｖ_Ａを生成する。信号切替部１０により生成された整流電圧Ｖ_Ａは、緩衝増幅部２０に入力される。ここで、図４（Ｂ）における破線は入力電圧Ｖ_ＩＮを示し、実線は整流電圧Ｖ_Ａを示す。上述の通り、信号切替部１０は、整流電圧Ｖ_Ａが同相電圧Ｖ_ＣＭ以上の電圧となるように整流する。このため、図４（Ｂ）に示すように、同相電圧Ｖ_ＣＭより低い入力電圧Ｖ_ＩＮは、同相電圧Ｖ_ＣＭを基準にして反転した電圧に変換されている（Ｖ_Ａ＝Ｖ_ＣＭ＋｜Ｖ_ＳＩＧ｜）。

また、この際、信号切替部１０の比較部１７は、入力電圧Ｖ_ＩＮと同相電圧Ｖ_ＣＭとの大小関係を示す信号Ｄ_ＯＵＴを出力する。図２（Ｃ）において、信号Ｄ_ＯＵＴは、１ビットのデジタル信号である。比較部１７は、Ｖ_ＩＮ≧Ｖ_ＣＭの場合にＨＩＧＨを、Ｖ_ＩＮ＜Ｖ_ＣＭの場合にＬＯＷを出力する。この信号Ｄ_ＯＵＴを利用した入力電圧Ｖ_ＩＮの復元処理については後述する。

緩衝増幅部２０は、入力された整流電圧Ｖ_Ａに基づいて、負荷部３０の保持電圧Ｖ_Ｃを、整流電圧Ｖ_Ａと等しくなるように制御する。また、リセット部４０は、所定の時間間隔で負荷部３０の保持電圧Ｖ_Ｃをリセット電圧Ｖ_Ｒに設定する。そして、負荷部３０の保持電圧Ｖ_Ｃは、出力電圧Ｖ_ＯＵＴとして出力される。

このような動作により、信号処理回路からは、整流電圧Ｖ_Ａに対して、図４（Ｄ）に示すような出力電圧Ｖ_ＯＵＴが出力される。図４（Ｄ）における破線は整流電圧Ｖ_Ａを示し、実線は出力電圧Ｖ_ＯＵＴを示す。図４（Ｄ）において、リセット電圧Ｖ_Ｒは同相電圧Ｖ_ＣＭである。上述の通り、リセット電圧Ｖ_Ｒは、同相電圧Ｖ_ＣＭ以下の任意の電圧とすることができる。信号処理回路の出力電圧Ｖ_ＯＵＴは、パイプライン型Ａ／Ｄ変換器に設けられた次のステージに入力される。

ここで、信号処理回路に入力電圧Ｖ_ＩＮが入力されてから、次の入力電圧Ｖ_ＩＮが入力されるまでの１サイクルの間の緩衝増幅器２０、負荷部３０、及びリセット部４０の動作について、図５を参照して詳細に説明する。図５（Ａ）は、図４（Ｄ）の部分拡大図であり、入力電圧Ｖ_ＩＮが入力されてから次の入力電圧Ｖ_ＩＮが入力されるまでの出力電圧Ｖ_ＯＵＴ（保持電圧Ｖ_Ｃ）の変化を拡大して示している。図５（Ｂ）は、図５（Ａ）の各タイミングにおける制御信号φ_１，φ_２の状態を示している。

図５（Ａ）に示すように、入力電圧Ｖ_ＩＮが入力されてから次の入力電圧Ｖ_ＩＮが入力されるまでの１サイクルの期間は、増幅フェーズと、保持フェーズと、リセットフェーズとからなる。増幅フェーズは、入力電圧Ｖ_ＩＮが入力されてから、出力電圧Ｖ_ＯＵＴが整流電圧Ｖ_Ａと等しくなるまでの期間である。保持フェーズは、出力電圧Ｖ_ＯＵＴが、整流電圧Ｖ_Ａと等しくなってから、リセット電圧Ｖ_Ｒ（＝Ｖ_ＣＭ）に設定されるまでの期間である。リセットフェーズは、出力電圧Ｖ_ＯＵＴが、リセット電圧Ｖ_Ｒに設定されてから、次の入力電圧Ｖ_ＩＮが入力されるまでの期間である。

まず、増幅フェーズについて説明する。入力電圧Ｖ_ＩＮが信号処理回路に入力されると、信号切替部１０により整流電圧Ｖ_Ａが生成され、整流電圧Ｖ_Ａが緩衝増幅部２０に入力される。図５（Ｂ）に示すように、増幅フェーズにおいて、制御信号φ_１はオンであり、制御信号φ_２はオフである。すなわち、緩衝増幅部２０のスイッチ２２はオンであり、リセット部４０のスイッチ４２はオフである。

これにより、緩衝増幅部２０は、電流源２１から電流Ｉを容量素子３１に供給し、保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなるように制御する。保持電圧Ｖ_Ｃが整流電圧Ｖ_Ａと等しくなると、比較器２３は制御信号φ_１をオフにし、スイッチ２２をオフにする。これにより、増幅フェーズにおいて、出力電圧Ｖ_ＯＵＴは、リセット電圧Ｖ_Ｒから整流電圧Ｖ_Ａまで上昇する。

次に、保持フェーズについて説明する。保持フェーズにおいて、制御信号φ_１，φ_２はいずれもオフである。すなわち、緩衝増幅部２０のスイッチ２２及びリセット部４０のスイッチ４２はオフである。したがって、保持部３０は、増幅フェーズにおいて制御された保持電圧Ｖ_Ｃ（＝Ｖ_Ａ）を保持する。これにより、保持フェーズの間、出力電圧Ｖ_ＯＵＴとして整流電圧Ｖ_Ａが出力される。

さらに、リセットフェーズについて説明する。入力電圧Ｖ_ＩＮが信号処理回路に入力されてから所定時間後、制御信号φ_２がオンになる。前記所定時間は、制御信号φ_１がオフになった後に制御信号φ_２がオンになるように設定されるため、保持フェーズにおいて、制御信号φ_１はオフであり、制御信号φ_２はオンである。すなわち、緩衝増幅部２０のスイッチ２２はオフであり、リセット部４０のスイッチ４２はオンである。したがって、保持部３０の保持電圧Ｖ_Ｃは、リセット電圧Ｖ_Ｒに設定される。これにより、リセットフェーズの間、出力電圧Ｖ_ＯＵＴとしてリセット電圧Ｖ_Ｒが出力される。

制御信号φ_２がオンになってから所定時間後、制御信号φ_２はオフになる。制御信号φ_２がオフになるタイミングは、次の入力電圧Ｖ_ＩＮが信号処理回路に入力されるタイミングと同期している。制御信号φ_２がオフになると、再び上述の増幅フェーズが開始される。すなわち、増幅フェーズの開始時点において、保持電圧Ｖ_Ｃはリセット電圧Ｖ_Ｒに設定されている。

以上のサイクルを繰り返すことにより、信号処理回路は、図４（Ｄ）に示したような出力電圧Ｖ_ＯＵＴを出力する。この際、信号処理回路では、容量素子３１をリセット電圧Ｖ_Ｒから整流電圧Ｖ_Ａまで充電するために電流が消費される。リセット電圧Ｖ_Ｒを同相電圧Ｖ_ＣＭ、電流源２１の電流値をＩ、信号電圧をＶ_ＳＩＧ、増幅フェーズの時間をＴ_Ａとすると、容量素子３１の充電電圧は下記のようになる。

１サイクルあたりの最大の消費電流は、信号電圧Ｖ_ＳＩＧの最大振幅をＶ_{ＳＩＧＭＡＸ}（＝ｍａｘ｜Ｖ_ＳＩＧ｜）とすると、Ｉ＝ｍａｘ（Ｃ×（Ｖ_ＩＮ−Ｖ_ＣＭ））／Ｔ＝Ｃ×Ｖ_{ＳＩＧＭＡＸ}／Ｔ_Ａとなる。

これに対して、図６に示す従来の信号処理回路は、本実施形態における信号切替部１０を備えない。したがって、緩衝増幅部２０には、図７（Ａ）に示すような入力電圧Ｖ_ＩＮが入力される。この入力電圧Ｖ_ＩＮは、最小値がＶ_ＣＭ−Ｖ_{ＳＩＧＭＡＸ}となり、最大値がＶ_ＣＭ−Ｖ_{ＳＩＧＭＡＸ}となる。このような信号処理回路では、リセット部４０のリセット電圧は、図７（Ｂ）に示すように、Ｖ_ＣＭ−Ｖ_{ＳＩＧＭＡＸ}以下の電圧Ｖ_Ｂに設定される（Ｖ_Ｂ≦Ｖ_ＣＭ−Ｖ_{ＳＩＧＭＡＸ}）。リセット電圧Ｖ_ＢがＶ_ＣＭ−Ｖ_{ＳＩＧＭＡＸ}である場合、１サイクルあたりの最大の消費電流は、Ｉ＝ｍａｘ（Ｃ×（Ｖ_ＩＮ−Ｖ_Ｂ））／Ｔ_Ａ＝２×Ｃ×Ｖ_{ＳＩＧＭＡＸ}／Ｔ_Ａとなる。

以上説明したとおり、本実施形態に係る信号処理回路は、従来の信号処理回路と比較して、容量素子３１に充放電する際の消費電力が低減されている。例えば、最大消費電流は、上述の通り従来の信号処理回路の約半分となる。したがって、本実施形態によれば、信号処理回路の消費電力を削減することができる。また、比較器２３のダイナミックレンジを低減することができるため、製造プロセスの微細化に伴う低電圧可にも容易に対応することができる。

なお、本実施形態に係る信号処理回路は、図９に示すように、標本化部６０（標本化手段）を備えてもよい。標本化部６０は、信号切替部１０の入力側に設けられ、アナログ信号を入力される。標本化部６０は、アナログ信号を所定のサンプリング間隔で標本化する。標本化部６０により標本化されたアナログ信号は、入力電圧Ｖ_ＩＮとして信号切替部１０に入力される。

また、本実施形態に係る信号処理回路は、図１０に示すように、復元部７０（復元手段）を備えてもよい。復元部７０は、負荷部３０の出力側に設けられ、負荷部３０から保持電圧Ｖ_Ｃを入力され、信号切替部１０からデジタル信号Ｄ_ＯＵＴを入力される。復元部７０は、デジタル信号Ｄ_ＯＵＴに基づいて、保持電圧Ｖ_Ｃから入力電圧Ｖ_ＩＮを復元する。

例えば、信号切替部１０により生成された整流電圧Ｖ_Ａが、Ｖ_Ａ＝Ｖ_ＣＭ＋｜Ｖ_ＳＩＧ｜の場合、復元部７０は、Ｖ_ＩＮ≧Ｖ_ＣＭを示すデジタル信号Ｄ_ＯＵＴを入力されると、保持電圧Ｖ_ＣをそのままＶ_ＯＵＴとして出力する（Ｖ_ＯＵＴ＝Ｖ_ＣＭ＋｜Ｖ_ＳＩＧ｜）。一方、復元部７０は、Ｖ_ＩＮ＜Ｖ_ＣＭを示すデジタル信号Ｄ_ＯＵＴを入力されると、保持電圧Ｖ_Ｃを同相電圧Ｖ_ＣＭに対して反転させ、出力電圧Ｖ_ＯＵＴとして出力する（Ｖ_ＯＵＴ＝Ｖ_ＣＭ−｜Ｖ_ＳＩＧ｜）。これにより、入力電圧Ｖ_ＩＮが復元される。

復元部７０は、図１１に示すように、同相電圧Ｖ_ＣＭを２倍に増幅する増幅器７１と、増幅器７１の出力から保持電圧Ｖ_Ｃを減算する減算回路７２と、スイッチ７３，７４とにより構成することができる。スイッチ７３，７３は、デジタル信号Ｄ_ＯＵＴにより制御される。Ｖ_ＩＮ≧Ｖ_ＣＭを示すデジタル信号Ｄ_ＯＵＴ（ＨＩＧＨ）入力されると、スイッチ７３がオンになり、Ｖ_ＩＮ＜Ｖ_ＣＭを示すデジタル信号Ｄ_ＯＵＴ（ＬＯＷ）を入力されると、スイッチ７４がオンになる。このような構成により、入力電圧Ｖ_ＩＮを復元することができる。

また、本実施形態に係る信号処理回路は、図１２に示すように、信号処理部８０（信号処理手段）を備えてもよい。信号処理部８０は、信号切替部１０の入力側に設けられる。信号処理部８０は、入力された信号（電圧）に加算、減算、微分、積分などの任意の信号処理を施し、信号処理を施した電圧を、入力電圧Ｖ_ＩＮとして信号切替部１０に入力する。信号処理部８０として、加算回路、減算回路、微分回路、積分回路などを利用することができる。

（第２実施形態）
次に、第２実施形態に係る信号処理回路について、図１３〜図１５を参照して説明する。ここで、図１３は、本実施形態に係る信号処理回路の機能構成を示すブロック図である。また、図１４は、本実施形態に係る信号処理回路の構成の一例を示す回路図である。図１３に示すように、本実施形態に係る信号処理回路は、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭから整流電圧Ｖ_ＡＰ，Ｖ_ＡＭを生成する差動信号切替部１０Ａと、任意の電圧を保持する負荷部３０Ａ,３０Ｂと、整流電圧Ｖ_ＡＰ，Ｖ_ＡＭに基づいて負荷部３０Ａ，３０Ｂに保持された保持電圧Ｖ_ＣＰ，Ｖ_ＣＭを制御する緩衝増幅部２０Ａ，２０Ｂと、保持電圧Ｖ_ＣＰ，Ｖ_ＣＭを所定の電圧に設定するリセット部４０とを備える。

差動信号切替部１０Ａ（差動整流手段）は、入力電圧Ｖ_ＩＮＰ（第１の入力電圧）と入力電圧Ｖ_ＩＮＭ（第２の入力電圧）とを差動入力される。入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭは、同相電圧Ｖ_ＣＭに逆位相の信号電圧Ｖ_ＳＩＧが重畳された信号である（Ｖ_ＩＮＰ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧ，Ｖ_ＩＮＭ＝Ｖ_ＣＭ−Ｖ_ＳＩＧ）。同相電圧Ｖ_ＣＭは入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭの直流成分であり、信号電圧Ｖ_ＳＩＧは入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭの交流成分である。入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭとして、例えば、標本化されたアナログ信号（電圧）が挙げられる。

差動信号切替部１０Ａは、入力電圧Ｖ_ＩＮＰを整流することにより整流電圧Ｖ_ＡＰ（第１の整流電圧）を生成する。また、差動信号切替部１０Ａは、入力電圧Ｖ_ＩＮＭを整流することにより整流電圧Ｖ_ＡＭ（第２の整流電圧）を生成する。より詳細には、差動信号切替部１０Ａは、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭのうち、同相電圧Ｖ_ＣＭ以上の電圧を整流電圧Ｖ_ＡＰとしてそのまま出力する。これにより、差動信号切替部１０Ａからは同相電圧Ｖ_ＣＭ以上の整流電圧Ｖ_ＡＰが出力される。すなわち、Ｖ_ＳＩＧ≧０の場合、整流電圧Ｖ_ＡＰは、Ｖ_ＡＰ＝Ｖ_ＩＮＰ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧとなり、Ｖ_ＳＩＧ＜０の場合、整流電圧Ｖ_ＡＰは、Ｖ_ＡＰ＝Ｖ_ＩＮＭ＝Ｖ_ＣＭ−Ｖ_ＳＩＧとなる。したがって、差動信号切替部１０Ａにより生成される整流電圧Ｖ_ＡＰは、同相電圧Ｖ_ＣＭに信号電圧Ｖ_ＳＩＧの絶対値を加算した電圧となる（Ｖ_ＡＰ＝Ｖ_ＣＭ＋｜Ｖ_ＳＩＧ｜）。

同様に、差動信号切替部１０Ａは、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭを整流することにより、同相電圧Ｖ_ＣＭ以下の整流電圧Ｖ_ＡＭを生成する。より詳細には、差動信号切替部１０Ａは、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭのうち、同相電圧Ｖ_ＣＭ以下の電圧を整流電圧Ｖ_ＡＭとしてそのまま出力する。これにより、差動信号切替部１０Ａからは同相電圧Ｖ_ＣＭ以下の整流電圧Ｖ_ＡＭが出力される。すなわち、Ｖ_ＳＩＧ≧０の場合、整流電圧Ｖ_ＡＭは、Ｖ_ＡＭ＝Ｖ_ＩＮＭ＝Ｖ_ＣＭ−Ｖ_ＳＩＧとなり、Ｖ_ＳＩＧ＜０の場合、整流電圧Ｖ_ＡＭは、Ｖ_ＡＭ＝Ｖ_ＩＮＰ＝Ｖ_ＣＭ＋Ｖ_ＳＩＧとなる。したがって、差動信号切替部１０Ａにより生成される整流電圧Ｖ_ＡＭは、同相電圧Ｖ_ＣＭから信号電圧Ｖ_ＳＩＧの絶対値を減算した電圧となる（Ｖ_ＡＭ＝Ｖ_ＣＭ−｜Ｖ_ＳＩＧ｜）。

図１４に示すように、差動信号切替部１０Ａは、入力端子１１Ａ，１２Ａと、スイッチ１５Ａ，１６Ａ，１８Ａ，１９Ａと、比較部１７Ａとを備える。入力端子１１Ａからは、入力電圧Ｖ_ＩＮＰが入力される。入力端子１２Ａからは、入力電圧Ｖ_ＩＮＭが入力される。

スイッチ１５Ａ（第６のスイッチ）は、入力端子１１Ａと緩衝増幅器２０Ａとの間に設けられ、入力端子１１Ａと緩衝増幅器２０Ａとの間を接続又は開放する。スイッチ１６Ａ（第７のスイッチ）は、入力端子１２Ａと緩衝増幅器２０Ａとの間に設けられ、入力端子１２Ａと緩衝増幅器２０Ａとの間を接続又は開放する。スイッチ１８Ａ（第８のスイッチ）は、入力端子１１Ａと緩衝増幅器２０Ｂとの間に設けられ、入力端子１１Ａと緩衝増幅器２０Ｂとの間を接続又は開放する。スイッチ１９Ａ（第９のスイッチ）は、入力端子１２Ｂと緩衝増幅器２０Ｂとの間に設けられ、入力端子１２Ｂと緩衝増幅器２０Ｂとの間を接続又は開放する。

比較部１７Ａは、入力端子１１Ａ，１２Ａと接続され、入力電圧Ｖ_ＩＮＰ及び入力電圧Ｖ_ＩＮＭをそれぞれ入力される。比較部１７Ａは、入力電圧Ｖ_ＩＮＰと入力電圧Ｖ_ＩＮＭとの大きさを比較し、比較結果に基づいて、スイッチ１５Ａ，１６Ａ,１８Ａ,１９Ａの開閉を制御する。

具体的には、比較部１７Ａは、入力電圧Ｖ_ＩＮＰが入力電圧Ｖ_ＩＮＭ以上の場合（Ｖ_ＩＮＰ≧Ｖ_ＩＮＭ）、スイッチ１５Ａ，１９ＡをＯＮにし、スイッチ１６Ａ，１８ＡをＯＦＦにする。これにより、差動信号切替部１０Ａから出力される整流電圧Ｖ_ＡＰは、入力電圧Ｖ_ＩＮＰとなり、整流電圧Ｖ_ＡＭは、入力電圧Ｖ_ＩＮＭとなる（Ｖ_ＡＰ＝Ｖ_ＩＮＰ，Ｖ_ＡＭ＝Ｖ_ＩＮＭ）。また、比較部１７Ａは、入力電圧Ｖ_ＩＮＰが入力電圧Ｖ_ＩＮＭより低い場合（Ｖ_ＩＮＰ＜Ｖ_ＩＮＭ）、スイッチ１５Ａ，１９ＡをＯＦＦにし、スイッチ１６Ａ，１８ＡをＯＮにする。これにより、差動信号切替部１０Ａから出力される整流電圧Ｖ_ＡＰは、入力電圧Ｖ_ＩＮＭとなり、整流電圧Ｖ_ＡＭは、入力電圧Ｖ_ＩＮＰとなる（Ｖ_ＡＰ＝Ｖ_ＩＮＭ，Ｖ_ＡＭ＝Ｖ_ＩＮＰ）。

なお、比較部１７Ａは、入力電圧Ｖ_ＩＮＰと入力電圧Ｖ_ＩＮＭとの比較結果、すなわち入力電圧Ｖ_ＩＮＰと入力電圧Ｖ_ＩＮＭとの大小関係を示す信号Ｄ_ＯＵＴを出力してもよい。上述の復元部７０を負荷部３０Ａ，３０Ｂの出力側にそれぞれ接続し、接続された復元部７０にそれぞれ信号Ｄ_ＯＵＴを入力することにより、保持電圧Ｖ_ＣＡ，Ｖ_ＣＢから入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭを復元することができる。

負荷部３０Ａ（第１の保持手段）及び負荷部３０Ｂ（第２の保持手段）は、任意の電圧を保持する手段である。図１４に示すように、負荷部３０Ａ，３０Ｂは、それぞれ容量素子３１Ａ，３０Ｂを含んで構成される。容量素子３１Ａの低圧側と、容量素子３１Ｂの高圧側とは接続されており、当該接続ノードＮは同相電圧Ｖ_ＣＭに設定されている。したがって、容量素子３１Ａは、同相電圧Ｖ_ＣＭから電源電圧Ｖ_ＤＤまでの間の任意の電圧を保持することができ、容量素子３１Ｂは、グラウンド電圧から同相電圧Ｖ_ＣＭまでの間の任意の電圧を保持することができる。

容量素子３１Ａの電源側（出力側）は、緩衝増幅部２０Ａと、出力電圧Ｖ_ＯＵＴＰが出力される出力端子５０Ａ（第１の出力端子）と接続されている。したがって、負荷部３０Ａに保持された保持電圧Ｖ_ＣＡは、出力端子５０Ａから出力される。すなわち、保持電圧Ｖ_ＣＡは出力電圧Ｖ_ＯＵＴＰと一致する（Ｖ_ＣＡ＝Ｖ_ＯＵＴＰ）。また、容量素子３１Ｂのグラウンド側（出力側）は、緩衝増幅部２０Ｂと、出力電圧Ｖ_ＯＵＴＭが出力される出力端子５０Ｂ（第２の出力端子）と接続されている。したがって、負荷部３０Ｂに保持された保持電圧Ｖ_ＣＢは、出力端子５０Ｂから出力される。すなわち、保持電圧Ｖ_ＣＢは出力電圧Ｖ_ＯＵＴＭと一致する（Ｖ_ＣＢ＝Ｖ_ＯＵＴＭ）。

緩衝増幅部２０Ａ（第１の制御手段）は、差動信号切替部１０Ａと負荷部３０Ａとの間に接続されている。緩衝増幅部２０Ａは、差動信号切替部１０Ａから整流電圧Ｖ_ＡＰを入力され、整流電圧Ｖ_ＡＰに基づいて、保持電圧Ｖ_ＣＡが整流電圧Ｖ_ＡＰと等しくなるように負荷部３０Ａを制御する。緩衝増幅部２０Ａは、電流源２１Ａと、スイッチ２２Ａと、比較器２３Ａとを備える。

電流源２１Ａ（第１の電流源）は、負荷部３０Ａに電流を供給し、負荷部３０Ａを充電する。スイッチ２２Ａ（第１０のスイッチ）は、電流源２１Ａと負荷部３０Ａとの間に設けられ、電流源２１Ａと負荷部３０Ａとの間を接続又は開放する。比較器２３Ａ（第１の比較器）は、整流電圧Ｖ_ＡＰと保持電圧Ｖ_ＣＡとを比較し、比較結果に基づいてスイッチ２２Ａの開閉を制御する。すなわち、緩衝増幅部２０Ａの構成は、第１実施形態における電流供給型の緩衝増幅部２０の構成と同様である。したがって、緩衝増幅部２０Ａは、整流電圧Ｖ_ＡＰと保持電圧Ｖ_ＣＡとを比較し、整流電圧Ｖ_ＡＰが保持電圧Ｖ_ＣＡより高い場合、負荷部３０Ａに充電する。

緩衝増幅部２０Ｂ（第２の制御手段）は、差動信号切替部１０Ａと負荷部３０Ｂとの間に接続されている。緩衝増幅部２０Ｂは、差動信号切替部１０Ａから整流電圧Ｖ_ＡＭを入力され、整流電圧Ｖ_ＡＭに基づいて、保持電圧Ｖ_ＣＢが整流電圧Ｖ_ＡＭと等しくなるように負荷部３０Ｂを制御する。緩衝増幅部２０Ｂは、電流源２１Ｂと、スイッチ２２Ｂと、比較器２３Ｂとを備える。

電流源２１Ｂ（第２の電流源）は、負荷部３０Ｂから電流を引き込み、負荷部３０Ｂに放電させる。スイッチ２２Ｂ（第１１のスイッチ）は、電流源２１Ｂと負荷部３０Ｂとの間に設けられ、電流源２１Ｂと負荷部３０Ｂとの間を接続又は開放する。比較器２３Ｂ（第２の比較器）は、整流電圧Ｖ_ＡＭと保持電圧Ｖ_ＣＢとを比較し、比較結果に基づいてスイッチ２２Ｂの開閉を制御する。すなわち、緩衝増幅部２０Ｂの構成は、第１実施形態における電流引き込み型の緩衝増幅部２０の構成と同様である。したがって、緩衝増幅部２０Ｂは、整流電圧Ｖ_ＡＭと保持電圧Ｖ_ＣＢとを比較し、整流電圧Ｖ_ＡＭが保持電圧Ｖ_ＣＢより低い場合、負荷部３０Ａに放電させる。

リセット部４０は、負荷部３０Ａの保持電圧Ｖ_ＣＡ及び負荷部３０Ｂの保持電圧Ｖ_ＣＢを、同相電圧Ｖ_ＣＭに設定する。リセット部４０は、電圧源４１と、スイッチ４２Ａと、スイッチ４２Ｂとを備える。電圧源４１は、同相電圧Ｖ_ＣＭを供給する。

スイッチ４２Ａ（第１２のスイッチ）は、電圧源４１と容量素子３１Ａの出力側との間に設けられ、電圧源４１と容量素子３１Ａとの間を接続又は開放する。スイッチ４２Ａがオンの場合、容量素子３１Ａの出力側と電圧源４１とが接続され、保持電圧Ｖ_ＣＡは同相電圧Ｖ_ＣＭに設定される。一方、スイッチ４２Ａがオフの場合、電圧源４１は開放され、保持電圧Ｖ_ＣＡは、緩衝増幅部２０Ａにより整流電圧Ｖ_ＡＰと等しくなるように制御される。

スイッチ４２Ｂ（第１３のスイッチ）は、電圧源４１と容量素子３１Ｂとの間に設けられ、電圧源４１と容量素子３１Ｂの出力側との間を接続又は開放する。スイッチ４２Ｂがオンの場合、容量素子３１Ｂの出力側と電圧源４１とが接続され、保持電圧Ｖ_ＣＢは同相電圧Ｖ_ＣＭに設定される。一方、スイッチ４２Ｂがオフの場合、電圧源４１は開放され、保持電圧Ｖ_ＣＢは、緩衝増幅部２０Ｂにより整流電圧Ｖ_ＡＭと等しくなるように制御される。スイッチ４２Ａ，４２Ｂは、同一の制御信号φ_２により開閉を制御される。したがって、スイッチ４２Ａ，４２Ｂの開閉は同期する。

本実施形態によれば、信号処理回路を差動入力かつ差動出力の構成としたことにより、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭに含まれる同相電圧Ｖ_ＣＭの変動や電源雑音などの影響を抑制することができる。また、差動信号切替部１０Ａは、比較器１７Ａと４つのスイッチとにより構成することができるため、信号処理回路の構成を簡易化し、回路規模を縮小することができるとともに、入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭの整流に要する消費電力を削減することができる。

なお、リセット部４０は、図１５に示すように、容量素子３１Ａの出力側と容量素子３１Ｂの出力側との間を接続又は開放するスイッチ４２Ｃ（第１４のスイッチ）を設けることにより構成することもできる。スイッチ４２Ｃがオンの場合、容量素子３１Ａと容量素子３１Ｂとが短絡される。これにより、出力電圧Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＭとして、ノードＮの電圧である同相電圧Ｖ_ＣＭが出力される。このような構成により、リセット部４０の構成を簡易化し、回路規模をさらに縮小することができる。

（第３実施形態）
次に、第３実施形態に係る信号処理回路について、図１６を参照して説明する。ここで、図１６は、本実施形態に係る信号処理回路の構成の一例を示す回路図である。図１６に示すように、本実施形態に係る信号処理回路は、差動信号切替部１０Ａと、緩衝増幅部２０Ａ，２０Ｂと、負荷部３０Ａ，３０Ｂと、リセット部４０とを備える。差動信号切替部１０Ａ、負荷部３０Ａ，３０Ｂ、及びリセット部４０の構成は第２実施形態と同様である。

本実施形態において、緩衝増幅部２０Ａ，２０Ｂは、第２実施形態における電流源２１Ａ，２１Ｂの代わりに、共通の蓄電池２１Ｃを備える。すなわち、緩衝増幅部２０Ａは、蓄電池２１Ｃと、スイッチ２２Ａと、比較器２３Ａとにより構成され、緩衝増幅部２０Ｂは、蓄電池２１Ｃと、スイッチ２２Ｂと、比較器２３Ｂとにより構成される。蓄電池２１Ｃとして、例えば、所定の電圧を充電された容量素子を用いることができる。

本実施形態において、スイッチ２２Ａ及びスイッチ２２Ｂがオンの場合、容量素子３１Ｂから放電された電流が蓄電池２１Ｃを介して容量素子３１Ａに充電される。したがって、本実施形態に係る信号処理回路は、第２実施形態と同様の動作を実現することができる。

このような構成により、緩衝増幅部２０Ａ，２０Ｂの構成を簡易化し、回路規模を縮小することができる。また、緩衝増幅部２０Ａ，２０Ｂの電流源が不要となるため、電力を削減することができる。

以上の各実施形態に係る信号処理回路は、パイプライン型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器に適用することができる。この場合、第１実施形態に係る信号処理回路には、標本化された単相入力のアナログ信号を入力電圧Ｖ_ＩＮとして入力すればよい。また、第２実施形態及び第３実施形態に係る信号処理回路には、標本化された差動入力のアナログ信号をそれぞれ入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＭとして入力すればよい。上記の各実施形態に係る信号処理回路を備えることにより、Ａ／Ｄ変換器の消費電力を削減することができる。また、回路規模を縮小し、Ａ／Ｄ変換器を小型化することができる。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

１０：信号切替部,１１：入力端子,１２：入力端子,１３：増幅器,１４：減算回路,１５：スイッチ,１６：スイッチ,１７：比較部,２０：緩衝増幅部,２１：電流源,２２：スイッチ,２３：比較器,３０：負荷部,３１：容量素子,４０：リセット部,５０：出力端子,６０：標本化部,７０：復元部,７１：増幅器,７２：減算回路,７３：スイッチ,７４：スイッチ,８０：信号処理部,１０Ａ：差動信号切替部,１１Ａ：入力端子,１２Ａ：入力端子,１７Ａ：比較部,１５Ａ：スイッチ,１６Ａ：スイッチ,１８Ａ：スイッチ,１９Ａ：スイッチ,２０Ａ：緩衝増幅部,２１Ａ：電流源,２２Ａ：スイッチ,２３Ａ：比較器,２０Ｂ：緩衝増幅部,２１Ｂ：電流源,２２Ｂ：スイッチ,２３Ｂ：比較器,３０Ａ：負荷部,３１Ａ：容量素子,３０Ｂ：負荷部,３１Ｂ：容量素子,４２Ａ：スイッチ,４２Ｂ：スイッチ,４２Ｃ：スイッチ,５０Ａ：出力端子,５０Ｂ：出力端子、２１Ｃ：蓄電池

Claims (23)

1. 同相電圧に信号電圧が重畳された入力電圧を整流し、整流電圧を生成する整流手段と、
   任意の電圧を保持し、保持している電圧を出力する保持手段と、
   前記整流手段により生成された前記整流電圧に応じた電圧を保持するように前記保持手段を制御する制御手段と、
   前記保持手段に保持された保持電圧を所定の時間間隔で所定の電圧に設定する設定手段と、
   を備える信号処理回路。
2. 前記整流手段は、前記同相電圧に前記信号電圧の絶対値を加算した電圧、又は前記同相電圧から前記信号電圧の絶対値を減算した電圧を前記整流電圧として生成する
   請求項１に記載の信号処理回路。
3. 前記整流手段は、
   前記入力電圧が入力される入力端子と、
   前記同相電圧を増幅する増幅器と、
   前記増幅器により増幅された前記同相電圧から前記入力電圧を減算する減算回路と、
   前記入力端子と前記制御手段との間を接続又は開放する第１のスイッチと、
   前記減算回路と前記制御手段との間を接続又は開放する第２のスイッチと、
   前記入力電圧と前記同相電圧とを比較し、比較結果に基づいて前記第１及び第２のスイッチを制御する比較部と、を備える
   請求項１又は請求項２に記載の信号処理回路。
4. 前記整流手段は、前記入力電圧と前記同相電圧との比較結果を示す信号を生成する
   請求項１〜請求項３のいずれか１項に記載の信号処理回路。
5. 前記整流手段により生成された前記信号に基づいて、前記出力信号から前記入力信号を復元する復元手段をさらに備える
   請求項４に記載の信号処理回路。
6. 前記保持手段は、容量素子を備える
   請求項１〜請求項５のいずれか１項に記載の信号処理回路。
7. 前記設定手段は、
   所定の電圧を供給する電圧源と、
   前記電圧源と前記保持手段との間を接続又は開放する第３のスイッチと、を備える
   請求項１〜請求項６のいずれか１項に記載の信号処理回路。
8. アナログ信号を標本化する標本化手段をさらに備え、
   前記標本化手段により標本化された電圧が前記入力電圧として前記整流手段に入力される
   請求項１〜請求項７のいずれか１項に記載の信号処理回路。
9. 前記入力電圧に所定の信号処理を施す信号処理手段をさらに備え、
   前記信号処理手段により所定の信号処理を施された電圧が前記入力電圧として前記整流手段に入力される
   請求項１〜請求項８のいずれか１項に記載の信号処理回路。
10. 前記制御手段は、前記整流電圧と前記保持電圧とを比較し、前記整流電圧が前記保持電圧より高い場合、前記保持電圧を上昇させる
    請求項１〜請求項９のいずれか１項に記載の信号処理回路。
11. 前記制御手段は、
    前記負荷部に充電する電流源と、
    前記電流源と前記保持部との間を接続又は開放する第４のスイッチと、
    前記整流電圧と前記保持電圧と比較し、比較結果に基づいて前記第４のスイッチを制御する比較器と、を備える
    請求項１０に記載の信号処理回路。
12. 前記制御手段は、前記整流電圧と前記保持電圧とを比較し、前記整流電圧が前記保持電圧より低い場合、前記保持電圧を低下させる
    請求項１〜請求項９のいずれか１項に記載の信号処理回路。
13. 前記制御手段は、
    前記負荷部に放電させる電流源と、
    前記電流源と前記保持部との間を接続又は開放する第５のスイッチと、
    前記整流電圧と前記保持電圧と比較し、比較結果に基づいて前記第５のスイッチを制御する比較器と、を備える
    請求項１２に記載の信号処理回路。
14. 同相電圧に信号電圧が重畳された第１の入力電圧及び第２の入力電圧を差動入力され、前記第１及び第２の入力電圧を整流し、第１の整流電圧及び第２の整流電圧を生成する差動整流手段と、
    任意の電圧を保持し、保持している電圧を出力する第１の保持手段と、
    前記差動整流手段により生成された前記第１の整流電圧に応じた電圧を保持するように前記第１の保持手段を制御する第１の制御手段と、
    任意の電圧を保持し、保持している電圧を出力する第２の保持手段と、
    前記差動整流手段により生成された前記第２の整流電圧に応じた電圧を保持するように前記第２の保持手段を制御する第２の制御手段と、
    前記第１及び第２の保持電圧に保持された保持電圧を所定の時間間隔で所定の電圧に設定する設定手段と、
    を備える信号処理回路。
15. 前記差動整流手段は、
    前記同相電圧に前記信号電圧の絶対値を加算した電圧を前記第１の整流電圧として生成し、
    前記同相電圧から前記信号電圧の絶対値を減算した電圧を前記第２の整流電圧として生成する
    請求項１４に記載の信号処理回路。
16. 前記差動整流手段は、
    前記第１の入力電圧が入力される第１の入力端子と、
    前記第２の入力電圧が入力される第２の入力端子と、
    前記第１の入力端子と前記第１の制御手段との間を接続又は開放する第６のスイッチと、
    前記第２の入力端子と前記第１の制御手段との間を接続又は開放する第７のスイッチと、
    前記第１の入力端子と前記第２の制御手段との間を接続又は開放する第８のスイッチと、
    前記第２の入力端子と前記第２の制御手段との間を接続又は開放する第９のスイッチと、
    前記第１の入力電圧と前記第２の入力電圧とを比較し、比較結果に基づいて前記第６、第７、第８、及び第９のスイッチを制御する比較器と、を備える
    請求項１４又は請求項１５に記載の信号処理回路。
17. 前記第１の制御手段は、前記第１の整流電圧と前記第１の保持電圧とを比較し、前記第１の整流電圧が前記第１の保持電圧より高い場合、前記第１の保持手段に充電し、
    前記第２の制御手段は、前記第２の整流電圧と前記第２の保持電圧とを比較し、前記第２の整流電圧が前記第２の保持電圧より低い場合、前記第２の保持手段に放電させる
    請求項１４〜請求項１６のいずれか１項に記載の信号処理回路。
18. 前記第１の制御手段は、
    前記第１の負荷部に充電する第１の電流源と、
    前記第１の電流源と前記第１の保持部との間を接続又は開放する第１０のスイッチと、
    前記第１の整流電圧と前記第１の保持電圧とを比較し、比較結果に基づいて第１０の前記スイッチを制御する第１の比較器と、を備え、
    前記第２の制御手段は、
    前記第２の負荷部に放電させる第２の電流源と、
    前記第２の電流源と前記第２の保持部との間を接続又は開放する第１１のスイッチと、
    前記第２の整流電圧と前記第２の保持電圧とを比較し、比較結果に基づいて前記第１１のスイッチを制御する第２の比較器と、を備える
    請求項１４〜請求項１７のいずれか１項に記載の信号処理回路。
19. 前記第１の電流源及び第２の電流源は、共通の蓄電池により構成される
    請求項１８に記載の信号処理回路。
20. 前記設定手段は、
    所定の電圧を供給する電圧源と、
    前記電圧源と前記第１の保持手段との間を接続又は開放する第１２のスイッチと、
    前記電圧源と前記第２の保持手段との間を接続又は開放する第１３のスイッチと、を備える
    請求項１４〜請求項１９のいずれか１項に記載の信号処理回路。
21. 前記設定手段は、前記第１及び第２の保持電圧を前記同相電圧に設定する
    請求項１４〜請求項２０のいずれか１項に記載の信号処理回路。
22. 前記設定手段は、前記第１の保持手段と前記第２の保持手段との間を接続又は開放する第１４のスイッチを備える
    請求項１４〜請求項２１のいずれか１項に記載の信号処理回路。
23. 請求項１〜請求項２２のいずれか１項に記載の信号処理回路を備えるＡ／Ｄ変換器。

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