JP2541941B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、単一半導体基板上に複数の回路素子、更
に限定するならMOSトランジスタを形成してなる半導体
集積回路装置の構成に関するものである。
に限定するならMOSトランジスタを形成してなる半導体
集積回路装置の構成に関するものである。
近年来、半導体集積回路の集積度向上は急速な勢いで
進展してきているが、その技術革新の基本原理となつて
きたものに、MOSデバイスのスケーリング則がある。こ
れは第１表に示したようにデバイスの横方向（即ち平面
方向）の縮少に伴ない縦方向の縮少、及び基板濃度を上
げる等の必要性を示したものである。この基板濃度を高
くする理由は、MOSトランジスタのソース・ドレイン間
のパンチスルーを抑制する目的で空乏層の広がりをおさ
えるためである。
進展してきているが、その技術革新の基本原理となつて
きたものに、MOSデバイスのスケーリング則がある。こ
れは第１表に示したようにデバイスの横方向（即ち平面
方向）の縮少に伴ない縦方向の縮少、及び基板濃度を上
げる等の必要性を示したものである。この基板濃度を高
くする理由は、MOSトランジスタのソース・ドレイン間
のパンチスルーを抑制する目的で空乏層の広がりをおさ
えるためである。
一方、MOSトランジスタのしきい値電圧VTHは近似的に
〔１〕式で与えられる。
〔１〕式で与えられる。
ここで、VTHOはゼロバイアス時のしきい値電圧、KEは
〔２〕式で表わされる基板効果定数、φＦはフエルミ・
ポテンシヤルである。
〔２〕式で表わされる基板効果定数、φＦはフエルミ・
ポテンシヤルである。
一方、〔２〕式のKsは半導体基板の比誘電率、εｏは
真空の誘電率、ｑは電子の電荷、NAは基板の不純物濃
度、Coxはゲート酸化膜部分のキヤパシタンスである。
真空の誘電率、ｑは電子の電荷、NAは基板の不純物濃
度、Coxはゲート酸化膜部分のキヤパシタンスである。
ここで最近、特に素子の微細化が進み、先に述べた基
板不純物濃度が高くなつてきており、このため〔２〕式
で与えられる基板効果定数の値も大きくなつてきてい
る。ちなみに64K、256KDRAM（キロビット・ダイナミッ
クRAM）では通常KEの値は0.2程度であつたが、1MDRAM
（メガビット・ダイナミックRAM）では0.5近くにもな
る。このため、MOSトランジスタのしきい値電圧が
〔１〕式から明らかなように、基板バイアス（VBB）に
より大きく変化してしまう。
板不純物濃度が高くなつてきており、このため〔２〕式
で与えられる基板効果定数の値も大きくなつてきてい
る。ちなみに64K、256KDRAM（キロビット・ダイナミッ
クRAM）では通常KEの値は0.2程度であつたが、1MDRAM
（メガビット・ダイナミックRAM）では0.5近くにもな
る。このため、MOSトランジスタのしきい値電圧が
〔１〕式から明らかなように、基板バイアス（VBB）に
より大きく変化してしまう。
ところが、従来の集積回路装置では、一つの基板内に
形成されたMOSトランジスタについて、ソース電圧の低
い状態で用いるものと高くなり得るものとがあつても基
板不純物濃度は均一にされていた。
形成されたMOSトランジスタについて、ソース電圧の低
い状態で用いるものと高くなり得るものとがあつても基
板不純物濃度は均一にされていた。
従来のように、基板濃度が一様に高いMOSトランジス
タのみで、回路を構成した場合、特にソース電圧がVss
（接地）レベルではなく、高い電圧になるようなソース
フオロア回路の場合は、等価的にソース基板間電圧が大
きくなり、しきい値電圧が高くなりすぎることにより、
回路が正常に動作しない等の不都合が生じてきた。
タのみで、回路を構成した場合、特にソース電圧がVss
（接地）レベルではなく、高い電圧になるようなソース
フオロア回路の場合は、等価的にソース基板間電圧が大
きくなり、しきい値電圧が高くなりすぎることにより、
回路が正常に動作しない等の不都合が生じてきた。
この発明は、上記の問題点を解消するためになされた
もので、ソースフオロア回路を構成するMOSトランジス
タのしきい値変化量を小さくすることができる半導体集
積回路装置を得ることを目的としている。
もので、ソースフオロア回路を構成するMOSトランジス
タのしきい値変化量を小さくすることができる半導体集
積回路装置を得ることを目的としている。
〔問題点を解決するための手段〕 この発明に係る半導体集積回路装置は、ソースの電位
が実質的に変化しない第１のMOSトランジスタと、この
第１のMOSトランジスタと同一のチャネル型を有し、ソ
ースの電位が変化する第２のMOSトランジスタとをその
ソースフォロア回路の回路構成要素として備え、上記第
１のMOSトランジスタが形成される半導体基板表面の不
純物濃度を、上記第２のMOSトランジスタが形成される
半導体基板表面の不純物濃度より高くしたものである。
が実質的に変化しない第１のMOSトランジスタと、この
第１のMOSトランジスタと同一のチャネル型を有し、ソ
ースの電位が変化する第２のMOSトランジスタとをその
ソースフォロア回路の回路構成要素として備え、上記第
１のMOSトランジスタが形成される半導体基板表面の不
純物濃度を、上記第２のMOSトランジスタが形成される
半導体基板表面の不純物濃度より高くしたものである。
この発明における半導体集積回路装置では、上述のよ
うに、ソース電位の変化するMOSトランジスタの表面不
純物濃度を低くしたので、ソース電位の変化に伴うしき
い値電圧の変化を小さくでき、動作の安定化が可能とな
る。
うに、ソース電位の変化するMOSトランジスタの表面不
純物濃度を低くしたので、ソース電位の変化に伴うしき
い値電圧の変化を小さくでき、動作の安定化が可能とな
る。
第１図はこの発明の一実施例を示す断面図、第２図は
その等価回路図で、ｐ形半導体基板（１）にN+型のソー
ス（２）及びドレイン（３）並びにゲート（４）を有す
る第１のMOSトランジスタ（MOST）（５）と、N+型のソ
ース（６）及びドレイン（７）並びにゲート（８）を有
する第２のMOST（９）とが形成され、第１のMOST（５）
のソース（２）の電圧はVSS（この例では接地電圧）に
固定され、ゲート（４）には制御電圧φ２が供給されド
レイン（３）は第２のMOST（９）のソース（６）ととも
に接続されて、出力DouTが取り出される。第２のMOST
（９）のドレイン（７）にはVccが供給され、ゲート
（８）には制御電圧φ１が供給されている。
その等価回路図で、ｐ形半導体基板（１）にN+型のソー
ス（２）及びドレイン（３）並びにゲート（４）を有す
る第１のMOSトランジスタ（MOST）（５）と、N+型のソ
ース（６）及びドレイン（７）並びにゲート（８）を有
する第２のMOST（９）とが形成され、第１のMOST（５）
のソース（２）の電圧はVSS（この例では接地電圧）に
固定され、ゲート（４）には制御電圧φ２が供給されド
レイン（３）は第２のMOST（９）のソース（６）ととも
に接続されて、出力DouTが取り出される。第２のMOST
（９）のドレイン（７）にはVccが供給され、ゲート
（８）には制御電圧φ１が供給されている。
この構成では、第１のMOST（５）のソース（２）の電
圧はVSSに固定されているが、第２のMOST（９）のソー
ス（６）は第２のMOST（９）が導通したとき出力DouTと
して外部へ流れ出る電流がないか、または極く小さい場
合はVcc−VTHのレベルまで上昇する。
圧はVSSに固定されているが、第２のMOST（９）のソー
ス（６）は第２のMOST（９）が導通したとき出力DouTと
して外部へ流れ出る電流がないか、または極く小さい場
合はVcc−VTHのレベルまで上昇する。
従つて、第１のMOST（５）の基板表面は不純物濃度の
高いP++層で構成しているが、第２のMOST（９）の基板
表面は比較的不純物濃度の低いP+層で構成して、そのソ
ース電圧上昇にもとずくしきい値電圧の増大を抑制して
いる。
高いP++層で構成しているが、第２のMOST（９）の基板
表面は比較的不純物濃度の低いP+層で構成して、そのソ
ース電圧上昇にもとずくしきい値電圧の増大を抑制して
いる。
このように、第１のMOST（５）は基板表面の不純物濃
度を高くできるので、スケーリング則にのつとつて、そ
のチャネル長を短くできるが、第２のMOST（９）チヤネ
ル長は、第１のMOST（５）より長目にしなければならな
い。
度を高くできるので、スケーリング則にのつとつて、そ
のチャネル長を短くできるが、第２のMOST（９）チヤネ
ル長は、第１のMOST（５）より長目にしなければならな
い。
しかしながら、CMOS回路においてソース電位が上昇す
る回路は通常例に示した出力回路の他、極く限定された
場所にしか使用されないので、このため、集積度の向上
が阻害されるということはない。
る回路は通常例に示した出力回路の他、極く限定された
場所にしか使用されないので、このため、集積度の向上
が阻害されるということはない。
そして二種類の基板表面濃度のつくり方の一例とし
て、まず、ボロン（Ｂ）等を全面にイオン注入し、まず
第２のMOST（９）の表面濃度をP+に設定し、その後、第
２のMOST（９）のようにソース電圧が上昇するトランジ
スタ部のみをマスクすることにより、更に不純物をイオ
ン注入して、第１のMOST（５）の表面濃度P++を設定す
ることにより容易に実現できる。
て、まず、ボロン（Ｂ）等を全面にイオン注入し、まず
第２のMOST（９）の表面濃度をP+に設定し、その後、第
２のMOST（９）のようにソース電圧が上昇するトランジ
スタ部のみをマスクすることにより、更に不純物をイオ
ン注入して、第１のMOST（５）の表面濃度P++を設定す
ることにより容易に実現できる。
なお、上記実施例はＮチヤネル型MOSトランジスタで
形成される回路例について示したが、Ｐチヤネル型MOS
トランジスタで形成される回路例についても同様のこと
が言える。
形成される回路例について示したが、Ｐチヤネル型MOS
トランジスタで形成される回路例についても同様のこと
が言える。
以上のように、この発明にかかる半導体集積回路装置
によれば、ソースの電位が実質的に変化しない第１のMO
Sトランジスタと、この第１のMOSトランジスタと同一の
チャネル型を有し、ソースの電位が変化する第２のMOS
トランジスタとをそのソースフォロア回路の回路構成要
素として備え、上記第１のMOSトランジスタが形成され
る半導体基板表面の不純物濃度を、上記第２のMOSトラ
ンジスタが形成される半導体基板表面の不純物濃度より
高くしたので、高集積度が達成でき、かつ、動作の安定
した半導体集積回路装置を得られる効果がある。
によれば、ソースの電位が実質的に変化しない第１のMO
Sトランジスタと、この第１のMOSトランジスタと同一の
チャネル型を有し、ソースの電位が変化する第２のMOS
トランジスタとをそのソースフォロア回路の回路構成要
素として備え、上記第１のMOSトランジスタが形成され
る半導体基板表面の不純物濃度を、上記第２のMOSトラ
ンジスタが形成される半導体基板表面の不純物濃度より
高くしたので、高集積度が達成でき、かつ、動作の安定
した半導体集積回路装置を得られる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の断面図、第２図はその等価回路図である。 図において、（１）は半導体基板、（２）は第１のMOST
のソース、（５）は第１のMOST、（６）は第２のMOSTの
ソース、（９）は第２のMOSTである。 なお、図中同一符号は同一、または相当部分を示す。
の断面図、第２図はその等価回路図である。 図において、（１）は半導体基板、（２）は第１のMOST
のソース、（５）は第１のMOST、（６）は第２のMOSTの
ソース、（９）は第２のMOSTである。 なお、図中同一符号は同一、または相当部分を示す。
Claims (2)
- 【請求項１】ソースの電位が実質的に変化しない第１の
MOSトランジスタと、 この第１のMOSトランジスタと同一のチャネル型を有
し、ソースの電位が変化する第２のMOSトランジスタと
をそのソースフォロア回路の回路構成要素として備え、 上記第１のMOSトランジスタが形成される半導体基板表
面の不純物濃度を、上記第２のMOSトランジスタが形成
される半導体基板表面の不純物濃度より高くしたことを
特徴とする半導体集積回路装置。 - 【請求項２】上記第２のMOSトランジスタのチャネル長
を、上記第１のMOSトランジスタのチャネル長よりも長
くしたことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256525A JP2541941B2 (ja) | 1986-10-27 | 1986-10-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256525A JP2541941B2 (ja) | 1986-10-27 | 1986-10-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110665A JPS63110665A (ja) | 1988-05-16 |
| JP2541941B2 true JP2541941B2 (ja) | 1996-10-09 |
Family
ID=17293833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61256525A Expired - Fee Related JP2541941B2 (ja) | 1986-10-27 | 1986-10-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541941B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| JP3184065B2 (ja) * | 1994-07-25 | 2001-07-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置及び電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414687A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Manufacture of mos semiconductor device |
| JPS5448179A (en) * | 1977-09-26 | 1979-04-16 | Hitachi Ltd | Mis-type semiconductor integrated circuit device |
-
1986
- 1986-10-27 JP JP61256525A patent/JP2541941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63110665A (ja) | 1988-05-16 |
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