TW202412113A

TW202412113A - 半導體裝置及其製造方法

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Publication number: TW202412113A
Application number: TW112118840A
Authority: TW
Inventors: 沈書文; 林彥伯; 陳俊翰
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-09-14
Filing date: 2023-05-22
Publication date: 2024-03-16

Abstract

在半導體裝置的製造方法中，形成在基底上方具有金屬閘極結構、源極及汲極的場效電晶體，在隔離絕緣層上方設置於虛設金屬閘極結構之間的第一前側接點，在第一前側接點上方形成第一配線層，從基底的背側移除基底的一部分，以暴露隔離絕緣層的底部，從隔離絕緣層的底部在隔離絕緣層中形成第一開口，以暴露第一前側接點的底部，透過以導電材料填充第一開口形成第一背側接點，以連接第一前側接點。

Description

半導體裝置及其製造方法

本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。

隨著半導體產業已進展至奈米技術製程節點，以追求更高的裝置密度、更高的效能及更低的成本，來自製造和設計問題的挑戰導致了三維設計的發展，例如多閘極場效電晶體(field effect transistor，FET)，多閘極場效電晶體包含使用鰭結構作為通道區的鰭式場效電晶體(fin FET，FinFET)及使用多個奈米片或奈米線作為通道區的全繞式閘極(gate-all-around，GAA)場效電晶體。

在一些實施例中，提供半導體裝置的製造方法，此方法包含形成鰭結構，在鰭結構中，複數個第一半導體層及複數個第二半導體層交替堆疊於基底上方；在鰭結構上方形成犧牲閘極結構；蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，進而形成源極/汲極空間；在源極/汲極空間中形成底部磊晶層；在底部磊晶層上方形成第一磊晶層；以及在第一磊晶層上方形成第二磊晶層，其中:形成第一磊晶層的步驟包含第一製程及第一製程之後的第二製程，第一製程及第二製程皆包含沉積階段及沉積階段之後的蝕刻階段，且第一製程的沉積階段與蝕刻階段的製程時間比值大於第二製程的沉積階段與蝕刻階段的製程時間比值。

在一些實施例中，提供半導體裝置，半導體裝置包含複數個全繞式閘極場效電晶體，複數個全繞式閘極場效電晶體的每一者包含:複數個半導體片或半導體線，設置並垂直排列於底部鰭結構上方，底部鰭結構設置於基底上方；閘極電極；以及源極/汲極磊晶層，其中在複數個全繞式閘極場效電晶體的至少一者中，閘極電極的頂部高於源極/汲極磊晶層的頂部，且閘極電極的頂部與源極/汲極磊晶層的頂部之間的高度差值等於或小於12nm。

在另外一些實施例中，提供半導體裝置，半導體裝置包含複數個全繞式閘極場效電晶體，複數個全繞式閘極場效電晶體的每一者包含:複數個半導體片或半導體線，設置並垂直排列於底部鰭結構上方，底部鰭結構設置於基底上方；閘極電極；以及源極/汲極磊晶層，其中複數個全繞式閘極場效電晶體的源極/汲極磊晶層的頂部與閘極電極的頂部之間的高度差值在0.5nm至1.5nm的範圍中。

要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明實施例。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“在...之上”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。此外，術語“由…製成”可意味著“包括”或“由…組成”。再者，在以下製造過程中，在所描述操作中/所描述操作之間可能有一個或多個額外的操作，且可能改變操作的順序。在以下實施例中，術語“上方”、“在…上方”及/或“在…之上”沿著與前表面及背表面的距離增加的方向定義。可在其他實施例中應用關於一實施例中解釋的材料、外觀、尺寸、製程及/或操作，且可省略對其他實施例的詳細描述。

在本文中，半導體裝置包含半導體基底、設置於基底的前表面上方的前側電路以及設置於基底的背表面上方的背側電路。前側電路包含場效電晶體(FETs)(例如鰭式場效電晶體(FinFETs)及全繞式閘極場效電晶體(GAA FETs)以及其他電路裝置及橫向和垂直配線圖案。

第1圖到第22圖顯示依據本發明一實施例，半導體場效電晶體裝置的順序製造過程。應理解的是，可在第1圖到第22圖所示的製程之前、期間及之後提供額外操作，且對於方法的額外實施例，可取代或消除以下描述的一些操作。可互換操作/製程的順序。

如第1圖所示，將雜質離子(摻雜物12)植入基底10(有時被稱為半導體基底、矽基底或晶圓)，以形成井區。進行離子佈植，以防止擊穿效應。在一些實施例中，基底10包含在至少其表面部分上的單晶半導體層。在一些實施例中，基底10為單晶半導體材料，例如但不限於Si、 Ge、 SiGe、 GaAs、 InSb、 GaP、 GaSb、 InAlAs、 InGaAs、 GaSbP、 GaAsSb及InP。在此實施例中，基底10由Si製成。基底10可包含在其表面區中的一個或多個緩衝層(未顯示)。緩衝層可用於將晶格常數從基底的晶格常數逐漸改變為源極/汲極區的晶格常數。緩衝層可由磊晶成長單晶半導體材料形成，例如但不限於Si、 Ge、 GeSn、 SiGe、 GaAs、 InSb、 GaP、 GaSb、 InAlAs、 InGaAs、 GaSbP、 GaAsSb、 GaN、 GaP及InP。在特定實施例中，基底10包括磊晶成長於矽基底10上的矽鍺(SiGe)緩衝層。SiGe緩衝層的鍺濃度可從最底部緩衝層的30%鍺原子百分比增加至最頂部緩衝層的70%鍺原子百分比。基底10可包含已合適摻雜雜質(例如p型或n型導電型)的各種區域。摻雜物12例如為用於n型鰭式場效電晶體的硼(BF ₂)及用於p型鰭式場效電晶體的磷。

接著，如第2圖所示，堆疊半導體層形成於基底10上方。堆疊半導體層包含第一半導體層20及第二半導體層25。再者，遮罩層15形成於堆疊層上方。第一半導體層20及第二半導體層25由具有不同晶格常數的材料製成，且可包含Si、 Ge、 SiGe、 GaAs、 InSb、 GaP、 GaSb、 InAlAs、 InGaAs、 GaSbP、 GaAsSb或InP的一層或多層。

在一些實施例中，第一半導體層20及第二半導體層25由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一實施例中，第一半導體層20為Si _1-xGe _x(其中x大於約0.3)或Ge(x=1.0)，且第二半導體層25為Si或Si _1-yGe _y，其中y小於約0.4，且x＞y。在本文中，“M 化合物”或“M基化合物”代表化合物的主體為M。在另一實施例中，第二半導體層25為Si _1-yGe _y(其中y大於約0.3)或Ge，且第一半導體層20為Si或Si _1-xGe _x，其中x小於約0.4，且x＜y。在其他實施例中，第一半導體層20由Si _1-xGe _x製成，其中x在約0.3至約0.8的範圍中，且第二半導體層25由Si _1-xGe _x製成，其中x在約0.1至約0.4的範圍中。在第2圖中，設置了五層的第一半導體層20及五層的第二半導體層25。然而，這些層的數量不限於五個，且可小至1(各層)，且在一些實施例中，形成2-10層的第一半導體層及2-10層的第二半導體層。透過調整堆疊層的數量，可調整全繞式閘極場效電晶體裝置的驅動電流。

第一半導體層20及第二半導體層25磊晶形成於基底10上方。第一半導體層20的厚度可等於或大於第二半導體層25的厚度，且在一些實施例中，第一半導體層20的厚度在約5nm至約50nm的範圍中，而在其他實施例中，第一半導體層20的厚度在約10nm至約30nm的範圍中。在一些實施例中，第二半導體層25的厚度在約5nm至約30nm的範圍中，而在其他實施例中，第二半導體層25的厚度在約10nm至約20nm的範圍中。每個第一半導體層20的厚度可相同或可不同。在一些實施例中，底部第一半導體層(最靠近基底10的層)比其他的第一半導體層更厚。在一些實施例中，底部第一半導體層的厚度在約10nm至約50nm的範圍中，而在其他實施例中，底部第一半導體層的厚度在約20nm至約40nm的範圍中。

在一些實施例中，如第2圖所示，遮罩層15包含第一遮罩層15A及第二遮罩層15B。第一遮罩層15A為氧化矽製成的墊氧化層，此氧化矽可透過熱氧化形成。第二遮罩層15B由氮化矽(SiN)製成，此氮化矽透過化學氣相沉積(chemical vapor deposition，CVD)形成(包含低壓化學氣相沉積(low pressure CVD，LPCVD)及電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD))、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)或其他合適的製程。透過使用圖案化操作(包含光微影及蝕刻)將遮罩層15圖案化為遮罩圖案。

接著，如第3圖所示，第一半導體層20及第二半導體層25的堆疊層透過使用圖案化遮罩層圖案化，進而堆疊層形成為在X方向延伸的鰭結構30。在第3圖中，兩個鰭結構30在Y方向中延伸，但是鰭結構的數量不限於此，也可小至一個、三個或更多。在一些實施例中，在鰭結構30的兩側形成一個或多個虛設鰭結構，以改善圖案化操作中的圖案保真性(pattern fidelity)。

鰭結構30可透過任何合適方法圖案化。舉例來說，鰭結構30可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方，並透過使用光微影製程圖案化為心軸。間隔物透過使用自對準製程形成於心軸旁邊。接著，移除心軸，且可接著使用剩下的間隔物將鰭結構圖案化。結合光微影及自對準製程的多重圖案化製程一般導致形成一對鰭結構。

如第3圖所示，鰭結構30具有由堆疊的第一半導體層20、第二半導體層25及井區11構成的上部。在一些實施例中，鰭結構30的上部沿Y方向的寬度L1在約5nm至約50nm的範圍中，而在其他實施例中，鰭結構30的上部沿Y方向的寬度W1在約10nm至約30nm的範圍中。在一些實施例中，鰭結構30沿Z方向的高度T1在約100nm至約200nm的範圍中。

在形成鰭結構30之後，包含一層或多層絕緣材料的絕緣材料層41形成於基底上方，使得鰭結構30完全埋置於絕緣材料層41中。用於絕緣材料層41的絕緣材料可包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)或低介電常數介電材料，透過低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積或可流動化學氣相沉積形成。退火操作可在形成絕緣材料層41之後進行。接著，進行平坦化操作(例如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕刻方法)，使得最上方第二半導體層25暴露於絕緣材料層41，如第4圖所示。

在一些實施例中，在形成絕緣材料層41之前，第一襯墊層35形成於第3圖的結構上方，如第4圖所示。第一襯墊層35由SiN或氮化矽基材料(例如SiON、SiCN或SiOCN)製成。

接著，如第5圖所示，將絕緣材料層41凹陷，以形成隔離絕緣層40，以暴露鰭結構30的上部。透過此操作，鰭結構30透過隔離絕緣層40彼此電性隔離，隔離絕緣層40也被稱為淺溝槽隔離(shallow trench isolation，STI)。

在第5圖顯示的實施例中，將絕緣材料層41凹陷，直到暴露最底部第一半導體層20。在其他實施例中，也部分暴露井區11的上部。第一半導體層20為後續部分移除的犧牲層，而第二半導體層25為後續形成的全繞式閘極場效電晶體的通道層。

在形成隔離絕緣層40之後，形成犧牲閘極介電層52，如第6圖所示。犧牲閘極介電層52包含一層或多層的絕緣材料，例如氧化矽基材料。在一實施例中，使用透過化學氣相沉積形成的氧化矽。在一些實施例中，犧牲閘極介電層52的厚度在約1nm至約5nm的範圍中。

第7圖顯示在犧牲閘極結構50形成於暴露的鰭結構30上方之後的結構。犧牲閘極結構50包含犧牲閘極電極層54及犧牲閘極介電層52。犧牲閘極結構50形成於鰭結構將形成通道區的部分上方。犧牲閘極結構50定義了全繞式閘極場效電晶體的通道區。

犧牲閘極結構50透過先在鰭結構上方毯覆式沉積犧牲閘極介電層52形成。接著，犧牲閘極電極層毯覆式沉積於犧牲閘極介電層52上及鰭結構上方，使得鰭結構完全埋置於犧牲閘極電極層中。犧牲閘極電極層包含矽，例如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度在約100nm至約200nm的範圍中。在一些實施例中，對犧牲閘極電極層進行平坦化操作。犧牲閘極介電層及犧牲閘極電極層透過使用化學氣相沉積(包含低壓化學氣相沉積及電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積或其他合適的製程沉積。之後，遮罩層形成於犧牲閘極電極層上方。遮罩層包含墊氮化矽層56及氧化矽遮罩層58。

接著，對遮罩層進行圖案化，將犧牲閘極電極層圖案化為犧牲閘極結構50，如第7圖所示。犧牲閘極結構50包含犧牲閘極介電層52、犧牲閘極電極層54(例如多晶矽)、墊氮化矽層56及氧化矽遮罩層58。透過將犧牲閘極結構圖案化，第一及第二半導體層的堆疊層部分暴露於犧牲閘極結構的兩側，進而定義源極/汲極(source/drain，S/D)區，如第7圖所示。在本文中，可互換使用源極(區)及汲極(區)，且源極(區)及汲極(區)的結構大致相同。在第7圖中，形成一個犧牲閘極結構，但是犧牲閘極結構的數量不限於一個。在一些實施例中，兩個或更多個犧牲閘極結構在X方向中排列。在某些實施例中，一個或多個虛設犧牲閘極結構形成於犧牲閘極結構的兩側，以改善圖案保真度。

在形成犧牲閘極結構之後，用於側壁間隙壁55的絕緣材料的毯覆層53透過使用化學氣相沉積或其他合適方法順應性形成，如第8圖所示。毯覆層53以順應性方式沉積，使得毯覆層53在犧牲閘極結構的垂直表面(例如側壁)、水平表面及頂部上具有大致相同的厚度。在一些實施例中，毯覆層53沉積厚度在約2nm至約10nm的範圍中。在一實施例中，毯覆層53的絕緣材料為氮化矽基材料，例如SiN、SiON、SiOCN、SiCN或前述之組合。

再者，如第9A及9B圖所示，側壁間隙壁55形成於犧牲閘極結構的兩側側壁上，之後，將源極/汲極區的鰭結構向下凹陷至隔離絕緣層40的上表面之下。第9B圖為對應第9A圖的線X1-X1的剖面示意圖。在第9B圖中，顯示了一個犧牲閘極結構50及相鄰的犧牲閘極結構50’的底部的剖面。

在形成毯覆層53之後，使用例如反應性離子蝕刻(reactive ion etch，RIE)對毯覆層53進行非等向性蝕刻。在非等向性蝕刻製程期間，從水平表面移除大部分的絕緣材料，留下垂直表面(例如犧牲閘極結構的側壁及暴露鰭結構的側壁)上的介電間隔層。氧化矽遮罩層58可從側壁間隙壁暴露出來。在一些實施例中，之後可進行等向性蝕刻，以從暴露的鰭結構30的源極/汲極區的上部移除絕緣材料。

之後，透過使用乾蝕刻及/或濕蝕刻將源極/汲極區的鰭結構向下凹陷至隔離絕緣層40的上表面之下。如第9A圖所示，部分保留形成於暴露鰭結構的源極/汲極區上的側壁間隙壁55。然而，在其他實施例中，完全移除形成於暴露鰭結構的源極/汲極區上的側壁間隙壁55。在此階段，在犧牲閘極結構下方的第一半導體層20及第二半導體層25的堆疊層的末端具有與側壁間隙壁55齊平的大致平坦表面，如第9B圖所示(顯示溝槽60)。在一些實施例中，輕微水平蝕刻第一半導體層20及第二半導體層25的堆疊層的末端。

之後，如第10A及10B圖所示，將第一半導體層20水平凹陷(蝕刻)，使得第一半導體層20的邊緣位於犧牲閘極電極層54的側面大致下方。在一些實施例中，如第10B圖所示，在犧牲閘極結構下方的第一半導體層20的末端(邊緣)大致對齊犧牲閘極電極層54的側面。在本文中，“大致對齊”表示相對位置的差異小於約1nm。在一些實施例中，第一半導體層20的末端為朝向第一半導體層20的內部的彎曲凸面。在一些實施例中，在第一半導體層20的凹陷蝕刻及/或第一及第二半導體層的凹陷蝕刻期間，也水平蝕刻第二半導體層25的末端。第一半導體層20的凹陷量大於第二半導體層25的凹陷量。

在水平凹陷第一半導體層20之後，一個或多個介電層順應性形成於第一半導體層20及第二半導體層25的末端表面上、井區11上及犧牲閘極結構50上方。接著，進行非等向性蝕刻，以在第一半導體層20的末端表面上形成內部間隙壁45，如第11A及11B圖所示。內部間隙壁45由一個或多個氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他合適的介電材料製成。

在形成內部間隙壁45之後，底部磊晶層81形成於凹陷的井區11上方，接著介電層48形成於底部磊晶層81及隔離絕緣層40上方，如第12A及12B圖所示。

在一些實施例中，底部磊晶層81為未摻雜磊晶半導體層，例如Si或SiGe。在一些實施例中，介電層48包含一個或多個氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他合適的介電材料，此材料相同或不同於隔離絕緣層40、側壁間隙壁55及/或內部間隙壁45的介電材料。

接著，如第13A及13B圖所示，源極/汲極磊晶層80(有時被稱為第二磊晶層)形成於第二半導體層25的末端表面上。在一些實施例中，源極/汲極磊晶層80包含個別形成的n型磊晶層80N(有時被稱為n型源極/汲極磊晶層)及p型磊晶層80P(有時被稱為p型源極/汲極磊晶層)，如第13A及13B圖所示。n型磊晶層80N包含一層或多層用於n型場效電晶體的SiP、SiAs、SiCP、SiPAs及/或SiC，而p型磊晶層80P包含用於p型場效電晶體的SiGe、GeSn及/或SiGeSn。在一些實施例中，對於p型場效電晶體，p型磊晶層80P摻雜硼(B)。在一些實施例中，源極/汲極磊晶層80包含多層。源極/汲極磊晶層80透過使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy，MBE)的磊晶成長方法形成。

在一些實施例中，不形成介電層48，而源極/汲極磊晶層80形成於底部磊晶層81正上方。在一些實施例中，在一些實施例中，側壁間隙壁55包含第一側壁間隙壁55A及由不同於第一側壁間隙壁55A的材料的第二側壁間隙壁55B。

在一些實施例中，n型場效電晶體的源極/汲極磊晶層包含從第二半導體層25的末端表面成長的第一磊晶層82、形成於第一磊晶層上的第二磊晶層84，如第14A-14D圖所示。在一些實施例中，第一磊晶層82由SiP、SiAs或SiAs:P或前述之組合製成。在一些實施例中，第一磊晶層82的P濃度在約0.5 × 10 ¹⁹atoms/cm ³至約5 × 10 ²⁰atoms/cm ³的範圍中，而在其他實施例中，第一磊晶層82的P濃度在約0.8 × 10 ¹⁹atoms/cm ³至約2 × 10 ²⁰atoms/cm ³的範圍中。在一些實施例中，第二磊晶層84由SiP製成。在一些實施例中，第二磊晶層84的P濃度大於第一SiP磊晶層的P濃度，且第二磊晶層84的P濃度在約1 × 10 ²¹atoms/cm ³至約5 × 10 ²¹atoms/cm ³的範圍中，而在其他實施例中，第二磊晶層84的P濃度在約2 × 10 ²¹atoms/cm ³至約4 × 10 ²¹atoms/cm ³的範圍中。

在一些實施例中，如第14A及14B圖所示，在n型場效電晶體中，第一磊晶層82形成於第二半導體層25的末端上。在一些實施例中，第一磊晶層82形成於介電層48上方。在一些實施例中，形成於介電層48上方的第一磊晶層82比形成於第二半導體層25的末端上的第一磊晶層82具有更低的結晶度，且為多晶或非晶。在第14A-14F圖中，不形成介電層48，而第一磊晶層82形成於底部磊晶層81正上方。在一些實施例中，第二磊晶層84不接觸底部磊晶層81。當形成介電層48時，第一磊晶層82從第二半導體層25的橫向末端表面成長，第二磊晶層84形成於第一磊晶層82上，且大致沒有第一磊晶層形成於介電層48上(沒有第一磊晶層82形成於介電層48的至少中心上)，如第15B圖所示。

第二磊晶層84形成於第一磊晶層82上，如第14A-14D圖所示。在形成第二磊晶層84之後，第二磊晶層84的頂部位於從犧牲閘極介電層52與最上方的第二半導體層25(鰭結構的頂部)之間的界面算起的高度H0，且第二磊晶層84具有寬度W0。在一些實施例中，寬度W0在約36nm至約38nm的範圍中，且高度H0在約4.8nm至約5.2nm的範圍中。在一些實施例中，高度H0(例如在晶片上的10個點(例如10個場效電晶體)測量)的變化(最大值-最小值)大於約0.2nm且小於約1.0nm。在一些實施例中，寬度W0(例如在晶片上的10個點(例如10個場效電晶體)測量)的變化(最大值-最小值)大於約0.5nm且小於約1.4nm。

在一些實施例中，n型源極/汲極磊晶層的第一磊晶層82及/或第二磊晶層84透過由下而上成長方法形成。在一些實施例中，磊晶層成長製程包含沉積階段及蝕刻階段，且沉積階段與蝕刻階段的比值由沉積階段及沉積階段之後的蝕刻階段的製程時間來決定。

在一些實施例中，第一磊晶層82的磊晶成長包含第一製程及第一製程之後的第二製程。在一些實施例中，第一製程中的沉積階段與蝕刻階段的比值(製程時間比值)大於第二製程中的沉積階段與蝕刻階段的比值。在一些實施例中，第一製程中的沉積階段與蝕刻階段的比值設定在約1.3至約1.5的範圍中，而第二製程中的沉積階段與蝕刻階段的比值設定在約1.11至約1.15的範圍中。在一些實施例中，第一製程的製程時間小於第二製程的製程時間。在一些實施例中，用於形成第一磊晶層82的製程氣體包含用於沉積合適摻雜物的SiH ₂Cl ₂以及用於蝕刻的HCl。在一些實施例中，使用SiH ₄代替或補充SiH ₂Cl ₂。在一些實施例中，進行兩個或多個沉積階段以及一個或多個蝕刻階段。在一些實施例中，進行一次第一製程(沉積及蝕刻)以及兩次第二製程(沉積及蝕刻)。

在一些實施例中，在透過第二製程形成第一磊晶層82之後，進行使用SiH ₄及HCl的混合物的處理約1分鐘至3分鐘。

在一些實施例中，用於第二磊晶層84的沉積階段與蝕刻階段的比值大於用於第一磊晶層82的第二製程中的沉積階段與蝕刻階段的比值。在一些實施例中，用於第二磊晶層84的沉積階段與蝕刻階段的比值設定在約1.18至約1.26的範圍中。在一些實施例中，用於形成第二磊晶層84的製程氣體包含用於沉積合適摻雜物的SiH ₂Cl ₂以及用於蝕刻的HCl。在一些實施例中，使用SiH ₄代替或補充SiH ₂Cl ₂。在一些實施例中，在相鄰的磊晶層之間不發生合併。

在一些實施例中，如第14E及14F圖所示，使用一個或多個蝕刻操作修整第二磊晶層84，以縮小寬度及高度。在一些實施例中，蝕刻為具有對磊晶層的結晶定向(110)(側面)較高蝕刻速率的選擇性蝕刻。在一些實施例中，蝕刻為使用例如SiH ₄或GeH ₄及HCl作為蝕刻氣體的電漿或化學蝕刻。在一些實施例中，修整包含使用GeH ₄及HCl作為蝕刻氣體的第一製程及在第一製程之後使用SiH ₄及HCl作為蝕刻氣體的的第二製程。在一些實施例中，第一製程的製程時間比第二製程的製程時間更短。

在一些實施例中，額外磊晶層(第三磊晶層)作為蓋層86(例如SiP層)形成於透過第二製程形成的層上方，如第14G圖所示。蓋層86在修整蝕刻期間保護下方層。在一些實施例中，在修整之後保留蓋層86，在其他實施例中，在修整中完全移除蓋層86。

第14E圖的高度H1對應至第14C圖的高度H0，而第14F圖的寬度W1對應至第14D圖的寬度W0。在一些實施例中，高度H1為高度H0的約85%-95%，而寬度W1為寬度W0的約70%-90%。在一些實施例中，以奈米為單位的垂直修整量(減少的高度)比水平修整量(減少的寬度)更少(例如30%-60%)。在一些實施例中，寬度W1在約32nm至約35nm的範圍中，且高度H1在約4.3nm至約4.9nm的範圍中。在一些實施例中，高度H1(例如在晶片上的10個點(例如10個場效電晶體)測量)的變化(最大值-最小值)大於約0.1nm且小於約0.8nm。在一些實施例中，寬度W1(例如在晶片上的10個點(例如10個場效電晶體)測量)的變化(最大值-最小值)大於約0.3nm且小於約1.0nm。透過上述的磊晶生長製程，獲得了更均勻尺寸(寬度及/或高度)的磊晶層。

在一些實施例中，從第一磊晶層82與側壁間隙壁55之間的界面測量橫向延伸量ΔW0或ΔW1(大致等於W0或W1-第一磊晶層在第一磊晶層82與側壁間隙壁55之間的界面處的寬度/2)。在一些實施例中，在修整之前，比值ΔW0/H0在約0.8至約0.9的範圍中。在一些實施例中，在修整之後，比值ΔW1/H1在約1.4至約1.8的範圍中。因此，如第14E及14F圖所示，在現有實施例中，得到較窄較高的第二磊晶層84。

在一些實施例中，p型場效電晶體的源極/汲極磊晶層包含相似於上述n型場效電晶體的第一磊晶層及第二磊晶層。在一些實施例中，第一磊晶層由摻雜B的SiGe製成。在一些實施例中，第一磊晶層的Ge含量在約15原子百分比至約30原子百分比的範圍中。在一些實施例中，第一磊晶層的B濃度在約1 × 10 ¹⁹atoms/cm ³至約1 × 10 ²¹atoms/cm ³的範圍中，而在其他實施例中，第一磊晶層的B濃度在約5 × 10 ¹⁹atoms/cm ³至約5 × 10 ²⁰atoms/cm ³的範圍中。在一些實施例中，第二磊晶層由摻雜B的SiGe製成。在一些實施例中，第二磊晶層的Ge含量在約20原子百分比至約35原子百分比的範圍中。在一些實施例中，第二磊晶層的B濃度等於或大於第一磊晶層的最大B濃度，且第二磊晶層的B濃度在約0.5 × 10 ²⁰atoms/cm ³至約1 × 10 ²¹atoms/cm ³的範圍中，而在其他實施例中，第二磊晶層的B濃度在約1 × 10 ²⁰atoms/cm ³至約5 × 10 ²⁰atoms/cm ³的範圍中。

在一些實施例中，不同於n型磊晶層，不進行參考第14A-14F圖解釋的修整操作。因此，p型磊晶層80P的寬度(最大寬度)大於n型磊晶層80N的寬度。

在形成源極/汲極磊晶層之後，如第15A及15B圖所示，第一蝕刻停止層65(etch stop layer，ESL)形成於犧牲閘極結構50及源極/汲極磊晶層80上方。第一蝕刻停止層65由氮化矽、SiON或其他合適的介電材料製成，且在一些實施例中，第一蝕刻停止層65具有厚度在約1nm至約20nm的範圍中。再者，第一層間介電(interlayer dielectric，ILD)層70形成於第一蝕刻停止層65上方。在一些實施例中，第一層間介電層70由氧化矽、SiON、SiOCN、SiOC、SiCN或不同於第一蝕刻停止層65的任何其他合適的介電材料製成。在形成第一層間介電層70之後，進行一個或多個平坦化操作(例如化學機械研磨(CMP))，以暴露犧牲閘極電極層54。在一些實施例中，在化學機械研磨操作之後，將第一層間介電層70稍微凹陷，且蓋介電層72形成於凹陷的第一層間介電層70上方。在一些實施例中，蓋介電層72包含氮化矽、SiON或SiCN。

接著，移除犧牲閘極電極層54及犧牲閘極介電層52。第一層間介電層70在移除犧牲閘極結構期間保護源極/汲極磊晶層80。犧牲閘極結構可透過使用電漿乾蝕刻及/或濕蝕刻移除。當犧牲閘極電極層54為多晶矽時，可使用濕蝕刻劑(例如四甲基氫氧化銨(tetramethyl ammonium hydroxide，TMAH))，以選擇性移除犧牲閘極電極層54。之後，透過使用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極介電層52。

在移除犧牲閘極結構之後，移除第一半導體層20，進而形成第二半導體層25的線或片(通道區)，如第15A及15B圖所示。第一半導體層20可透過使用可相對於第二半導體層25選擇性蝕刻第一半導體層20的蝕刻劑移除或蝕刻。由於形成內部間隙壁45，因此第一半導體層20的蝕刻停止於內部間隙壁45。

在釋放第二半導體層25的半導體線或片(通道區)之後，閘極介電層102形成圍繞每個通道區，再者，閘極電極層106形成於閘極介電層102上，如第16A及16B圖所示。在一些實施例中，用於n型全繞式閘極場效電晶體的閘極電極的結構及/或材料不同於用於p型全繞式閘極場效電晶體的閘極電極的結構及/或材料。

在某些實施例中，閘極介電層102包含一層或多層介電材料，例如氧化矽、氮化矽、高介電常數介電材料、其他合適的介電材料及/或前述之組合。高介電常數介電材料的範例包含HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO ₂-Al ₂O ₃)合金、其他合適的高介電常數介電材料及/或前述之組合。在一些實施例中，閘極介電層102包含形成於界面層101上方，界面層101形成於通道層上。閘極介電層102可透過化學氣相沉積、原子層沉積或任何合適方法形成。在一實施例中，閘極介電層102透過使用高順應性沉積製程(例如原子層沉積)形成，以確保形成具有一致厚度的閘極介電層圍繞每個通道層。在一實施例中，閘極介電層102的厚度在約1nm至約6nm的範圍中。

在本發明一些實施例中，一個或多個功函數調整層104形成於閘極介電層102上方。功函數調整層由導電材料製成，例如單一層的TiN、 TaN、 TaAlC、 TiC、 TaC、 Co、 Al、 TiAl、 HfTi、 TiSi、TaSi或TiAlC或這些材料的兩個或更多個的多層。用於n型通道場效電晶體的功函數調整層104N包含一個或多個TaN、 TaAlC、 TiN、 TiC、 Co、 TiAl、 HfTi、 TiSi及TaSi，而用於p型通道場效電晶體的功函數調整層104P包含一個或多個TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co。功函數調整層可透過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適製程形成。再者，功函數調整層可以為n型通道場效電晶體和p型通道場效電晶體使用不同的金屬層個別形成。

閘極電極層106形成於閘極介電層102上方，以圍繞每個通道層。閘極電極層106包含一層或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、 TiN、 WN、 TiAl、 TiAlN、 TaCN、 TaC、 TaSiN、金屬合金、其他合適的材料及/或前述之組合。在一些實施例中，用於n型場效電晶體的閘極電極層106N由不同於用於p型場效電晶體的閘極電極層106P的材料製成。

閘極電極層106可透過化學氣相沉積、原子層沉積、電鍍或其他合適方法形成。接著，透過使用例如化學機械研磨將閘極介電層及閘極電極層平坦化，直到暴露第一層間介電層70的頂表面。

在一些實施例中，用於金屬閘極電極的化學機械研磨製程包含多個製程。在一些實施例中，化學機械研磨之前的金屬閘極結構包含功函數調整層及頂部金屬層(例如W層)。用於化學機械研磨的第一製程是使用第一研磨漿(slurry)用於蝕刻頂部金屬層。第二製程是使用第二研磨漿蝕刻形成於第一層間介電層70的上表面上的功函數調整層。在一些實施例中，第二製程的研磨的下壓力大於第一製程的下壓力。化學機械研磨的第三製程是使用第三研磨漿進一步蝕刻功函數調整層及第一層間介電層70的一部分，以得到第16A及16B圖所示的結構。

在一些實施例中，第一研磨漿到第三研磨漿的一個或多個包含穩定劑，例如H ₂O ₂。在一些實施例中，在小水槽(例如10L-30L)中將穩定劑添加至研磨漿，且將具有穩定劑的研磨漿在攪拌或不攪拌的情況下靜置約50小時至約100小時。在一些實施例中，準備多個小水槽，且將小水槽的研磨漿倒入大水槽(例如100L-200L)。

本實施例的閘極化學機械研磨製程可改善金屬閘極的厚度或高度一致性。在一些實施例中，在晶圓中的金屬閘極高度變化(例如在晶圓的所有晶片的晶片上的相同位置測量)改善約40%，且在約4nm至約8nm的範圍中(最大值-最小值)。

在一些實施例中，在平坦化操作之後，將閘極電極層106凹陷，且蓋絕緣層(未顯示)形成於凹陷的閘極電極層106上方。蓋絕緣層包含一層或多層的氮化矽基材料，例如氮化矽。蓋絕緣層可透過沉積絕緣材料之後進行平坦化操作來形成。

再者，如第16A及16B圖所示，金屬閘極結構可透過凹槽或溝槽切割，並以介電材料填充凹槽或溝槽，進而形成閘極隔離牆75。在一些實施例中，凹槽或溝槽穿透基底10通過隔離絕緣層40。在一些實施例中，閘極隔離牆75由氮化矽或任何其他合適的介電材料製成。

接著，如第17A及17B圖所示，第二蝕刻停止層92形成於第一層間介電層70及閘極結構100上方，接著第二層間介電層90形成於第二蝕刻停止層92上方。在一些實施例中，第二蝕刻停止層92由氮化矽、SiON或任何其他合適的介電材料製成，且具有厚度在約1nm至約20nm的範圍中。在一些實施例中，第二層間介電層900由氧化矽、SiON、SiOCN、SiOC、SiCN或或任何其他合適的介電材料製成。

接著，一個或多個凹槽形成於第二層間介電層90的上部，且以硬遮罩材料95填充凹槽，如第18A及18B圖所示。在一些實施例中，硬遮罩材料95為多晶矽或非晶矽。接著，第一遮罩層112形成於第二層間介電層90及硬遮罩材料95上方，且第二遮罩層114形成於第一遮罩層112上方。接著，透過使用一個或多個光微影及蝕刻操作將第一遮罩層112及第二遮罩層114圖案化，形成具有開口的硬遮罩圖案。在一些實施例中，第一遮罩層112包含碳化鎢(WC)、TiN、TaN或任何其他合適材料。第二遮罩層114包含氧化矽、SiON、SiOC或任何其他合適材料。這些開口分別位於源極/汲極磊晶層80上方。

再者，用於源極/汲極接點的開口98形成於第二層間介電層90及第一層間介電層70中，如第19A及19B圖所示。在開口98的底部處，暴露源極/汲極磊晶層80。在一些實施例中，如第19A及19B圖所示，p型磊晶層80P及n型磊晶層80N兩者暴露於一個開口98中，以形成接觸p型磊晶層80P及n型磊晶層80N兩者的接點。在其他實施例中，p型磊晶層80P及n型磊晶層80N暴露於不同的開口98中。

接著，如第20A及20B圖所示，介電襯墊層118透過沉積及非等向性蝕刻操作形成於開口98的內部側壁上。在一些實施例中，介電襯墊層118由氮化矽、SiCN或任何其他合適材料製成。在一些實施例中，取決於設計及/或製程要求，介電襯墊層118的厚度在約1.5nm至約5nm的範圍中。

接著，一個或多個導電材料層形成於第一開口、第二開口及第三開口中以及第二層間介電層90上方，接著進行一個或多個平坦化操作，以暴露第二層間介電層90的上表面，進而形成接觸源極/汲極磊晶層80的源極/汲極接點120，如第21A及21B圖所示。在一些實施例中，源極/汲極接點120由一層或多層的Co、 Ru、 Cu、 W、 Ni、 Mo、 Al、 Ti或Ta或前述之合金製成。在一些實施例中，在形成源極/汲極接點120之前，矽化物層125(例如TiSi、NiSi或CoSi)形成於源極/汲極磊晶層80上。在一些實施例中，源極/汲極接點120包含由具有厚度在約1.1nm至約5nm的範圍中的TiN及/或TaN製成的阻障層以及由Co、 Ru、 Cu、 W、 Ni、 Mo及/或Al製成的主體層。在一些實施例中，沒有形成阻障層，且主體層為單一金屬層。

第22圖顯示金屬閘極高度與n型源極/汲極磊晶層高度之間的關係。在一些實施例中，閘極電極的頂部高於源極/汲極磊晶層的頂部。在一些實施例中，金屬閘極高度與源極/汲極磊晶層高度之間的差值H2在約1nm至約12nm的範圍中，且在約3nm至約10nm的範圍中。在一些實施例中，差值H2(例如在晶片上的10個點(例如10個場效電晶體)測量)的變化(最大值-最小值)大於約0.5nm且小於約1.5nm。當差值H2大於此範圍時，缺陷晶片的數量可能增加(例如約10倍至約500倍)。當差值H2小於此範圍時，可能發生源極/汲極接點與金屬閘極電極之間的短路。

在上述實施例中，抑制了閘極電極及/或源極/汲極磊晶層的高度變化，進而可改善形成源極/汲極接點的製程及設計裕度。此外，較窄且較高的源極/汲極磊晶層也改善了用以形成源極/汲極接點的製程及設計裕度。

應理解的是，本文不需要討論所有優點，且對於所有實施例或範例來說，不需要特定優點，且其他實施例或範例可提供不同的優點。

依據本發明實施例的一方面，在半導體裝置的製造方法中，形成鰭結構，在鰭結構中，第一半導體層及第二半導體層交替堆疊於基底上方；在鰭結構上方形成犧牲閘極結構；蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，進而形成源極/汲極空間；在源極/汲極空間中形成底部磊晶層；在底部磊晶層上方形成第一磊晶層；以及在第一磊晶層上方形成第二磊晶層。當形成第一磊晶層時，進行第一製程及第一製程之後的第二製程，第一製程及第二製程皆包含沉積階段及沉積階段之後的蝕刻階段。第一製程的沉積階段與蝕刻階段的製程時間比值大於第二製程的沉積階段與蝕刻階段的製程時間比值。在一個或多個上述及/或以下實施例中，第一製程的沉積階段與蝕刻階段的製程時間比值在1.3至1.5的範圍中。在一個或多個上述及/或以下實施例中，第二製程的沉積階段與蝕刻階段的製程時間比值在1.11至1.15的範圍中。在一個或多個上述及/或以下實施例中，形成第二磊晶層的步驟包括沉積階段及沉積階段之後的蝕刻階段。在一個或多個上述及/或以下實施例中，形成第二磊晶層的沉積階段與蝕刻階段的製程時間比值大於形成第一磊晶層的第一製程的沉積階段與蝕刻階段的製程時間比值。在一個或多個上述及/或以下實施例中，形成第二磊晶層的沉積階段與蝕刻階段的製程時間比值在1.18至1.26的範圍中。在一個或多個上述及/或以下實施例中，沉積階段的製程氣體包含SiH ₂Cl ₂，且蝕刻階段的製程氣體包含HCl。在一個或多個上述及/或以下實施例中，在形成第一磊晶層與形成第二磊晶層之間進行使用SiH ₄及HCl的處理。

依據本發明實施例的另一方面，在半導體裝置的製造方法中，形成鰭結構，在鰭結構中，第一半導體層及第二半導體層交替堆疊於基底上方；在鰭結構上方形成犧牲閘極結構，犧牲閘極結構包含犧牲閘極介電層及犧牲閘極電極層；蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，進而形成源極/汲極空間；在源極/汲極空間中形成底部磊晶層；在底部磊晶層上方形成第一磊晶層；在第一磊晶層上方形成第二磊晶層；以及透過進行修整操作縮小第二磊晶層的寬度。在修整操作之後的第二磊晶層的寬度為在修整操作之前的第二磊晶層的寬度的70%-90%。在一個或多個上述及/或以下實施例中，在修整操作之後的第二磊晶層的寬度變化大於0.3nm且小於1.0nm。在一個或多個上述及/或以下實施例中，從犧牲閘極介電層與第二半導體層的最上方一個之間的界面測量的在修整操作之後的第二磊晶層的高度為在修整操作之前的第二磊晶層的高度的85%-95%。在一個或多個上述及/或以下實施例中，在修整操作之後的第二磊晶層的高度變化大於0.1nm且小於0.8nm。在一個或多個上述及/或以下實施例中，在第二磊晶層上方形成第三磊晶層。在一個或多個上述及/或以下實施例中，在修整操作之後，保留第三磊晶層。在一個或多個上述及/或以下實施例中，修整操作的源氣體包含HCl及GeH ₄或SiH ₄的至少一者。在一個或多個上述及/或以下實施例中，半導體裝置包含p型場效電晶體(FET)及n型場效電晶體，且p型場效電晶體的源極/汲極磊晶層不作修整操作。

依據本發明實施例的另一方面，在半導體裝置的製造方法中，形成鰭結構，在鰭結構中，第一半導體層及第二半導體層交替堆疊於基底上方；在鰭結構上方形成犧牲閘極結構；蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，進而形成源極/汲極空間；在源極/汲極空間中形成底部磊晶層；在底部磊晶層上方形成介電層；在第二半導體層的橫向末端表面上方形成第一磊晶層；在第一磊晶層上方形成第二磊晶層；以及透過進行修整操作縮小第二磊晶層的寬度。當形成第一磊晶層時，進行第一製程及第一製程之後的第二製程，第二製程及形成第二磊晶層各包含沉積階段及沉積階段之後的蝕刻階段，第二製程的沉積階段與蝕刻階段的製程時間比值小於形成第二磊晶層的沉積階段與蝕刻階段的製程時間比值。在一個或多個上述及/或以下實施例中，第二磊晶層接觸介電層。在一個或多個上述及/或以下實施例中，修整操作包含使用包含HCl及GeH ₄的源氣體的第一製程及使用包含HCl及SiH ₄的源氣體的第二製程。在一個或多個上述及/或以下實施例中，第二製程的沉積階段與蝕刻階段的製程時間比值在1.11至1.15的範圍中。在一個或多個上述及/或以下實施例中，形成第二磊晶層的沉積階段與蝕刻階段的製程時間比值在1.18至1.26的範圍中。

依據本發明實施例的另一方面，半導體裝置包含複數個場效電晶體(FETs)，場效電晶體的每一者包含:複數個半導體片或半導體線，設置並垂直排列於底部鰭結構上方，底部鰭結構設置於基底上方；閘極電極；以及源極/汲極磊晶層。複數個場效電晶體的源極/汲極磊晶層的頂部與閘極電極的頂部之間的高度差值在0.5nm至1.5nm的範圍中。在一個或多個上述及/或以下實施例中，複數個場效電晶體的源極/汲極磊晶層的高度變化在0.1nm至0.8nm的範圍中。在一個或多個上述及/或以下實施例中，複數個場效電晶體的源極/汲極磊晶層的寬度變化在0.3nm至1.0nm的範圍中。在一個或多個上述及/或以下實施例中，半導體裝置更包含底部磊晶層，設置於形成於底部鰭結構中的凹口中。在一個或多個上述及/或以下實施例中，半導體裝置更包含介電層，位於底部磊晶層與源極/汲極磊晶層之間。

依據本發明實施例的另一方面，半導體裝置包含複數個全繞式閘極場效電晶體(GAA FETs)，複數個全繞式閘極場效電晶體的每一者包含:半導體片或半導體線，設置並垂直排列於底部鰭結構上方，底部鰭結構設置於基底上方；閘極電極；以及源極/汲極磊晶層。在複數個全繞式閘極場效電晶體的至少一者中，閘極電極的頂部與源極/汲極磊晶層的頂部之間的高度差值等於或小於12nm。在一個或多個上述及/或以下實施例中，高度差值在3nm至12nm的範圍中。在一個或多個上述及/或以下實施例中，複數個全繞式閘極場效電晶體的源極/汲極磊晶層的頂部與閘極電極的頂部之間的高度差值的變化在0.5nm至1.5nm的範圍中。在一個或多個上述及/或以下實施例中，複數個全繞式閘極場效電晶體的源極/汲極磊晶層的高度變化在0.1nm至0.8nm的範圍中。在一個或多個上述及/或以下實施例中，複數個全繞式閘極場效電晶體的源極/汲極磊晶層的寬度變化在0.3nm至1.0nm的範圍中。在一個或多個上述及/或以下實施例中，半導體裝置更包含底部磊晶層，設置於形成於底部鰭結構中的凹口中。在一個或多個上述及/或以下實施例中，半導體裝置更包含介電層，位於底部磊晶層與源極/汲極磊晶層之間。在一個或多個上述及/或以下實施例中，複數個全繞式閘極場效電晶體包含n型全繞式閘極場效電晶體及p型全繞式閘極場效電晶體，且n型全繞式閘極場效電晶體的源極/汲極磊晶層的寬度小於p型全繞式閘極場效電晶體的源極/汲極磊晶層的寬度。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

10:基底 11:井區 12:摻雜物 15:遮罩層 15A:第一遮罩層 15B:第二遮罩層 20:第一半導體層 25:第二半導體層 30:鰭結構 35:第一襯墊層 40:隔離絕緣層 41:絕緣材料層 45:內部間隙壁 48:介電層 50,50’:犧牲閘極結構 52:犧牲閘極介電層 53:毯覆層 54:犧牲閘極電極層 55:側壁間隙壁 55A:第一側壁間隙壁 55B:第二側壁間隙壁 56:墊氮化矽層 58:氧化矽遮罩層 60:溝槽 65:第一蝕刻停止層 70:第一層間介電層 72:蓋介電層 75:閘極隔離牆 80:源極/汲極磊晶層 80N:n型磊晶層 80P:p型磊晶層 81:底部磊晶層 82:第一磊晶層 84:第二磊晶層 86:蓋層 90:第二層間介電層 92:第二蝕刻停止層 95:硬遮罩材料 98:開口 101:界面層 102:閘極介電層 104,104N,104P:功函數調整層 106,106N,106P:閘極電極層 112:第一遮罩層 114:第二遮罩層 118:介電襯墊層 120:源極/汲極接點 125:矽化物層 H0,H1,T1:高度 H2:差值 W0,W1,L1:寬度 ΔW0,ΔW1:橫向延伸量

根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。第1、2、3、4、5、6、7、8圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段的示意圖。第9A及9B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第10A及10B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第11A及11B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第12A及12B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第13A及13B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第14A、14B、14C、14D、14E、14F、14G圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段的示意圖。第15A及15B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第16A及16B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第17A及17B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第18A及18B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第19A及19B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第20A及20B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第21A及21B圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段之一的示意圖。第22圖顯示依據本發明一實施例，半導體裝置的順序製造操作的各階段的示意圖。

82:第一磊晶層

84:第二磊晶層

90:第二層間介電層

92:第二蝕刻停止層

104:功函數調整層

106:閘極電極層

H2:差值

Claims

一種半導體裝置的製造方法，包括: 形成一鰭結構，在該鰭結構中，複數個第一半導體層及複數個第二半導體層交替堆疊於一基底上方；在該鰭結構上方形成一犧牲閘極結構；蝕刻該鰭結構未被該犧牲閘極結構覆蓋的一源極/汲極區，進而形成一源極/汲極空間；在該源極/汲極空間中形成一底部磊晶層；在該底部磊晶層上方形成一第一磊晶層；以及在該第一磊晶層上方形成一第二磊晶層，其中: 形成該第一磊晶層的步驟包括一第一製程及該第一製程之後的一第二製程，該第一製程及該第二製程皆包含一沉積階段及該沉積階段之後的一蝕刻階段，且該第一製程的該沉積階段與該蝕刻階段的製程時間比值大於該第二製程的該沉積階段與該蝕刻階段的製程時間比值。
如請求項1之半導體裝置的製造方法，其中該第一製程的該沉積階段與該蝕刻階段的製程時間比值在1.3至1.5的範圍中。
如請求項1之半導體裝置的製造方法，其中該第二製程的該沉積階段與該蝕刻階段的製程時間比值在1.11至1.15的範圍中。
如請求項1之半導體裝置的製造方法，其中: 形成該第二磊晶層的步驟包括一沉積階段及該沉積階段之後的一蝕刻階段，且形成該第二磊晶層的該沉積階段與該蝕刻階段的製程時間比值大於形成該第一磊晶層的該第一製程的該沉積階段與該蝕刻階段的製程時間比值。
如請求項4之半導體裝置的製造方法，其中形成該第二磊晶層的該沉積階段與該蝕刻階段的製程時間比值在1.18至1.26的範圍中。
如請求項1之半導體裝置的製造方法，其中該沉積階段的製程氣體包含SiH ₂Cl ₂，且該蝕刻階段的製程氣體包含HCl。
如請求項1之半導體裝置的製造方法，更包括:在形成該第一磊晶層與形成該第二磊晶層之間進行使用SiH ₄及HCl的處理。
一種半導體裝置，包括: 複數個全繞式閘極場效電晶體，該複數個全繞式閘極場效電晶體的每一者包含: 複數個半導體片或半導體線，設置並垂直排列於一底部鰭結構上方，該底部鰭結構設置於一基底上方；一閘極電極；以及一源極/汲極磊晶層，其中在該複數個全繞式閘極場效電晶體的至少一者中，該閘極電極的頂部高於該源極/汲極磊晶層的頂部，且該閘極電極的頂部與該源極/汲極磊晶層的頂部之間的一高度差值等於或小於12nm。
如請求項8之半導體裝置，其中該高度差值在3nm至12nm的範圍中。
如請求項8之半導體裝置，其中該複數個全繞式閘極場效電晶體的該源極/汲極磊晶層的頂部與該閘極電極的頂部之間的高度差值的變化在0.5nm至1.5nm的範圍中。
如請求項8之半導體裝置，其中該複數個全繞式閘極場效電晶體的該源極/汲極磊晶層的高度變化在0.1nm至0.8nm的範圍中。
如請求項8之半導體裝置，其中該複數個全繞式閘極場效電晶體的該源極/汲極磊晶層的寬度變化在0.3nm至1.0nm的範圍中。
如請求項8之半導體裝置，更包括: 一底部磊晶層，設置於形成於該底部鰭結構中的一凹口中。
如請求項13之半導體裝置，更包括: 一介電層，位於該底部磊晶層與該源極/汲極磊晶層之間。
如請求項8之半導體裝置，其中: 該複數個全繞式閘極場效電晶體包含一n型全繞式閘極場效電晶體及一p型全繞式閘極場效電晶體，且該n型全繞式閘極場效電晶體的該源極/汲極磊晶層的寬度小於該p型全繞式閘極場效電晶體的該源極/汲極磊晶層的寬度。
一種半導體裝置，包括: 複數個全繞式閘極場效電晶體，該複數個全繞式閘極場效電晶體的每一者包含: 複數個半導體片或半導體線，設置並垂直排列於一底部鰭結構上方，該底部鰭結構設置於一基底上方；一閘極電極；以及一源極/汲極磊晶層，其中該複數個全繞式閘極場效電晶體的該源極/汲極磊晶層的頂部與該閘極電極的頂部之間的高度差值在0.5nm至1.5nm的範圍中。
如請求項16之半導體裝置，其中該複數個全繞式閘極場效電晶體的該源極/汲極磊晶層的高度變化在0.1nm至0.8nm的範圍中。
如請求項16之半導體裝置，其中該複數個全繞式閘極場效電晶體的該源極/汲極磊晶層的寬度變化在0.3nm至1.0nm的範圍中。
如請求項16之半導體裝置，更包括: 一底部磊晶層，設置於形成於該底部鰭結構中的一凹口中。
如請求項19之半導體裝置，更包括: 一介電層，位於該底部磊晶層與該源極/汲極磊晶層之間。