CN109671621B - Cmos器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种CMOS器件及其制备方法。该制备方法包括以下步骤：S1，提供衬底，衬底上分别形成有NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区，PMOS晶体管具有第二源/漏区；S2，采用包括第一金属的材料在第一源/漏区的表面形成第一金属硅化物层，并采用包括第二金属的材料在第二源/漏区的表面形成第二金属硅化物层，第一金属与第二金属的功函数独立地满足4.3～5eV；S3，形成覆盖于第一金属硅化物层表面的第三金属硅化物层，并形成覆盖于第二金属硅化物层表面的第四金属硅化物层，第三金属硅化物层的功函数低于第四金属硅化物层的功函数。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种CMOS器件及其制备方法
背景技术
随着CMOS技术代进入16/14nm及以下技术节点，源漏区接触电阻对器件性能的提升起着至关重要的作用。
为了减小源漏区接触电阻，现有技术中通常在N/P MOS晶体管的源漏区上形成金属硅化物，以改进其电学性能。然而，传统的CMOS器件中通常只采用一种金属硅化物，从而难以使N/P MOS晶体管同时具有低接触电阻率；并且，由于杂质B在锗硅源漏中的固浓度限制，相比NMOS晶体管，降低PMOS晶体管的接触电阻率更富有挑战。
发明内容
本发明的主要目的在于提供一种CMOS器件及其制备方法，以解决现有技术中难以使N/P MOS晶体管同时具有低接触电阻率的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种CMOS器件的制备方法，包括以下步骤：S1，提供衬底，衬底上分别形成有NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区，PMOS晶体管具有第二源/漏区；S2，采用包括第一金属的材料在第一源/漏区的表面形成第一金属硅化物层，并采用包括第二金属的材料在第二源/漏区的表面形成第二金属硅化物层，第一金属与第二金属的功函数独立地满足4.3～5eV中的任一数值；S3，形成覆盖于第一金属硅化物层表面的第三金属硅化物层，并形成覆盖于第二金属硅化物层表面的第四金属硅化物层，第三金属硅化物层的功函数低于第四金属硅化物层的功函数。
进一步地，步骤S3包括以下步骤：在第一金属硅化物层的表面沉积第三金属，并在第二金属硅化物层的表面沉积第四金属，第三金属的功函数低于第四金属的功函数，优选第三金属的功函数为2.0～4.3eV，更优选第三金属为Er、La和Hf中的任一种或多种，优选第四金属的功函数为5～5.65eV，更优选第四金属为Pt、Ir和Se中的任一种或多种；对第一源/漏区和第二源/漏区进行第二退火处理，以形成第三金属硅化物层和第四金属硅化物层，优选第二退火处理的温度为500～600℃。
进一步地，第三金属和第四金属的厚度独立地满足5～10nm，且第一金属硅化物层和第二金属硅化物层的厚度独立地满足1～3nm。
进一步地，步骤S3包括以下步骤：在第一金属硅化物层的表面注入第三金属离子，并在第二金属硅化物层的表面注入第四金属离子，第三金属离子的功函数低于第四金属离子的功函数，优选第三金属离子的功函数为2.0～4.3eV，更优选第三金属离子为Er3+、La3+、Hf2+和Hf4+中的任一种或多种，优选第四金属离子的功函数为5～5.65eV，更优选第四金属离子为Pt2+、Pt3+、Pt4+、Pt5+、Pt6+、Ir2+、Ir4+、Ir6+、Se2+和Se4+中的任一种或多种；对第一源/漏区和第二源/漏区进行第二退火处理，以形成第三金属硅化物层和第四金属硅化物层，优选第二退火处理的温度为500～600℃。
进一步地，第三金属离子的注入剂量为1021～1022/cm3；第四金属离子的注入剂量为1021～1022/cm3。
进一步地，NMOS晶体管还包括第一栅极，第一栅极位于衬底上，且第一源/漏区位于第一栅极两侧的衬底中；PMOS晶体管还包括第二栅极，第二栅极位于衬底上，且第二源/漏区位于第二栅极两侧的衬底中。
进一步地，在步骤S1之前，制备方法还包括以下步骤：分别形成包裹于第一栅极表面以及第二栅极表面的侧墙；在衬底上形成层间介质层，并去除层间介质层中与第一源/漏区以及第二源/漏区对应的部分，以使第一源/漏区以及第二源/漏区的表面裸露。
进一步地，第一金属硅化物层与第二金属硅化物层独立地选自钛基硅化物、钴基硅化物和镍基硅化物中的任一种或多种。
进一步地，步骤S2包括以下步骤：分别在第一源/漏区和第二源/漏区的表面沉积钛金属；分别对第一源/漏区和第二源/漏区进行第一退火处理，以形成第一金属硅化物层和第二金属硅化物层，优选第一退火处理的温度为500～600℃。
根据本发明的另一方面，提供了一种CMOS器件，包括衬底、NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区，PMOS晶体管具有第二源/漏区，CMOS器件还包括：第一金属硅化物层，覆盖于第一源/漏区的表面；第二金属硅化物层，覆盖于第二源/漏区的表面，形成第一金属硅化物层的第一金属与形成第二金属硅化物层的第二金属的功函数独立地满足4.3～5eV；第三金属硅化物层，覆盖于第一金属硅化物层表面；第四金属硅化物层，覆盖于第二金属硅化物层表面，第三金属硅化物层的功函数低于第四金属硅化物层的功函数。
进一步地，第一金属硅化物层和第二金属硅化物层独立地选自钛基硅化物、钴基硅化物和镍基硅化物中的任一种。
进一步地，形成第三金属硅化物层的第三金属选自Er、La和Hf中的任一种；形成第四金属硅化物层的第四金属选自Pt、Ir和Se中的任一种。
应用本发明的技术方案，提供了一种CMOS器件的制备方法，通过在N/P MOS晶体管中的源/漏区表面分别形成双层金属硅化物，与现有CMOS工艺兼容；并且，NMOS晶体管中采用低功函数金属硅化物，能够使其形成低电子肖特基势垒
而PMOS晶体管中采用高功函数金属硅化物，能够使其形成低空穴肖特基势垒
从而同时降低了NMOS晶体管和PMOS晶体管的源漏接触电阻率，进而提升了器件性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的CMOS器件的制备方法中，在第一源/漏区的表面形成第一金属硅化物层，并在第二源/漏区的表面形成第二金属硅化物层后的基体剖面结构示意图；
图2示出了在图1所示的第一源/漏区的表面形成第一金属硅化物层，并在第二源/漏区的表面形成第二金属硅化物层后的基体剖面结构示意图；
图3示出了形成覆盖于图2所示的第二金属硅化物层表面的第四金属硅化物层后的基体剖面结构示意图；
图4示出了在图1所示的第一金属硅化物层的表面注入第三金属离子，并在第二金属硅化物层的表面注入第四金属离子后的基体剖面结构示意图；
图5示出了形成覆盖于图1所示的第一金属硅化物层表面的第三金属硅化物层，并形成覆盖于图2所示的第二金属硅化物层表面的第四金属硅化物层后的基体剖面结构示意图；
图6示出了在本申请实施方式所提供的一种CMOS器件的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；210、第一源/漏区；220、第一栅极；310、第二源/漏区；320、第二栅极；40、第一金属硅化物层；50、第二金属硅化物层；60、第三金属硅化物层；610、第三金属离子；70、第四金属硅化物层；710、第四金属离子；80、侧墙；90、层间介质层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中CMOS器件中通常只采用一种金属硅化物，从而难以使N/P MOS晶体管同时具有低接触电阻率。本发明的发明人针对上述问题进行研究，提出了一种CMOS器件的制备方法，如图1至图5所示，包括以下步骤：S1，提供衬底10，衬底10上分别形成有NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区210，PMOS晶体管具有第二源/漏区310；S2，采用包括第一金属的材料在第一源/漏区210的表面形成第一金属硅化物层40，并采用包括第二金属的材料在第二源/漏区310的表面形成第二金属硅化物层50，上述第一金属与上述第二金属的功函数独立地满足4.3～5eV中的任一数值；S3，形成覆盖于第一金属硅化物层40表面的第三金属硅化物层60，并形成覆盖于第二金属硅化物层50表面的第四金属硅化物层70，第三金属硅化物层60的功函数低于第四金属硅化物层70的功函数。
上述制备方法通过在N/P MOS晶体管中的源/漏区表面分别形成双层金属硅化物，与现有CMOS工艺兼容；并且，NMOS晶体管中采用低功函数金属硅化物，能够使其形成低电子肖特基势垒
而PMOS晶体管中采用高功函数金属硅化物，能够使其形成低空穴肖特基势垒
从而同时降低了NMOS晶体管和PMOS晶体管的源漏接触电阻率，进而提升了器件性能。
下面将更详细地描述根据本发明提供的CMOS器件的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行步骤S1：提供衬底10，衬底10上分别形成有NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区210，PMOS晶体管具有第二源/漏区310，如图1所示。
上述衬底10可以为硅衬底、锗衬底、氮化镓衬底、玻璃衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。优选地，上述衬底10为硅衬底。
上述NMOS晶体管还包括第一栅极220和第二栅极320，第一栅极220位于衬底10上，且第一源/漏区210位于第一栅极220两侧的衬底10中；第二栅极320位于衬底10上，且第二源/漏区310位于第二栅极320两侧的衬底10中，如图1所示。
上述第一栅极220和上述第二栅极320可以包括位于衬底10表面的栅介质层以及位于栅介质层上的栅极结构，形成该栅介质层的材料为高K介电材料，高K介电材料可以选自氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛和氧化铪锆中的任一种或或多种。该栅介质层和衬底10之间还形成有栅氧层(图中未示出)，栅氧层的材料可以为氧化硅。
上述第一源/漏区210可以为N型掺杂的硅。形成该第一源/漏区210的工艺过程可以包括：在衬底10上形成掩膜层(图中未示出)，掩膜层的厚度大于或等于后续形成的第一源/漏区210的厚度，掩膜层具有暴露第一栅极220两侧区域的开口，开口的宽度和位置与第一源/漏区210的宽度和位置相对应；沿开口刻蚀第一栅极220两侧区域的衬底10，以形成凹槽；采用选择性外延工艺在凹槽中填充硅材料，并注入N型杂质离子，以形成第一源/漏区210。
上述第二源/漏区310可以为硅锗，以在PMOS晶体管的沟道区产生压应力，形成该第二源/漏区310的工艺过程可以包括：在衬底10上形成掩膜层(图中未示出)，掩膜层的厚度大于或等于后续形成的第二源/漏区310的厚度，掩膜层具有暴露第二栅极320两侧区域的开口，开口的宽度和位置与第二源/漏区310的宽度和位置相对应；沿开口刻蚀第二栅极320两侧区域的衬底10，以形成凹槽；采用选择性外延工艺在凹槽中充硅锗材料，并注入P型杂质离子，以形成第二源/漏区310。
在步骤S1之前，优选地，上述制备方法还包括以下步骤：分别形成包裹于第一栅极220表面和第二栅极320表面的侧墙80；在衬底10上形成层间介质层90，并去除层间介质层90中与第一源/漏区210以及第二源/漏区310对应的部分，以使第一源/漏区210以及第二源/漏区310的表面裸露，如图1所示。
在完成上述步骤S1之后，执行步骤S2：采用包括第一金属的材料在第一源/漏区210的表面形成第一金属硅化物层40，并采用包括第二金属的材料在第二源/漏区310的表面形成第二金属硅化物层50，上述第一金属与上述第二金属的功函数独立地满足4.3～5eV。
上述第一金属硅化物层40与第二金属硅化物层50可以独立地选自钛基硅化物、钴基硅化物和镍基硅化物中的任一种或多种。
在一种优选的实施方式中，上述第一金属硅化物层40与第二金属硅化物层50均为钛基硅化物，此时，上述步骤S2包括以下步骤：分别在第一源/漏区210和第二源/漏区310的表面沉积钛金属；分别对第一源/漏区210和第二源/漏区310进行第一退火处理，以形成第一金属硅化物层40和第二金属硅化物层50。
为了有效地减小源漏区接触电阻，更为优选地，上述第一退火处理的温度为500～600℃。
在上述优选的实施方式中，可以先将层间介质材料沉积覆盖于整个NMOS晶体管和PMOS晶体管上方，然后通过光刻技术使NMOS晶体管中的第一源/漏区210以及PMOS晶体管中的第二源/漏区310表面裸露，以形成分别与其连通的接触孔，从而得到如图2所示的层间介质层90；然后在接触孔中选择性外延生长钛金属薄层，退火后得到上述第一金属硅化物层40和上述第二金属硅化物层50。
在完成上述步骤S2之后，执行步骤S3：形成覆盖于第一金属硅化物层40表面的第三金属硅化物层60，并形成覆盖于第二金属硅化物层50表面的第四金属硅化物层70，第三金属硅化物层60的功函数低于第四金属硅化物层70的功函数。
上述步骤S3的工艺步骤可以包括：先采用光刻工艺形成覆盖于第二金属硅化物层50上方的光刻胶作为掩膜，而第一金属硅化物层40表面裸露，如图2所示，然后在第一金属硅化物层40的裸露表面沉积第三金属或注入第三金属离子610；然后去除第二金属硅化物层50上方的光刻胶，以使第二金属硅化物层50表面裸露，并采用光刻工艺形成覆盖于第一金属硅化物层40上方的光刻胶作为掩膜，如图3所示；然后在第二金属硅化物层50的裸露表面沉积第四金属或注入第四金属离子710，去除光刻胶后如图4所示；最后对上述第一金属硅化物层40表面和上述第二金属硅化物层50表面进行退火处理，以得到第三金属硅化物层60和第四金属硅化物层70，如图5所示。
在一种优选的实施方式中，上述步骤S3包括以下步骤：在第一金属硅化物层40的表面沉积第三金属，并在第二金属硅化物层50的表面沉积第四金属，第三金属的功函数低于第四金属的功函数；对第一源/漏区210和第二源/漏区310进行第二退火处理，以形成第三金属硅化物层60和第四金属硅化物层70。
在上述优选的实施方式中，更为优选地，上述第三金属的功函数为2.0～4.3eV，进一步优选地，上述第三金属为Er、La和Hf中的任一种或多种；更为优选地，第四金属的功函数为5～5.65eV，进一步优选地，上述第四金属为Pt、Ir和Se中的任一种或多种。并且，更为优选地，上述第二退火处理的温度为500～600℃。
为了有效地减小源漏区接触电阻，更为优选地，上述第三金属和上述第四金属的厚度独立地满足5～10nm，同时上述第一金属硅化物层40和上述第二金属硅化物层50的厚度独立地满足1～3nm。
在另一种优选的实施方式中，上述步骤S3包括以下步骤：在第一金属硅化物层40的表面注入第三金属离子610，并在第二金属硅化物层50的表面注入第四金属离子710，如图4所示，第三金属离子610的功函数低于第四金属离子710的功函数；对第一源/漏区210和第二源/漏区310进行第二退火处理，以形成第三金属硅化物层60和第四金属硅化物层70，如图5所示。
在上述优选的实施方式中，更为优选地，上述第三金属离子610的功函数为2.0～4.3eV，进一步优选地，上述第三金属离子610为Er3+、La3+、Hf2+和Hf4+中的任一种或多种；更为优选地，上述第四金属离子710的功函数为5～5.65eV，进一步优选地，上述第四金属离子710为Pt2+、Pt3+、Pt4+、Pt5+、Pt6+、Ir2+、Ir4+、Ir6+、Se2+和Se4+中的任一种或多种。并且，更为优选地，上述第二退火处理的温度为500～600℃。
为了有效地减小源漏区接触电阻，更为优选地，上述第三金属离子610的注入剂量为1021～1022/cm3；上述第四金属离子710的注入剂量为1021～1022/cm3。
根据本发明的另一方面，还提供了一种CMOS器件，如图6所示，包括衬底10、NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区210，PMOS晶体管具有第二源/漏区310，CMOS器件还包括第一金属硅化物层40、第二金属硅化物层50、第三金属硅化物层60和第四金属硅化物层70，第一金属硅化物层40覆盖于第一源/漏区210的表面；第二金属硅化物层50覆盖于第二源/漏区310的表面，形成上述第一金属硅化物层40的第一金属与形成上述第二金属硅化物层50的第二金属的功函数独立地满足4.3～5eV；第三金属硅化物层60覆盖于第一金属硅化物层40表面；第四金属硅化物层70覆盖于第二金属硅化物层50表面，第三金属硅化物层60的功函数低于第四金属硅化物层70的功函数。
由于本发明的上述CMOS器件中NMOS晶体管中采用低功函数金属硅化物，能够使其形成低电子肖特基势垒
而PMOS晶体管中采用高功函数金属硅化物，能够使其形成低空穴肖特基势垒
从而同时降低了NMOS晶体管和PMOS晶体管的源漏接触电阻率，进而提升了器件性能。
在本发明的上述CMOS器件中，优选地，上述第一金属硅化物层40和第二金属硅化物层50独立地选自钛基硅化物、钴基硅化物和镍基硅化物中的任一种。优选地，形成上述第三金属硅化物层60的第三金属选自Er、La和Hf中的任一种；形成上述第四金属硅化物层70的第四金属选自Pt、Ir和Se中的任一种。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1、通过在N/P MOS晶体管中的源/漏区表面分别形成双层金属硅化物，与现有CMOS工艺兼容；
2、NMOS晶体管中采用低功函数金属硅化物，能够使其形成低电子肖特基势垒
而PMOS晶体管中采用高功函数金属硅化物，能够使其形成低空穴肖特基势垒
从而同时降低了NMOS晶体管和PMOS晶体管的源漏接触电阻率，进而提升了器件性能；
3、第三金属硅化物层和第四金属硅化物层是通过分别向第一金属硅化物层和第二金属硅化物层注入金属离子或沉积金属薄层后经退火形成，从而制备工艺简化。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (22)
1.一种CMOS器件的制备方法，其特征在于，包括以下步骤：
S1，提供衬底(10)，所述衬底(10)上分别形成有NMOS晶体管和PMOS晶体管，所述NMOS晶体管具有第一源/漏区(210)，所述PMOS晶体管具有第二源/漏区(310)；
S2，采用包括第一金属的材料在所述第一源/漏区(210)的表面形成第一金属硅化物层(40)，并采用包括第二金属的材料在所述第二源/漏区(310)的表面形成第二金属硅化物层(50)，所述第一金属与所述第二金属的功函数独立地满足4.3～5eV中的任一数值；
S3，形成覆盖于所述第一金属硅化物层(40)表面的第三金属硅化物层(60)，并形成覆盖于所述第二金属硅化物层(50)表面的第四金属硅化物层(70)，所述第三金属硅化物层(60)的功函数低于所述第四金属硅化物层(70)的功函数，
所述NMOS晶体管还包括第一栅极(220)，所述第一栅极(220)位于所述衬底(10)上，且所述第一源/漏区(210)位于所述第一栅极(220)两侧的所述衬底(10)中；
所述PMOS晶体管还包括第二栅极(320)，所述第二栅极(320)位于所述衬底(10)上，且所述第二源/漏区(310)位于所述第二栅极(320)两侧的所述衬底(10)中。
2.根据权利要求1所述的制备方法，其特征在于，所述步骤S3包括以下步骤：
在所述第一金属硅化物层(40)的表面沉积第三金属，并在所述第二金属硅化物层(50)的表面沉积第四金属，所述第三金属的功函数低于所述第四金属的功函数；
对所述第一源/漏区(210)和所述第二源/漏区(310)进行第二退火处理，以形成所述第三金属硅化物层(60)和所述第四金属硅化物层(70)。
3.根据权利要求2所述的制备方法，其特征在于，所述第三金属的功函数为2.0～4.3eV。
4.根据权利要求3所述的制备方法，其特征在于，所述第三金属为Er、La和Hf中的任一种或多种。
5.根据权利要求2所述的制备方法，其特征在于，所述第四金属的功函数为5～5.65eV。
6.根据权利要求5所述的制备方法，其特征在于，所述第四金属为Pt、Ir和Se中的任一种或多种。
7.根据权利要求2所述的制备方法，其特征在于，所述第二退火处理的温度为500～600℃。
8.根据权利要求2所述的制备方法，其特征在于，所述第三金属和所述第四金属的厚度独立地满足5～10nm，且所述第一金属硅化物层(40)和第二金属硅化物层(50)的厚度独立地满足1～3nm。
9.根据权利要求1所述的制备方法，其特征在于，所述步骤S3包括以下步骤：
在所述第一金属硅化物层(40)的表面注入第三金属离子(610)，并在所述第二金属硅化物层(50)的表面注入第四金属离子(710)，所述第三金属离子(610)的功函数低于所述第四金属离子(710)的功函数；
对所述第一源/漏区(210)和所述第二源/漏区(310)进行第二退火处理，以形成所述第三金属硅化物层(60)和所述第四金属硅化物层(70)。
10.根据权利要求9所述的制备方法，其特征在于，所述第三金属离子(610)的功函数为2.0～4.3eV。
11.根据权利要求10所述的制备方法，其特征在于，所述第三金属离子(610)为Er3+、La3 +、Hf2+和Hf4+中的任一种或多种。
12.根据权利要求9所述的制备方法，其特征在于，所述第四金属离子(710)的功函数为5～5.65eV。
13.根据权利要求12所述的制备方法，其特征在于，所述第四金属离子(710)为Pt2+、Pt3 +、Pt4+、Pt5+、Pt6+、Ir2+、Ir4+、Ir6+、Se2+和Se4+中的任一种或多种。
14.根据权利要求9所述的制备方法，其特征在于，所述第二退火处理的温度为500～600℃。
15.根据权利要求9所述的制备方法，其特征在于，
所述第三金属离子(610)的注入剂量为1021～1022/cm3；
所述第四金属离子(710)的注入剂量为1021～1022/cm3。
16.根据权利要求1所述的制备方法，其特征在于，在所述步骤S1之前，所述制备方法还包括以下步骤：
分别形成包裹于所述第一栅极(220)表面以及所述第二栅极(320)表面的侧墙(80)；
在所述衬底(10)上形成层间介质层(90)，并去除所述层间介质层(90)中与所述第一源/漏区(210)以及所述第二源/漏区(310)对应的部分，以使所述第一源/漏区(210)以及所述第二源/漏区(310)的表面裸露。
17.根据权利要求1至15中任一项所述的制备方法，其特征在于，所述第一金属硅化物层(40)与所述第二金属硅化物层(50)独立地选自钛基硅化物、钴基硅化物和镍基硅化物中的任一种或多种。
18.根据权利要求17所述的制备方法，其特征在于，所述步骤S2包括以下步骤：
分别在所述第一源/漏区(210)和所述第二源/漏区(310)的表面沉积钛金属；
分别对所述第一源/漏区(210)和所述第二源/漏区(310)进行第一退火处理，以形成所述第一金属硅化物层(40)和所述第二金属硅化物层(50)。
19.根据权利要求18所述的制备方法，其特征在于，所述第一退火处理的温度为500～600℃。
20.一种CMOS器件，其特征在于，包括衬底(10)、NMOS晶体管和PMOS晶体管，所述NMOS晶体管具有第一源/漏区(210)，所述PMOS晶体管具有第二源/漏区(310)，所述CMOS器件还包括：
第一金属硅化物层(40)，覆盖于所述第一源/漏区(210)的表面；
第二金属硅化物层(50)，覆盖于所述第二源/漏区(310)的表面，形成所述第一金属硅化物层(40)的第一金属与形成所述第二金属硅化物层(50)的第二金属的功函数独立地满足4.3～5eV；
第三金属硅化物层(60)，覆盖于所述第一金属硅化物层(40)表面；
第四金属硅化物层(70)，覆盖于所述第二金属硅化物层(50)表面，所述第三金属硅化物层(60)的功函数低于所述第四金属硅化物层(70)的功函数，
所述NMOS晶体管还包括第一栅极(220)，所述第一栅极(220)位于所述衬底(10)上，且所述第一源/漏区(210)位于所述第一栅极(220)两侧的所述衬底(10)中；
所述PMOS晶体管还包括第二栅极(320)，所述第二栅极(320)位于所述衬底(10)上，且所述第二源/漏区(310)位于所述第二栅极(320)两侧的所述衬底(10)中。
21.根据权利要求20所述的CMOS器件，其特征在于，所述第一金属硅化物层(40)和所述第二金属硅化物层(50)独立地选自钛基硅化物、钴基硅化物和镍基硅化物中的任一种。
22.根据权利要求20所述的CMOS器件，其特征在于，
形成所述第三金属硅化物层(60)的第三金属选自Er、La和Hf中的任一种；
形成所述第四金属硅化物层(70)的第四金属选自Pt、Ir和Se中的任一种。
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