TW202236272A - 記憶體元件、形成其的方法及包括記憶單元的記憶體元件 - Google Patents

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Abstract

在一些實施例中，本公開是關於一種記憶體元件，所述記憶體元件包括半導體基底、設置在半導體基底之上的第一電極、設置在第一電極與半導體基底之間的鐵電層及將第一電極與鐵電層隔開的第一應力源層。第一應力源層具有比鐵電層的熱膨脹係數大的熱膨脹係數。

Description

使用應力源層改善鐵電式隨機存取記憶體的鐵電性的無喚醒方式
許多現代電子元件包括非揮發性記憶體。非揮發性記憶體是能夠在斷電的情況下儲存資料的電子記憶體。有希望成為下一代非揮發性記憶體的候選記憶體是鐵電式隨機存取記憶體（ferroelectric random-access memory，FeRAM）。FeRAM具有相對簡單的結構且與互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）邏輯製作製程相容。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件及佈置的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，在以下說明中在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開內容可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在…之下（beneath）」、「在…下方（below）」、「下部的（lower）」、「在…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的定向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同定向。裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所用的空間相對性描述語可同樣相應地加以解釋。
鐵電材料普遍用於記憶體元件中，例如鐵電式隨機存取記憶體（FeRAM）中。此外，鐵電材料具有可藉由施加電場而在第一狀態與第二狀態之間切換的剩磁極化強度（remanent polarization）。某些鐵電材料表現出可決定剩磁極化強度行為的多晶性（polycrystallinity）。在這些鐵電材料中，存在三種主要的結晶相（crystalline phase）：四方晶相（tetragonal）、單斜晶相（monoclinic）及斜方晶相（corthorhombic）。此外，在這三種主要結晶相中，斜方晶相表現出剩磁極化強度。因此，提高斜方晶相對其他晶相的比率可提高在第一狀態及第二狀態中的剩磁極化強度。
鐵電記憶體結構可包括電極及初始單斜晶相鐵電層（pristine monoclinic phase ferroelectric layer）（例如，無缺陷的單斜晶相鐵電層）。藉由在喚醒處理中經歷許多喚醒循環（例如，讀取/寫入週期），缺陷（例如，氧空缺（oxygen vacancy））的數目會增加。缺陷增加會增大單斜晶相晶體轉變為斜方晶相的可能性且因此提高鐵電層的剩磁極化強度。此外，藉由在喚醒處理中經歷許多喚醒循環，會將o-相晶體（o-phase crystal）的鐵電偶極子（dipole）對齊，從而提高剩磁極化強度。然而，缺陷數目的增加可導致洩漏電流的增加。另外，缺陷可為氧空缺，在產生氧空缺時會導致氧離子。氧離子可與電極反應，從而造成死層（dead layer）在電極與鐵電層之間積聚，此可阻礙在鐵電層中形成斜方晶相晶體。死層的積聚還可導致剩磁極化強度的逐漸降低，此被稱為疲勞（fatigue）。因此，為充分提高剩磁極化強度，初始鐵電記憶體結構會經歷喚醒階段（wakeup phase）的許多喚醒循環以增加缺陷的數目。在經歷喚醒階段的許多喚醒循環後，洩漏電流的增大反過來可對鐵電記憶體結構的耐久性及保持性產生負面影響。
在本申請中，鐵電記憶體結構包括藉由應力源層而與電極隔開的鐵電層。應力源層具有比鐵電層的熱膨脹係數大的熱膨脹係數。此使得應力源層能夠為鐵電層提供拉應力，從而促進在鐵電層中形成斜方晶相晶體。此外，應力源層可具有比電極的氧化物生成惰性（inertness to oxide formation）大的氧化物生成惰性，此會防止死層的積聚，否則死層會阻礙斜方晶相晶體的形成且導致疲勞。由於應力源層的氧化物生成惰性強於電極，因而應力源層與由於喚醒循環而生成的氧離子之間的反應減少，此意味著形成死層的可能性減小。因此，包括應力源層會改善鐵電記憶體結構在第一狀態及第二狀態中的剩磁極化強度。此外，由於鐵電記憶體結構經歷較少的喚醒循環來達到充分的剩磁極化強度，因而形成較少的缺陷，由此降低洩漏電流。因此，在鐵電記憶體結構中包括應力源層會改善鐵電性、同時緩解由於在喚醒階段經歷許多喚醒循環而產生的負面作用，從而對鐵電記憶體結構的耐久性及保持性產生正面影響。
參照圖1，提供包括應力源層104的鐵電記憶體結構的一些實施例的剖視圖100。所述記憶體結構包括在垂直方向上堆疊在底部電極102與頂部電極108之間的鐵電層106。第一應力源層104a在垂直方向上將底部電極102與鐵電層106隔開，且第二應力源層104b在垂直方向上將頂部電極108與鐵電層106隔開。儘管將記憶體結構示出為具有兩個應力源層104、底部電極102及頂部電極108，然而在一些替代實施例中，記憶體結構可僅具有一個應力源層104及/或僅一個電極。此外，在一些替代實施例中，記憶體結構可具有多於兩個應力源層104及/或多於一個鐵電層106。在一些實施例中，所述鐵電記憶體結構可被用作鐵電電容器。
應力源層104具有比鐵電層106的熱膨脹係數（CTE）大的熱膨脹係數（CTE）。舉例來說，在鐵電層106為或包含氧化鉿鋯（hafnium zirconium oxide）的實施例中，應力源層104可具有大於近似8.3×10 -6k -1或某個其他合適的值的熱膨脹係數。在一些實施例中，應力源層104具有近似8.8×10 -6k -1的熱膨脹係數。然而，其他合適的值也是可接受的。因此，在操作期間，當加熱（或冷卻）記憶體元件時，應力源層104對鐵電層106施加拉應力且鐵電層106對應力源層104施加壓縮應力（compressive stress）。如此一來，應力源層104改變鐵電層106的b晶格常數（lattice constant），這使晶格畸變以促進在鐵電層106中形成斜方晶相晶體。在一些實施例中，應力源層104具有比頂部電極108及/或底部電極102的熱膨脹係數大的熱膨脹係數。在另外的實施例中，鐵電層106也具有比頂部電極108及/或底部電極102的熱膨脹係數大的熱膨脹係數。在一些實施例中，應力源層104分別對底部電極102及頂部電極108施加拉應力且底部電極102及頂部電極108分別對應力源層104施加壓縮應力。
鐵電層106是多晶體且具有多個結晶相。所述多個結晶相包括四方晶相（tetragonal phase）、單斜晶相（monoclinic phase）及斜方晶相（orthorhombic phase）。在一些實施例中，所述多個結晶相還包括立方晶相（cubic phase）及/或一些其他合適的結晶相。與其他相相比，斜方晶相表現出剩磁極化強度。此外，由於應力源層104對鐵電層106施加拉應力，因而促進了在鐵電層106中形成斜方晶相晶體。因此，由於促進了斜方晶相的形成，因而鐵電層106具有比沒有應力源層104時鐵電層106所具有的剩磁極化強度大的剩磁極化強度。
為提高在沒有應力源層104時鐵電層106的剩磁極化強度，作為喚醒處理的一部分，鐵電記憶體結構可經歷許多喚醒循環以提高剩磁極化強度。喚醒循環會增加鐵電層106中的缺陷（例如，氧空缺），此會促進剩磁極化強度的提高。然而，在沒有應力源層104的情況下，需要很多喚醒循環才能達到充分的剩磁極化強度，此會導致高的洩漏。因此，應力源層104使得無需經歷如此多的喚醒循環便能夠獲得充分的剩磁極化強度，此會得到較少的缺陷及較小的洩漏電流。
由於鐵電層106具有剩磁極化強度，因而鐵電記憶體結構具有剩磁極化強度。此外，藉由對鐵電層106施加適當的偏壓，可在第一狀態與第二狀態之間改變剩磁極化強度。舉例來說，施加具有從頂部電極108到底部電極102的正極性的第一電壓可設置第一狀態。此外，施加具有與從頂部電極108到底部電極102的第一極性相反的第二正極的第二電壓可設置第二狀態。
由於可對剩磁極化強度進行電測量，因而剩磁極化強度可用於代表資料位元。舉例來說，第一狀態可代表二進制「1」，而第二狀態可代表二進制「0」，或者反之。此外，第一狀態與第二狀態之間剩磁極化強度的差（例如，2Pr）越大，則記憶體讀取窗口就越大且因此記憶體讀取操作的彈性就越大。由於是斜方晶相表現出剩磁極化強度，因而增大斜方晶相對其他相的比率便可提高極化強度的差。除了施加拉應力以外，增加厚度也可提高斜方晶相比率，且因此提高極化強度的差。類似地，因此較小的厚度可降低極化強度的差。
如上所述，在記憶體元件的操作期間隨著時間的進行，鐵電層106會產生氧空缺（例如，缺陷）及與缺陷互補的氧離子。如果不存在應力源層104，則氧離子可遷移到底部電極102及/或頂部電極108且可與底部電極102及/或頂部電極108進行反應。此種反應可導致一個或多個死層。舉例來說，死層可在頂部電極108與鐵電層106之間形成及/或死層可在底部電極102與鐵電層106之間形成。死層的存在會減小鐵電層106的厚度Tf，繼而減小斜方晶相比率及剩磁極化強度。此外，死層的厚度可隨著時間而增大，從而導致剩磁極化強度逐漸降低，此被稱為疲勞。
第一應力源層104a具有比底部電極102的氧化物生成吉布斯自由能大的氧化物生成吉布斯自由能，且第二應力源層104b具有比頂部電極108的氧化物生成吉布斯自由能大的氧化物生成吉布斯自由能。舉例來說，在至少一些其中底部電極102及頂部電極108為或包含氮化鉭的實施例中，應力源層104具有大於-1900 kJ/mol或某個其他合適的值的氧化物生成吉布斯自由能。在一些實施例中，氧化物生成吉布斯自由能可被稱為惰性或氧化物生成惰性。藉由具有比底部電極102及頂部電極108的氧化物生成吉布斯自由能大的氧化物生成吉布斯自由能，應力源層104與氧離子進行反應的可能性低於底部電極102及頂部電極108與氧離子反應的可能性，從而使得形成死層的可能性減小。因此，應力源層104的惰性可防止或減輕剩磁極化強度的降低。
在一些實施例中，鐵電層106的厚度Tf可介於約50埃到1000埃、約50埃到500埃、約250埃到750埃、約500埃到1000埃、或某個其他合適的值的範圍內。如果厚度Tf過大（例如，大於約1000埃），則鐵電層106可變得在正交晶體相（orthorhombic crystalline phase）中熱力學不穩定（thermodynamically unstable），從而減小剩磁極化強度。而如果厚度Tf過小（例如，小於約50埃），則鐵電層106可提供的剩磁極化強度不足以可靠地儲存資料。
在一些實施例中，應力源層104具有約5埃到100埃、25埃到75埃、50埃到100埃、或某個其他合適的值的各別厚度Ts。如果厚度Ts過大（例如，大於約100埃），則應力源層104的增大的電阻可能會降低功率效率並使運行參數超出規範。如果厚度Ts過小（例如，小於約5埃），則應力源層104可能無法對鐵電層106提供充分的拉應力及/或可能無法提供充分的氧化物生成惰性。在一些實施例中，第一應力源層104a具有與第二應力源層104b相同的厚度Ts。在一些實施例中，底部電極102及頂部電極108具有介於約100埃到1000埃、約100埃到500埃、約250埃到750埃、約500埃到1000埃、或某個其他合適的值的範圍內的各別厚度Te。在一些實施例中，頂部電極108具有與底部電極102相同的厚度Te。
在一些實施例中，鐵電層106是或包含氧化鉿鋯（例如，HfZrO）、氧化鉿（例如，HfO 2）、氧化鋯（例如，ZrO 2）或一些其他合適的鐵電材料。在一些實施例中，鐵電層106為或包含x介於0到1範圍內的Hf xZr 1-xO 2。舉例來說，鐵電層106可為或包含Hf 0.5Zr 0.5O 2。在一些實施例中，鐵電層106為或包含具有氧空缺的材料。在一些實施例中，應力源層104為或包含鈦、氧化鈦、鉑、鈧、釔、氧化鎢、鎳、鈷、金、錫、氧化錫、鋁、氧化鋁、鉈、鋅、氧化鋅、銦、鉬、或某種（某些）其他適用的材料。在一些實施例中，第一應力源層104a包含與第二應力源層104b相同的材料。在一些實施例中，頂部電極108及底部電極102為或包含鎢、氮化鉭、釕、鉑、銥、鉬、或某種（某些）其他合適的材料。
參照圖2A到圖2C，提供圖1的鐵電記憶體結構的一些替代實施例的剖視圖200A到剖視圖200C。
在圖2A的剖視圖200A中，省略了第一應力源層104a。此種做法以剩磁極化強度為代價節省了材料成本。具體來說，在沒有第一應力源層104a的情況下，對鐵電層106施加的拉應力減小，因而會減少斜方晶相且因此減小剩磁極化強度。
在圖2B的剖視圖200B中，省略了第二應力源層104b。如在圖2A中一樣，此種做法以剩磁極化強度為代價節省了材料成本。
在圖2C的剖視圖200C中，記憶體元件包括與多個鐵電層106交替堆疊在底部電極102與頂部電極108之間的多個應力源層104。在一些實施例中，應力源層104將所述多個鐵電層106與頂部電極108隔開。在一些實施例中，應力源層104將所述多個鐵電層106與底部電極102隔開。使用省略號來代表零個、一個、兩個或更多個附加的鐵電層-應力源層對202。所述多個應力源層104對所述多個鐵電層106提供拉應力，以促進在鐵電層106中形成斜方晶相晶體。
可利用鐵電層106的厚度來增大極化強度的差。然而，當鐵電層106的各別厚度Tf過大時，斜方晶相變得熱力學不穩定，使得鐵電層106失去剩磁極化強度或具有低的剩磁極化強度。在一些實施例中，鐵電層106的集合厚度可超過各別厚度而不會導致熱力學不穩定性及失去剩磁極化強度。因此，隨著堆疊在頂部電極108與底部電極102之間的鐵電層106增多，剩磁極化強度可增大。
參照圖3，提供包括圖1的鐵電記憶體結構的單電晶體單電容器（1T1C）鐵電記憶體元件的一些實施例的剖視圖300。
鐵電記憶體結構302上覆在存取元件304上且電耦合到存取元件304。在一些實施例中，鐵電記憶體結構302可為圖1的記憶體元件。存取元件304位於半導體基底306上且部分地形成在半導體基底306中。此外，存取元件304包括一對源極/汲極區308、閘極介電層310及閘極電極312。所述一對源極/汲極區308嵌置在半導體基底306的頂部中，且閘極介電層310及閘極電極312在側向上堆疊在源極/汲極區308之間。在一些實施例中，存取元件304為平面場效電晶體（field-effect transistor，FET）、鰭型FET（fin FET，FinFET）、環繞式閘極（gate-all-around，GAA）FET、或某種其他合適的類型的半導體元件。
內連線結構上覆在半導體基底306上且電耦合到鐵電記憶體結構302及存取元件304。內連線結構包括接觸通孔316、層間通孔318及位於內連線介電結構314中的多條配線320。接觸通孔316從配線320中的底部配線延伸到源極/汲極區308中的一者。此外，底部電極通孔（bottom electrode via，BEVA）322位於鐵電記憶體結構302的底部處且從底部電極102延伸到配線320中的所述底部配線。在一些實施例中，BEVA 322與底部電極102整合在一起。在一些替代實施例中，BEVA 322則與底部電極102相互獨立。層間通孔318上覆在鐵電記憶體結構302上且從配線320中的頂部配線延伸到鐵電記憶體結構302。在一些實施例中，層間通孔318將頂部電極108電耦合到配線320中的所述頂部配線。在一些實施例中，內連線介電結構314包括下內連線介電層314a及上內連線介電層314b。
在操作期間，使用鐵電層106的剩磁極化強度代表資料位元，將資料位元儲存在鐵電記憶體結構302中。為了進行寫入，對閘極電極312施加偏壓，使得位於閘極電極312之下的通道區324導電且與源極/汲極區308電連接。然後，通過存取元件304的通道區324在鐵電記憶體結構302兩端施加設置電壓或重置電壓，以將剩磁極化強度分別設定為第一狀態或第二狀態。為了進行讀取，再次對閘極電極312施加偏壓，使得通道區324與源極/汲極區308電連接。然後，通過存取元件304的通道區324在鐵電記憶體結構302兩端施加設置電壓或重置電壓。如果剩磁極化強度的狀態發生變化，則出現電流脈衝，而如果不發生變化，則不出現電流脈衝。因此，使用電流脈衝來讀取剩磁極化強度的狀態。
在一些實施例中，半導體基底306是塊材矽基底、絕緣體覆矽（silicon-on-insulator，SOI）基底、或某種其他合適的半導體基底。在一些實施例中，源極/汲極區308是半導體基底306的摻雜區。在其他實施例中，源極/汲極區308獨立於半導體基底306且上覆在半導體基底306的頂表面上。在一些實施例中，閘極電極312為或包含經摻雜的多晶矽、金屬、某種其他合適的導電材料、或前述材料的任意組合。在一些實施例中，閘極介電層310為或包含氧化矽及/或某種其他合適的介電質。在一些實施例中，配線320、層間通孔318、接觸通孔316及BEVA 322為或包含金屬及/或某種其他合適的導電材料。在一些實施例中，內連線介電結構314為或包含介電氧化物及/或某種（某些）其他合適的介電材料。
儘管鐵電記憶體結構302如圖1所示，然而鐵電記憶體結構302也可為如圖2A到圖2C所示的記憶體元件中的任一者。儘管將鐵電記憶體結構302描述為1T1C記憶體結構的一部分，然而在一些替代實施例中，鐵電記憶體結構302可替代地為雙電晶體雙電容器（two-transistor two-capacitor，2T2C）記憶體結構的一部分。
參照圖4，提供包括應力源層的單電晶體（1T）鐵電記憶體元件的一些實施例的剖視圖400。在一些實施例中，1T鐵電記憶體元件也可被視為鐵電場效電晶體（ferroelectric field-effector transistor，FeFET）。半導體基底402位於應力源層104之下，且鐵電層106將第一應力源層104a與第二應力源層104b隔開。頂部電極108上覆在應力源層104之上，使得第二應力源層104b將頂部電極108與鐵電層106隔開。在一些實施例中，應力源層104是導電的且第一應力源層104a藉由閘極介電層408而與半導體基底402隔開。在一些實施例中，頂部電極108、應力源層104及鐵電層106可為如圖1所述。
一對源極/汲極區404嵌置在半導體基底402的頂部中，分別位於鐵電層106的相對側上。此外，通道區406沿著半導體基底402的頂部在所述一對源極/汲極區404之間延伸，且直接位於鐵電層106之下。通道區406根據從頂部電極108到所述一對源極/汲極區404中的發源者的電壓而選擇性地導電。舉例來說，當電壓大於閾值電壓時，通道區406可導電，而當電壓小於閾值電壓時，通道區406則不能導電，反之亦然。在一些實施例中，所述一對源極/汲極區404為半導體基底402的經摻雜的區。在其他實施例中，所述一對源極/汲極區404獨立於半導體基底402且嵌入到半導體基底402的頂部中。應力源層104被配置成為鐵電層106提供拉應力以促進鐵電行為。此外，應力源層104被配置成抑制死層及/或洩漏電流。
內連線介電層416設置在半導體基底402之上。多個接觸通孔410延伸穿過內連線介電層416以分別接觸所述一對源極/汲極區404及頂部電極108。在一些實施例中，多條配線412（例如，金屬線）及多個層間通孔414設置在內連線介電層416中。所述多條配線412、所述多個層間通孔414及所述多個接觸通孔410電耦合在一起且被配置成在設置在整個記憶體元件中的各種元件之間提供電連接。應理解，可將任何數目的配線412及/或層間通孔414交替地堆疊在內連線介電層416中。在又一些實施例中，所述多個接觸通孔410、所述多條配線412及所述多個層間通孔414可被稱為內連線結構。
所述多條配線412中的第一條配線被表示為412a且可被稱為位元線。在另外的實施例中，位元線412a可通過內連線結構電耦合到所述一對源極/汲極區404中的第一源極/汲極區。所述多條配線412中的第二條配線被表示為412b且可被稱為源極線。在又一些實施例中，源極線412b可通過內連線結構電耦合到所述一對源極/汲極區404中的第二源極/汲極區。所述多條配線412中的第三條配線被表示為412c且可被稱為字元線。在一些實施例中，字元線412c可通過內連線結構電耦合到頂部電極108。
在記憶體元件的操作期間，使用鐵電層106的剩磁極化強度來代表資料位元。為了進行寫入，從頂部電極108到通道區406施加設置電壓或重置電壓。設置電壓將鐵電層106的剩磁極化強度設定為第一狀態，而重置電壓將剩磁極化強度設定為第二狀態。閾值電壓隨著剩磁極化強度的變化而變化。為了進行讀取，從頂部電極108到一對源極/汲極區404中的發源者施加介於不同閾值電壓狀態之間的讀取電壓。根據通道區406是否導電而定，剩磁極化強度處於第一狀態或第二狀態。
在一些實施例中，半導體基底402為或包含非晶氧化銦鎵鋅（amorphous Indium-Gallium-Zinc-Oxide，a-IGZO）、矽、矽鍺、III-V族材料、II-VI族材料、某種其他合適的半導體材料、或前述材料的任意組合。所述III-V族材料可例如為或包含砷化鎵（例如，GaAs）、砷化鎵銦（例如，GaAsIn）、或某種其他合適的III-V族材料。所述II-VI族材料可例如為或包含氧化鋅（例如，ZnO）、氧化鎂（例如，MgO）、氧化釓（例如，GdO）、或某種其他合適的II-VI材料。在一些實施例中，閘極介電層408為或包含二氧化矽及/或某種其他合適的介電質。在一些實施例中，所述多條配線412及所述多個層間通孔414可例如為或包含銅、鋁、鈦氮化物、鉭氮化物、釕、鎢、另一合適的導電材料、或前述材料的任意組合。在一些實施例中，接觸通孔410可為或包含例如鎢、銅、鋁、釕、另一合適的導電材料、或前述材料的任意組合。在一些實施例中，內連線介電層416可例如為或包含低介電常數（low-k）介電質（例如，介電常數小於約3.9的介電材料）、氧化物（例如，二氧化矽（例如，SiO 2））、另一合適的介電材料、或前述材料的任意組合。
參照圖5，提供圖4的1T鐵電記憶體元件的一些替代實施例的剖視圖500。省略了第一應力源層104a及/或閘極介電層408。此種做法以剩磁極化強度為代價節省了材料成本。具體來說，在沒有第一應力源層104a的情況下，鐵電層106被施加較小的拉應力，因而斜方晶相減少且因此剩磁極化強度減小。
圖6示出在包括應力源層的鐵電記憶體元件的壽命內記憶窗口與喚醒循環的數目之間的關係的一些實施例的曲線圖600。例如，鐵電記憶體元件可為例如圖4的記憶體元件。
第一條線602代表大小較小的FeFET元件，且第二條線604代表中等大小的FeFET元件。在一些實施例中，中等大小的FeFET元件可比大小較小的FeFET元件大近似四倍。隨著喚醒階段的數目的增加，記憶窗口保持大體上恆定。儘管第一條線602具有隨著喚醒階段的數目增加而增大及減小的記憶窗口，但是大小較小的FeFET元件及中等大小的FeFET元件二者所具有的記憶窗口在元件壽命內返回其起始點。由於包括應力源層會對鐵電層提供拉應力且進一步抑制死層的形成，因而大小較小的FeFET元件及中等大小的FeFET元件二者具有較大的初始剩磁極化強度，且在許多喚醒循環之後記憶窗口不會增大。因此，FeFET元件避免了喚醒階段的負面影響及疲勞，使得FeFET元件能夠具有較大的耐久性及較高的保持性能。
圖7示出包括應力源層的鐵電記憶體元件的拉應力與溫度之間的關係的一些實施例的曲線圖700。所述鐵電記憶體元件可為例如圖1的鐵電記憶體結構。
第一條線702代表經歷冷卻的鐵電記憶體元件，且第二條線704代表經歷加熱的鐵電記憶體元件。在介於0攝氏度到400攝氏度範圍內的溫度下，第一條線702具有大於0的拉應力，這意味著在冷卻期間，應力源層充當拉應力應力源且對鐵電層提供拉應力。在介於0攝氏度到400攝氏度範圍內的溫度下，第二條線704也具有大於0的拉應力，這意味著在加熱期間，應力源層充當拉應力應力源且對鐵電層提供拉應力。在一些實施例中，在低於400攝氏度的溫度下，在加熱期間的拉應力低於在冷卻期間的拉應力。在一些實施例中，在溫度高於或等於400度時（未示出），在加熱期間的拉應力高於在冷卻期間的拉應力。缺少應力源層可導致在介於0度到400度的溫度下在加熱期間及冷卻期間（未示出）均可導致負的拉應力。由於包括應力源層會對鐵電層提供拉應力，因而鐵電記憶體元件具有更大的初始剩磁極化強度。
參照圖8到圖15，提供形成包括應力源層的1T1C鐵電記憶體元件的方法的一些實施例的一系列剖視圖800到剖視圖1500。所述記憶體元件可例如如關於圖3所述。儘管圖8到圖15是關於一種方法進行闡述，但是應理解，圖8到圖15中所公開的結構並不限於此種方法，而是可作為獨立於所述方法的結構而單獨存在。
如圖8的剖視圖800所示，在半導體基底306上形成存取元件304。存取元件304包括一對源極/汲極區308、閘極介電層310及閘極電極312。在存取元件304之上形成下內連線介電層314a。此外，在下內連線介電層314a中形成下內連線結構。下內連線結構包括接觸通孔316、上覆在接觸通孔316上的底部配線320b及上覆在底部配線320b上的底部電極通孔（BEVA）322。
如圖9的剖視圖900所示，在BEVA 322之上形成底部電極102。底部電極102具有介於約100埃到1000埃、約100到500埃、約250埃到750埃、約500埃到1000埃、或某個其他合適的值的範圍內的厚度Te。形成底部電極102的製程可為或包括藉由直流（direct current，DC）濺射、物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、某種其他合適的沉積製程、或前述製程的任意組合來沉積底部電極102。在一些實施例中，底部電極102如關於圖1所述。
如圖10的剖視圖1000所示，在底部電極102之上形成第一應力源層104a。形成第一應力源層104a的製程可為或包括藉由DC濺射、PVD、CVD、ALD、某種其他合適的沉積製程、或前述製程的任意組合來沉積第一應力源層104a。第一應力源層104a具有比底部電極102的氧化物生成吉布斯自由能大的氧化物生成吉布斯自由能。在一些實施例中，第一應力源層104a具有約5埃到100埃、25埃到75埃、50埃到100埃、或某個其他合適的值的厚度Ts。在一些實施例中，第一應力源層104a如關於圖1所述。
如圖11的剖視圖1100所示，在第一應力源層104a之上形成鐵電層106。鐵電層106是多晶體且具有多個結晶相。此外，鐵電層106具有剩磁極化強度。鐵電層106具有比第一應力源層104a的熱膨脹係數小的熱膨脹係數。鐵電層106具有可介於約50埃到1000埃、約50埃到500埃、約250埃到750埃、約500埃到1000埃、或某個其他合適的值的範圍內的厚度Tf。在一些第一實施例中，形成鐵電層106的製程包括將鐵電層106沉積為非晶層且然後通過熱退火將鐵電層106結晶。熱退火可例如在約300攝氏度到800攝氏度或某個其他合適的溫度下執行。在一些第二實施例中，形成鐵電層106的製程包括沉積結晶的鐵電層106。所述第一實施例及/或第二實施例的沉積可例如為或包括ALD及/或某種其他合適的沉積製程。ALD可例如在約300攝氏度或高於300攝氏度的溫度或在某個其他合適的溫度下執行。在一些實施例中，鐵電層106如在圖1中所述。
如圖12的剖視圖1200所示，在鐵電層106之上形成第二應力源層104b。形成第二應力源層104b的製程可為或包括藉由DC濺射、PVD、CVD、ALD、某種其他合適的沉積製程、或前述製程的任意組合來沉積第二應力源層104b。第二應力源層104b具有比鐵電層106的熱膨脹係數大的熱膨脹係數。在一些實施例中，第二應力源層104b具有厚度Ts。在一些實施例中，第二應力源層104b如關於圖1所述。
如圖13的剖視圖1300所示，在第二應力源層104b之上形成頂部電極108。頂部電極108具有比第二應力源層104b的氧化物生成吉布斯自由能小的氧化物生成吉布斯自由能。形成頂部電極108的製程可為或包括藉由直流DC濺射、PVD、CVD、ALD、某種其他合適的沉積製程、或前述製程的任意組合來沉積頂部電極108。此外，所述製程可例如包括退火。退火可例如在約400攝氏度到900攝氏度下執行以減少應力及/或增強鐵電層106的結晶性。此外，退火可例如在包含氮氣（例如，N 2）、氬氣、氧氣（例如，O 2）、某種其他合適的氣體、或前述氣體的任意組合的氣氛中執行。在一些實施例中，頂部電極具有厚度Te。在一些實施例中，頂部電極108如關於圖1所述。
由於應力源層104具有比鐵電層106的熱膨脹係數大的熱膨脹係數，因而應力源層104對鐵電層106施加拉應力。這會促進在鐵電層106中形成斜方晶相晶體，繼而增大鐵電層106的剩磁極化強度。由於應力源層104會增大剩磁極化強度，因而可採用較少的喚醒循環。這會在鐵電層106中得到較少的缺陷（例如，氧空缺），從而減少洩漏電流。此外，由於應力源層104的氧化物生成惰性強於頂部電極108及底部電極102，因而鐵電層106的頂部及底部處的氧化可能性減小，且將鐵電層106與底部電極102及/或頂部電極108隔開的死層的積聚可能性減小。
如圖14的剖視圖1400所示，將底部電極102、第一應力源層104a、鐵電層106、第二應力源層104b及頂部電極108圖案化以界定鐵電記憶體結構302。圖案化可例如藉由微影/刻蝕製程及/或藉由某種其他合適的製程執行。在一些實施例中，圖案化包括：使用微影/刻蝕製程在頂部電極108之上形成硬罩幕（未示出）；且隨後在硬罩幕就位的情況下刻蝕底部電極102、第一應力源層104a、鐵電層106、第二應力源層104b及頂部電極108。
如圖15的剖視圖1500所示，在下內連線介電層314a之上形成上內連線介電層314b，使得上內連線介電層314b及下內連線介電層314a形成內連線介電結構314。此外，在上內連線介電層314b中形成上內連線結構。上內連線結構包括上覆在記憶體結構302上的層間通孔318且還包括上覆在層間通孔318上的頂部配線320t。
參見圖16，提供流程圖1600，流程圖1600示出形成包括應力源層的記憶體元件的方法的一些實施例。所述方法可例如對應於圖8到圖15的方法。
儘管在本文中將所公開的流程圖1600示出及闡述為一系列動作或事件，但將瞭解，這些動作或事件的示出次序不應被解釋為具有限制意義。舉例來說，一些動作可按照不同的次序發生及/或與除本文中所示及/或所述的動作或事件之外的其他動作或事件同時發生。另外，可能並非所有所示出的動作均是實施本文中所述的一個或多個方面或實施例所必需的。此外，本文中所繪示的動作中的一者或多者可在一個或多個單獨的動作及/或階段中施行。
在1602中，在半導體基底之上形成存取元件及下內連線結構。參見例如圖8。
在1604中，在下內連線結構之上形成底部電極。參見例如圖9。
在1606中，在底部電極之上形成第一應力源層。參見例如圖10。
在1608中，在第一應力源層之上形成鐵電層。參見例如圖11。
在1610中，在鐵電層之上形成第二應力源層。參見例如圖12。
在1612中，在第二應力源層之上形成頂部電極。參見例如圖13。
在1614中，將底部電極、第一應力源層、鐵電層、第二應力源層及頂部電極圖案化以界定鐵電記憶體結構。參見例如圖14。
在1616中，在鐵電記憶體結構之上形成上內連線結構。參見例如圖15。
參照圖17到圖25，提供形成記憶體元件的方法的一些實施例的一系列剖視圖1700到剖視圖2500，在所述記憶體元件中，1T鐵電記憶體元件包括應力源層。所述記憶體元件可例如為如關於圖4所述。儘管圖17到圖25是關於一種方法進行闡述，但是應理解，圖17到圖25中所公開的結構並不限於此種方法，而是可作為獨立於所述方法的結構而單獨存在。
如圖17的剖視圖1700所示，提供半導體基底402。半導體基底402可例如為或包括矽基底、絕緣體覆矽（SOI）基底、聚合物基底、或某種其他合適的類型的半導體基底。在一些實施例中，半導體基底402為如關於圖4所述。
如圖18的剖視圖1800所示，在半導體基底402之上形成閘極介電層408。閘極介電層408可藉由例如使用CVD、PVD、ALD、某種其他合適的沉積製程、或前述製程的任意組合沉積閘極介電層408來形成。在一些實施例中，閘極介電層408為如關於圖4所述。
如圖19的剖視圖1900所示，在閘極介電層408之上形成第一應力源層104a。形成第一應力源層104a的製程可為或包括藉由DC濺射、PVD、CVD、ALD、某種其他合適的沉積製程、或前述製程的任意組合來沉積第一應力源層104a。在一些實施例中，第一應力源層104a為如關於圖4所述。
如圖20的剖視圖2000所示，在第一應力源層104a之上形成鐵電層106。鐵電層106是多晶體且具有多個結晶相。此外，鐵電層106具有剩磁極化強度。第一應力源層104a具有比鐵電層106的熱膨脹係數大的熱膨脹係數。此會促進在鐵電層106中形成斜方晶相，繼而增大鐵電層106的剩磁極化強度。在一些實施例中，形成鐵電層106的製程可為如圖11所述。在一些實施例中，鐵電層106如圖4所述。
如圖21的剖視圖2100所示，在鐵電層106之上形成第二應力源層104b。形成第二應力源層104b的製程可為或包括藉由DC濺射、PVD、CVD、ALD、某種其他合適的沉積製程、或前述關於的任意組合來沉積第二應力源層104b。在一些實施例中，第二應力源層104b為如關於圖4所述。
如圖22的剖視圖2200所示，在第二應力源層104b之上形成頂部電極108。第二應力源層104b具有比鐵電層106的熱膨脹係數大的熱膨脹係數且具有比頂部電極108的氧化物生成吉布斯自由能大的氧化物生成吉布斯自由能。此會促進在鐵電層106中形成斜方晶相晶體且抑制在鐵電層106與底部電極108之間形成死層，繼而增大鐵電層106的剩磁極化強度。形成頂部電極108的製程可為如圖13所述。在一些實施例中，頂部電極108為如關於圖4所述。
如圖23的剖視圖2300所示，將閘極介電層408、第一應力源層104a、鐵電層106、第二應力源層104b及頂部電極108圖案化以形成柱狀閘極堆疊。圖案化可例如藉由微影/刻蝕製程及/或藉由某種其他合適的製程執行。在一些實施例中，圖案化包括：使用微影/刻蝕製程在頂部電極108之上形成硬罩幕（未示出）；且隨後在硬罩幕就位的情況下刻蝕閘極介電層408、第一應力源層104a、鐵電層106、第二應力源層104b及頂部電極108。
如圖24的剖視圖2400所示，對半導體基底402進行摻雜以在半導體基底402中形成一對源極/汲極區404。源極/汲極區404分別位於柱狀閘極堆疊的相對側上，且界定位於柱狀閘極堆疊之下的通道區406。摻雜可例如藉由離子植入及/或某種其他合適的摻雜製程執行。
如圖25的剖視圖2500所示，在半導體基底402之上形成內連線介電層416。此外，在內連線介電層416中形成多個接觸通孔410以分別接觸所述一對源極/汲極區404及頂部電極108。在一些實施例中，在內連線介電層416中形成多條配線412（例如，金屬線）及多個層間通孔414。所述多條配線412、所述多個層間通孔414及所述多個接觸通孔410進行電耦合以界定導電路徑。應理解，可在內連線介電層416中彼此上下交替地形成任何數目的導電配線412及/或層間通孔414。在又一些實施例中，所述多個接觸通孔410、所述多條配線412及所述多個層間通孔414可被稱為內連線結構。在一些實施例中，內連線結構為如圖4所述。
參見圖26，提供流程圖2600，流程圖2600示出形成包括應力源層的1T鐵電記憶體元件的方法的一些實施例。所述方法可例如對應於圖17到圖25的方法。
儘管在本文中將所公開的流程圖2600示出及闡述為一系列動作或事件，但將瞭解，這些動作或事件的示出次序不應被解釋為具有限制意義。舉例來說，一些動作可按照不同的次序發生及/或與除本文中所示及/或所述的動作或事件之外的其他動作或事件同時發生。另外，可能並非所有所示出的動作均是實施本文中所述的一個或多個方面或實施例所必需的。此外，本文中所繪示的動作中的一者或多者可在一個或多個單獨的動作及/或階段中施行。
在2602中，提供半導體基底。參見例如圖17。
在2604中，在半導體基底之上形成閘極介電層。參見例如圖18。
在2606中，在閘極介電層之上形成第一應力源層。參見例如圖19。
在2608中，在第一應力源層之上形成鐵電層。參見例如圖20。
在2610中，在鐵電層之上形成第二應力源層。參見例如圖21。
在2612中，在第二應力源層之上形成頂部電極。參見例如圖22。
在2614中，將閘極介電層、第一應力源層、鐵電層、第二應力源層及頂部電極圖案化以界定柱狀閘極堆疊。參見例如圖23。
在2616中，在半導體基底中形成一對源極/汲極區，其中柱狀閘極堆疊在側向上位於源極/汲極區之間。參見例如圖24。
在2618中，在半導體基底之上形成內連線結構。參見例如圖25。
因此，在一些實施例中，本公開是關於一種記憶體元件，所述記憶體元件包括半導體基底、設置在半導體基底之上的第一電極、設置在第一電極與半導體基底之間的鐵電層及將第一電極與鐵電層隔開的第一應力源層，其中第一應力源層具有比鐵電層的熱膨脹係數大的熱膨脹係數。
在其他實施例中，本公開是關於一種形成記憶體元件的方法，包括：在半導體基底之上沉積鐵電層，其中鐵電層包含第一材料；在鐵電層之上沉積第一應力源層，其中第一應力源層包含與第一材料不同的第二材料；以及在第一應力源層之上沉積第一電極，第一電極包含與第一材料及第二材料不同的第三材料，其中第一電極、第一應力源層及鐵電層形成記憶體結構，且其中第一應力源層被配置成增加鐵電層中的斜方晶相。
在又一些實施例中，本公開是關於一種包括記憶單元的記憶體元件，其中記憶單元包括設置在半導體基底之上的電極、在垂直方向上與電極進行堆疊的鐵電層以及設置在電極與鐵電層之間的應力源層，其中應力源層被配置成對鐵電層施加拉應力。
以上概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本公開內容的各個方面。所屬領域的技術人員應知，他們可容易地使用本公開內容作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，這些等效構造並不背離本公開內容的精神及範圍，而且他們可在不背離本公開內容的精神及範圍的狀態下對其作出各種改變、代替及變更。
100、200A、200B、200C、300、400、500、800、900、1000、1100、1200、1300、1400、1500、1700、1800、1900、2000、2100、2200、2300、2400、2500:剖視圖 102:底部電極 104:應力源層 104a:第一應力源層 104b:第二應力源層 106:鐵電層 108:頂部電極 202:附加的鐵電層-應力層對 302:鐵電記憶體結構 304:存取元件 306、402:半導體基底 308、404:源極/汲極區 310、408:閘極介電層 312:閘極電極 314:內連線介電結構 314a:下內連線介電層 314b:上內連線介電層 316、410:接觸通孔 318、414:層間通孔 320、412:配線 320b:底部配線 320t:頂部配線 322:底部電極通孔（BEVA） 324、406:通道區 412a:位元線 412b:源極線 412c:字元線 416:內連線介電層 600、700:曲線圖 602、702:第一條線 604、704:第二條線 1600、2600:流程圖 1602、1604、1606、1608、1610、1612、1614、1616、2602、2604、2606、2608、2610、2612、2614、2616、2618:步驟 Te、Tf、Ts:厚度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意地增大或減小各種特徵的尺寸。 圖1示出包括應力源層的鐵電記憶體結構的一些實施例的剖視圖。 圖2A到圖2C示出圖1的鐵電記憶體結構的一些替代實施例的剖視圖。 圖3示出包括圖1的鐵電記憶體結構的單電晶體單電容器（one-transistor-one-capacitor，1T1C）鐵電記憶體元件的一些實施例的剖視圖。 圖4示出包括應力源層的單電晶體（one transistor，1T）鐵電記憶體元件的一些實施例的剖視圖。 圖5示出圖4的1T鐵電記憶體元件的一些替代實施例的剖視圖。 圖6示出在包括應力源層的鐵電記憶體元件的壽命內記憶窗口與喚醒循環（wake-up cycle）的數目之間的關係的一些實施例的曲線圖。 圖7示出包括應力源層的鐵電記憶體元件的拉應力與溫度之間的關係的一些實施例的曲線圖。 圖8到圖15示出形成包括應力源層的1T1C鐵電記憶體元件的方法的一些實施例的一系列剖視圖。 圖16示出圖8到圖15的方法的一些實施例的方塊圖。 圖17到圖25示出用於形成記憶體元件的方法的一些實施例的一系列剖視圖，在所述記憶體元件中，1T鐵電記憶體元件包括應力源層。 圖26示出圖17到圖25的方法的一些實施例的方塊圖。
100:剖視圖
102:底部電極
104:應力源層
104a:第一應力源層
104b:第二應力源層
106:鐵電層
108:頂部電極
Te、Tf、Ts:厚度

Claims (20)

  1. 一種記憶體元件，包括： 半導體基底； 第一電極，設置在所述半導體基底之上； 鐵電層，設置在所述第一電極與所述半導體基底之間；以及 第一應力源層，將所述第一電極與所述鐵電層隔開，其中所述第一應力源層具有比所述鐵電層的熱膨脹係數大的熱膨脹係數。
  2. 如請求項1所述的記憶體元件，更包括： 第二電極，設置在所述半導體基底與所述鐵電層之間；以及 第二應力源層，將所述第二電極與所述鐵電層隔開，其中所述第二應力源層具有比所述鐵電層的熱膨脹係數大的熱膨脹係數。
  3. 如請求項1所述的記憶體元件，其中所述第一應力源層具有比所述第一電極大的氧化物生成吉布斯自由能。
  4. 如請求項1所述的記憶體元件，其中所述半導體基底包括一對源極/汲極區及通道區，其中所述通道區直接位於所述鐵電層之下，且其中所述鐵電層在側向上位於所述一對源極/汲極區之間。
  5. 如請求項1所述的記憶體元件，其中所述第一應力源層被配置成對所述鐵電層施加拉應力。
  6. 如請求項1所述的記憶體元件，其中所述第一應力源層包含與所述第一電極不同的材料。
  7. 如請求項1所述的記憶體元件，其中所述第一應力源層具有比所述鐵電層的厚度小的厚度。
  8. 一種形成記憶體元件的方法，包括： 在半導體基底之上沉積鐵電層，其中所述鐵電層包含第一材料； 在所述鐵電層之上沉積第一應力源層，其中所述第一應力源層包含與所述第一材料不同的第二材料；以及 在所述第一應力源層之上沉積第一電極，所述第一電極包含與所述第一材料及所述第二材料不同的第三材料， 其中所述第一電極、所述第一應力源層及所述鐵電層形成記憶體結構，且其中所述第一應力源層被配置成增加所述鐵電層中的斜方晶相。
  9. 如請求項8所述的形成記憶體元件的方法，其中所述第一應力源層具有比所述鐵電層大的熱膨脹係數。
  10. 如請求項8所述的形成記憶體元件的方法，其中所述第一應力源層具有比所述第一電極大的氧化物生成吉布斯自由能。
  11. 如請求項8所述的形成記憶體元件的方法，更包括： 在沉積所述鐵電層之前在所述半導體基底之上沉積第二電極，其中所述第二電極包含所述第三材料；以及 在沉積所述鐵電層之前在所述第二電極之上沉積第二應力源層，其中所述第二應力源層包含所述第二材料，且其中所述第二電極與所述第二應力源層進一步形成所述記憶體結構。
  12. 如請求項11所述的形成記憶體元件的方法，其中所述第二應力源層具有比所述鐵電層大的熱膨脹係數以及比所述第二電極大的氧化物生成吉布斯自由能。
  13. 如請求項8所述的形成記憶體元件的方法，更包括： 對所述第一電極、所述第一應力源層及所述鐵電層進行刻蝕，以形成閘極堆疊；以及 對所述半導體基底進行摻雜，以形成分別在所述閘極堆疊的相對的側上與所述閘極堆疊交界的一對源極/汲極區。
  14. 如請求項8所述的形成記憶體元件的方法，其中所述第一應力源層是導電的。
  15. 一種包括記憶單元的記憶體元件，其中所述記憶單元包括： 電極，設置在半導體基底之上； 鐵電層，在垂直方向上與所述電極進行堆疊；以及 應力源層，設置在所述電極與所述鐵電層之間，其中所述應力源層被配置成對所述鐵電層施加拉應力。
  16. 如請求項15所述的記憶體元件，其中所述應力源層的厚度小於所述電極的厚度。
  17. 如請求項16所述的記憶體元件，其中所述應力源層的所述厚度小於所述鐵電層的厚度。
  18. 如請求項15所述的記憶體元件，其中所述應力源層被配置成促進在所述鐵電層中形成斜方晶相晶體。
  19. 如請求項15所述的記憶體元件，其中所述應力源層具有比所述電極的氧化物生成吉布斯自由能大的氧化物生成吉布斯自由能。
  20. 如請求項15所述的記憶體元件，其中所述應力源層具有比所述鐵電層及所述電極二者的熱膨脹係數大的熱膨脹係數。
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