TWI805269B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種鐵電場效電晶體(FeFET)，具有雙閘極結構，包括第一閘極電極、位於第一閘極電極上方的第一鐵電材料層、位於第一鐵電材料上方的半導體通道層、接觸半導體通道層的複數源極與汲極電極、位於半導體通道層上方的第二鐵電材料層、以及位於第二鐵電材料層上方的第二閘極電極。

Description

半導體結構及其製造方法
本揭露係有關於一種鐵電結構，特別係有關於包括鐵電材料的記憶體單元、電晶體以及記憶體結構。
鐵電(ferroelectric, FE)記憶體因其快速的寫入/讀取速度、低功耗與較小尺寸的優勢而成為了下一代非揮發性(non- volatile)記憶體的候選者。然而，將FE材料與常用之半導體裝置材料和結構整合，並且同時保持合適的鐵電特性及裝置性能可能會有所困難。
本揭露實施例提供一種半導體結構。上述半導體結構包括第一閘極電極、位於第一閘極電極上方的第一鐵電材料層、位於第一鐵電材料上方的半導體通道層、接觸半導體通道層的複數源極與汲極電極、位於半導體通道層上方的第二鐵電材料層、以及位於第二鐵電材料層上方的第二閘極電極。
本揭露實施例提供一種半導體結構。上述半導體結構包括閘極電極、半導體通道層、位於閘極電極與半導體通道層的表面之間的鐵電材料層、以及接觸半導體通道層的複數源極與汲極電極。半導體通道層包括複數第一次層與複數第二次層的第一交替堆疊，第一次層具有不同於第二次層的組成、位於複數第一次層與複數第二次層之第一交替堆疊上方的第三次層，第三次層具有不同於第一次層及第二次層的組成、以及位於第三次層上方之複數第一次層與複數第二次層的第二交替堆疊。其中，第一交替堆疊與第二交替堆疊之複數第一次層的每一者，包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合，而第一交替堆疊與第二交替堆疊之複數第二次層的每一者包括氧化鋅，且第三次層包括第一金屬氧化物材料MO x、第二金屬氧化物材料M’O x與氧化鋅的組合。其中，M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組。
本揭露實施例提供一種半導體結構的製造方法。上述半導體結構的製造方法包括形成第一閘極電極、在第一閘極電極上方形成第一鐵電材料層、在第一鐵電材料層上方形成半導體通道層、形成接觸半導體通道層的複數源極與汲極電極、在半導體通道層上方形成第二鐵電材料層、以及在第二鐵電材料層上方形成第二閘極電極。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。除非另有明確說明，否則具有相同參考符號的元件應認為是具有相同的材料組成且所具有的厚度處於相同的厚度範圍。
本揭露係有關於鐵電(ferroelectric, FE)結構，包括金屬鐵電半導體(metal-ferroelectric-semiconductor, MFS)結構，且特別係有關於包括鐵電材料的記憶體單元、電晶體以及記憶體結構。
多種實施例係關於鐵電場效電晶體(ferroelectric field effect transistor, FeFET)結構及其製造方法。FeFET為新興的裝置，在FeFET中，鐵電(FE)層被作為閘極電極與半導體材料層之通道區域之間的閘極絕緣層。鐵電(FE)層中的永久電場極化(polarization)使得此類型的裝置在沒有任何電性偏壓(electrical bias)的情況下保持電晶體的狀態(開或關)。
鐵電材料是種當外部電場為零時，可以具有自發(spontaneous)非零電極化(electrical polarization)(即：非零總電偶極矩(electrical dipole moment))的材料。自發電極化可藉由在相反的方向上施加強大的外部電場來反轉(reverse)。電極化不僅取決於測量時的外部電場，還取決於外部電場的歷程，因此具有磁滯迴線(hysteresis loop)。電極化的最大值稱為飽和極化。在不再施加(即關閉)引起飽和極化的外部電場之後保留的電極化稱為殘留極化(remnant polarization)。為了達成零極化而需要在殘留極化的相反方向上施加的電場，其大小被稱為矯頑電場(coercive electrical field)。
在一些實施例中，諸如FeFET結構的鐵電(FE)結構可形成記憶體陣列的記憶體單元(cell)。在基於FeFET的記憶體單元中，位於閘極電極與半導體材料層之通道區域之間的FE材料，可具有兩個穩定的殘留極化狀態。在一個殘留極化狀態中，FeFET可長久地(permanently)處於「開啟(on)」狀態，而在另一個殘留極化狀態中，FeFET可長久地處於「關閉(off)」狀態。因此，FE層的極化狀態可被用於以非揮發性的方式對資訊(即：位元)進行編碼(encode)。藉由感測跨越FeFET之端子(例如：源極與汲極端子)的電阻，可以非破壞性地讀取基於FeFET之記憶體單元的邏輯狀態。FeFET在「開啟」狀態與「關閉」狀態下的臨界電壓之間的差異，可被稱為是基於FeFET之記憶體單元的「記憶窗口(memory window, MW)」。
為了重新程式化基於FeFET的記憶體單元，可以向FeFET施加足夠高的電壓以引起FE材料的極化狀態反轉，進而改變FeFET記憶體單元的邏輯狀態。
出於形成基於鐵電之記憶體裝置的目的，一般會希望具有高殘留極化以及高矯頑電場。高殘留極化可增加電訊號的大小。高矯頑電場使得記憶體裝置更加穩定，抵抗由雜訊級電場與干擾所引起的擾動(perturbation)。還希望所具有之基於鐵電的記憶體裝置(例如：基於FeFET的記憶體裝置)，具有相對較大的記憶窗口(MW)以及高導通電流(on-current, I on)，以幫助確保記憶體單元的邏輯狀態在讀取操作期間被正確地解釋。
使用薄膜電晶體(thin film transistor, TFT)技術以及結構(包括使用氧化物半導體(oxide semiconductor))製造的FeFET，對於後段製程(back-end-of-line, BEOL)整合而言是極具吸引力的選項，因為TFT可在低溫下進行製程，且因此將不會傷害到先前製造的裝置。然而，迄今為止，已證明很難將鐵電閘極氧化物與氧化物半導體通道整合在一起，並同時保持足夠的鐵電特性與裝置性能。
因此，多種實施例提供了包含鐵電場效電晶體(FeFET)的鐵電結構以及形成鐵電結構的方法，具有經過改善的鐵電特性以及裝置性能。具體來說，實施例包括具有雙閘極結構的FeFET裝置，雙閘極結構包含設置於第一閘極電極與通道層之第一側之間的第一鐵電材料層，以及包含設置於第二閘極電極與通道層之第二側之間的第二鐵電材料層，其中通道層的第二側與通道層的第一側相對。在多種實施例中，通道層可為金屬氧化物半導體通道層。
在多種實施例中，具有雙閘極結構的FeFET裝置可在共同閘極控制模式(common gate control mode)下操作，在共同閘極控制模式中，共同閘極電壓可被同時施加到第一閘極電極以及第二閘極電極兩者。這可以提供具有增加的極化、記憶窗口以及導通電流(I on)之基於FeFET的記憶體裝置。
替代地或附加地，具有雙閘極結構的FeFET裝置可在分散閘極控制模式(separated gate control mode)下操作，在分散閘極控制模式中，不同的電壓可被選擇性地施加到第一閘極電極以及第二閘極電極。在多種實施例中，第一對源極與汲極電極可電性接觸通道層的第一側，而第二對源極與汲極電極可電性接觸通道層的第二側。第一閘極電極、第一鐵電材料層、第一對源極與汲極電極以及通道層，可提供第一FeFET記憶體單元，而第二閘極電極、第二鐵電材料層、第二對源極與汲極電極以及通道層，可提供第二FeFET記憶體單元。在一些實施例中，第一FeFET記憶體單元可為主記憶體單元，而第二FeFET記憶體單元可為副記憶體單元或是備用(back-up)記憶體單元。在第一FeFET記憶體單元(即：主記憶體單元)發生故障或失去功能的情況下，在分散閘極控制模式下操作的FeFET裝置可利用第二記憶體單元(即：備用記憶體單元)來儲存及/或檢索(retrieve)邏輯狀態資訊。這能夠提供具有改善之可靠度與性能的記憶體裝置。
參照第1A圖，根據本揭露多種實施例顯示了在形成記憶體結構的陣列之前的根據本揭露實施例之第一範例性結構的垂直截面圖。第一範例性結構包括含有半導體材料層10的基板8。基板8可為諸如矽基板的體半導體(bulk semiconductor)基板，在體半導體基板中，半導體材料層自基板8的頂部表面連續延伸到基板8的底部表面，或者，基板8可為包含半導體材料層10的絕緣層上半導體(semiconductor-on-insulator)層，半導體材料層10作為頂部半導體層並覆蓋在埋入絕緣體(buried insulator)層(例如：氧化矽層)上。範例性結構可包括多種裝置區域，裝置區域可包括記憶體陣列區域50，可隨後在記憶體陣列區域50中形成至少一個非揮發性記憶體單元陣列。
範例性結構亦可包括週邊(peripheral)邏輯區域52，可隨後在週邊邏輯區域52中形成每個非揮發性記憶體單元陣列與週邊電路(包含場效電晶體)之間的電性互連。記憶體陣列區域50以及週邊邏輯區52的面積可被用於形成週邊電路的各種元件。
諸如場效電晶體(FET)的半導體裝置可在前段製程(front-end-of-line, FEOL)操作期間，被形成於半導體材料層10之上及/或之中。舉例來說，可藉由形成淺溝槽並隨後以諸如氧化矽的介電材料填充這些淺溝槽的方式，在半導體材料層10的上方部分中形成淺溝槽隔離(shallow trench isolation)結構12。其他合適的介電材料同樣包括在本揭露所思及的範圍內。多種摻雜井(doped well)(未明確顯示)可藉由執行遮蔽離子佈植(masked ion implantation)製程而被形成在半導體材料層10之上方部分的多種區域中。
可藉由沉積與圖案化閘極介電層、閘極電極層以及閘極覆帽介電層的方式，將閘極結構20形成在基板8的頂部表面上方。每個閘極結構20可包括閘極介電質22、閘極電極24與閘極覆帽介電質28的垂直堆疊，在本文中將之稱為閘極堆疊(閘極介電質22、閘極電極24、閘極覆帽介電質28)。應注意的是，為使說明清晰易懂，本揭露在下文中將閘極堆疊(閘極介電質22、閘極電極24、閘極覆帽介電質28)簡稱為閘極堆疊(22、24、28)。可執行離子佈植製程以形成擴展佈植(extension implant)區域，該擴展佈植區域可包括源極擴展區域以及汲極擴展區域。可在閘極堆疊(22、24、28)周圍形成介電閘極間隔物26。每個閘極堆疊(22、24、28)與介電閘極間隔物26的總成(assembly)構成閘極結構20。可執行附加的離子佈植製程，使用閘極結構20作為自我對準(self-aligned)佈植遮罩以形成深主動區(active region)。此深主動區可包括深源極區域以及深汲極區域。深主動區的上方部分可與擴展佈植區域的一些部分重疊。每個擴展佈植區域與深主動區的組合可構成主動區14，根據電性偏壓，主動區14可為源極區域或是汲極區域。半導體通道15可被形成在每個閘極堆疊(22、24、28)下方、相鄰的一對主動區14之間。金屬-半導體合金區域18可被形成在每個主動區14的頂部表面上。場效電晶體可被形成在半導體材料層10上。每個場效電晶體可包括閘極結構20、半導體通道15、一對主動區14(其中一個作為源極區域而另一個作為汲極區域)、以及可選用的金屬-半導體合金區域18。互補式金屬氧化物半導體(complementary metal- oxide-semiconductor, CMOS)電路75可被提供於半導體材料層10上，互補式金屬氧化物半導體電路75可包括用於電晶體陣列的週邊電路，例如隨後將形成的薄膜電晶體(thin film transistor, TFT)與記憶體裝置。
隨後可形成各種互連層級(level)結構，這些互連層級結構在形成鰭式後閘極(back gate)場效電晶體陣列之前形成，且在本文中被統稱為下方互連層級結構(L0、L1、L2)。在隨後將於兩個層級的互連層級金屬線上方形成TFT與記憶體裝置的二維陣列的案例中，下方互連層級結構(L0、L1、L2)可包括接點層級結構L0、第一互連層級結構L1、以及第二互連層級結構L2。接點層級結構L0可包括平坦化介電層31A以及多種接點通孔結構41V，平坦化介電層31A包含諸如氧化矽的平坦化介電材料，而接點通孔結構41V接觸對應的一個主動區14或是閘極電極24，且被形成在平坦化介電層31A之中。第一互連層級結構L1包括第一互連層級介電(interconnect level dielectric, ILD)層31B以及形成在第一ILD層31B之中的第一金屬線41L。第一ILD層31B亦被稱為第一線層級(line-level)介電層。第一金屬線41L可接觸對應的一個接點通孔結構41V。第二互連層級結構L2包括第二ILD層32，第二ILD層32可包括第一通孔層級介電材料層與第二線層級介電材料層的堆疊，或是包括線與通孔層級介電材料層。第二ILD層32可被形成為其中具有第二互連層級金屬互連結構(42V、42L)，第二互連層級金屬互連結構(42V、42L)包括第一金屬通孔結構42V以及第二金屬線42L。第二金屬線42L的頂部表面可與第二ILD層32的頂部表面共平面。
第1B圖係根據本揭露實施例所示，在形成基於鐵電之裝置(例如：TFT FeFET記憶體單元)的陣列期間，第一範例性結構的垂直截面圖。參照第1B圖，諸如TFT FeFET裝置之非揮發性記憶體單元的陣列95，可被形成在記憶體陣列區域50之中、第二互連層級結構L2上方。非揮發性記憶體單元之陣列95的結構與製程操作的細節，將於隨後在下文中進行詳細描述。可在形成非揮發性記憶體單元之陣列95的期間，形成第三ILD層33。形成在非揮發性記憶體單元之陣列95的層級處的所有結構的集合，在本文中被稱為第三互連層級結構L3。
第1C圖係根據本揭露實施例所示，在形成上方層級金屬互連結構之後，第一範例性結構的垂直截面圖。參照第1C圖，第三互連層級金屬互連結構(43V、43L)可被形成在第三ILD層33中。第三互連層級金屬互連結構(43V、43L)可包括第二金屬通孔結構43V以及第三金屬線43L。附加的互連層級結構可在隨後被形成，這些附加的互連層級結構在本文中稱為上方互連層級結構(L4、L5、L6、L7)。舉例來說，上方互連層級結構(L4、L5、L6、L7)可包括第四互連層級結構L4、第五互連層級結構L5、第六互連層級結構L6、以及第七互連層級結構L7。第四互連層級結構L4可包括第四ILD層34，第四ILD層34具有形成於其中的第四互連層級金屬互連結構(44V、44L)，其中第四互連層級金屬互連結構(44V、44L)可包括第三金屬通孔結構44V以及第四金屬線44L。第五互連層級結構L5可包括第五ILD層35，第五ILD層35具有形成於其中的第五互連層級金屬互連結構(45V、45L)，其中第五互連層級金屬互連結構(45V、45L)可包括第四金屬通孔結構45V以及第五金屬線45L。第六互連層級結構L6可包括第六ILD層36，第六ILD層36具有形成於其中的第六互連層級金屬互連結構(46V、46L)，其中第六互連層級金屬互連結構(46V、46L)可包括第五金屬通孔結構46V以及第六金屬線46L。第七互連層級結構L7可包括第七ILD層37，第七ILD層37具有形成於其中的第六金屬通孔結構47V(其為第七互連層級金屬互連結構)以及金屬銲墊(bonding pad)47B。金屬銲墊47B可被配置以用於銲料接合(solder bonding)(可採用C4球銲或線接合)，或者是可被配置以用於金屬對金屬的接合(例如：銅對銅的接合)。
每個ILD層可被稱為ILD層30。每個互連層級金屬互連結構可被稱為金屬互連結構40。每個位於相同互連層級結構(第二互連層級結構L2-第七互連層級結構L7)內的金屬通孔結構與上覆之金屬線的連續組合，可以藉由採用兩個單鑲嵌(damascene)製程依序地形成兩個不同的結構，或者，可以採用雙鑲嵌(dual damascene)製程以同時形成一個整體結構。每個金屬互連結構40可包括各自的金屬襯墊(liner)(例如：具有自2奈米(nm)至20nm範圍內之厚度的TiN、TaN或是WN層)，以及包括各自的金屬填充材料(例如：W、Cu、Co、Mo、Ru、其他元素金屬、或其合金、或是其組合)。用於金屬襯墊與金屬填充材料的其他合適材料，同樣包括在本揭露所思及的範圍內。多種蝕刻停止介電層以及介電覆帽層可被夾設於垂直相鄰之成對的ILD層30之間，或者可被導入到一或多個ILD層30之中。
儘管本揭露所述內容採用了非揮發性記憶體單元(例如：TFT FeFET裝置)之陣列95可被形成為第三互連層級結構L3的組件的實施例，但本文中明確地思及了非揮發性記憶體單元之陣列95可被形成為任何其他互連層級結構(例如：第一互連層級結構L1-第七互連層級結構L7)的組件的實施例。進一步地，儘管本揭露所述內容使用了形成有八個互連層級結構的組合的實施例，但本文中明確地思及了使用不同數量之互連層級結構的實施例。此外，本文中明確地思及了非揮發性記憶體單元之兩個或更多個陣列95被提供於記憶體陣列區域50之複數互連層級結構之中的實施例。儘管本揭露所述內容採用了非揮發性記憶體單元之陣列95可被形成在單一互連層級結構中的實施例，但本文中明確地思及了非揮發性記憶體單元之陣列95可被形成在兩個垂直相鄰之互連層級結構上方的實施例。進一步地，本文中明確地思及了非揮發性記憶體單元之陣列95可被形成在半導體材料層10之上或之中(例如：在前段製程(FEOL)操作中)的實施例。
第2圖至第9圖以及第11圖至第21圖係根據本揭露多種實施例所示，於形成FeFET裝置(例如：TFT FeFET裝置)之製程期間，範例性結構的一系列垂直截面圖。FeFET裝置可形成記憶體單元，此記憶體單元可為如第1C圖所示之記憶體單元的陣列95的一部分。參照第2圖，第一介電材料層110可被沉積在基板100上方。基板100可為任何合適的基板，例如半導體裝置基板，並且可包括在FEOL製程期間形成的控制元件。在一些實施例中，一或多個附加的介電層(例如：ILD層)可被沉積在基板100與第一介電材料層110之間。在此等實施例中，第一介電材料層110可以被省略。舉例來說，前文參照第1B圖及第1C圖所討論之第三ILD層33可被沉積在基板100上方或是代替基板100。
第一介電材料層110可由任何合適的介電材料形成，例如由氧化矽(SiO 2)等，或是由高k值介電材料形成，例如氮化矽(SiN 4)、氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(Hf 0.5Zr 0.5O 2)、氧化鉭(Ta 2O 5)、氧化鋁(Al 2O 3)、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)、氧化鋯(ZrO 2) 等。在一些實施例中，第一介電材料層110可為形成在基板100上的原生氧化層。其他合適的介電材料同樣包括在本揭露所思及的範圍內。
可使用任何合適的沉積製程來沉積第一介電材料層110。在本文中，合適的沉積製程可包括化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)、高密度電漿化學氣相沉積(high density plasma CVD, HDPCVD)、金屬有機化學氣相沉積(metalorganic CVD, MOCVD)、電漿增強型化學氣相沉積(plasma enhanced CVD, PECVD)、濺鍍(sputtering)、雷射消熔(laser ablation)等。
第3圖為範例性中間結構的垂直截面圖，顯示了形成於第一介電材料層110中的底部閘極電極120。參照第3圖，底部閘極電極120可被沉積在第一介電材料層110上。在實施例中，底部閘極電極120可被嵌入於第一介電材料層110中。舉例來說，光阻層(photoresist layer)(未圖示)可被沉積在第一介電材料層110上，並使用微影(photolithographic)技術而被圖案化。光阻層的圖案可被轉移至第一介電材料層110，且因此，第一介電材料層110可被圖案化以形成溝槽。可在溝槽中沉積導電材料，並執行平坦化製程(planarization process)以平坦化底部閘極電極120與第一介電材料層110的上方表面。
替代性地，底部閘極電極120可在第一介電材料層110的上方表面上被沉積為連續電極層，使得連續電極層接觸第一介電材料層110的上方表面。連續電極之被選擇的部分可被移除(例如：藉由使用微影製程所形成之圖案化光罩來蝕刻連續電極層)，以在第一介電材料層110上形成一或多個離散的(discrete)圖案化之底部閘極電極120。接著，附加的介電材料可被形成在第一介電材料層110之曝露表面、圖案化之電極層的側表面上方、以及可選地在底部閘極電極120的上方表面上方，以將底部閘極電極120嵌入介電材料中。可接著執行平坦化製程來平坦化底部閘極電極120與第一介電材料層110的上方表面，以提供嵌入於第一介電材料層110中的底部閘極電極120，如第3圖所示。
在其他實施例中，底部閘極電極120可被嵌入於半導體材料層中，半導體材料層例如第1A圖至第1C圖中所示的半導體材料層10。
底部閘極電極120可包括任何合適的導電材料，例如銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)、鋨(Os)、釷(Th)、釩(V)、其合金、及其組合。用於底部閘極電極120之其他合適的導電材料同樣包括在本揭露所思及的範圍內。在一些實施例中，底部閘極電極120的材料，能夠可選地具有較低的熱膨脹係數(coefficient of thermal expansion, CTE)，低於隨後形成於底部閘極電極120上方之鐵電(FE)材料層的CTE。使用具有比上覆之FE材料層的CTE更低之CTE的底部閘極電極120，可在FE材料層上施加張應力(tensile stress)並改善FE材料層的鐵電特性，如同下文所進一步詳細討論的。在實施例中，底部閘極電極120之材料的CTE可小於14×10 -6/K。
可使用任何合適的沉積製程來沉積底部閘極電極120。舉例來說，合適的沉積製程可包括物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。底部閘極電極120的厚度可處於自10nm至100nm的範圍內，不過亦可使用較小及較大的厚度。
第4圖為範例性中間結構的垂直截面圖，顯示了可選用之應力層(stress layer)130，應力層130沉積於底部閘極電極120與第一介電材料層110的上方表面上方。參照第4圖，可選用之應力層130可包括金屬氧化物材料，金屬氧化物材料可作為隨後形成於應力層130上方之鐵電材料層的緩衝層(buffer layer)。可選用之應力層130的材料，與隨後形成在應力層130上方的鐵電材料層之間，可具有晶格不匹配(lattice mismatch)，使得鐵電材料層中發生張應變(tensile strain)。眾所周知，在許多FE材料中，例如在氧化鉿鋯(Hf xZr 1-xO y，亦稱為「HZO」)中，晶格參數(lattice parameter)的微小變化可能會導致大部分的FE材料相對於其他晶相(例如：單斜晶相(monoclinic crystal phase))具有理想的晶相(例如：斜方晶相(orthorhombic crystal phase))。由應力層130與FE層之間的晶格不匹配所引起的張應變，可提供具有改善之鐵電特性的FE層，改善的鐵電特性例如增加的殘留極化P r。
可選用之應力層130可包括金屬氧化物材料，例如Ta 2O 5、K 2O、Rb 2O、SrO、BaO、a-V 2O 3、a-Cr 2O 3、a-Ga 2O 3、a-Fe 2O 3、a-Ti 2O 3、a-In 2O 3、 YAlO 3、Bi 2O 3、Yb 2O 3、Dy 2O 3、Gd 2O 3、SrTiO 3、DyScO 3、TbScO 3、GdScO 3、NdScO 3、NdGaO 3、LaSrAlTaO 3(LSAT)及其組合。在多種實施例中，應力層130可包括多層結構，包括至少一層由LaSrMnO 3(LMSO)所構成的薄層。舉例來說，應力層130可包括雙層結構，例如LSMO/SrTiO 3、LSMO/DyScO 3、LSMO/TbScO 3、LSMO/GdScO 3、LSMO/NdScO 3、LSMO/NdGaO 3、以及LSMO/LSAT。用於應力層130之其他合適的材料同樣包括在本揭露所思及的範圍內。在多種實施例中，可選用之應力層130的晶格常數a 0，可大於隨後形成在應力層130上方之鐵電(FE)材料層的材料的平面內(in-plane)晶格常數，以在FE材料層內引起張應變。
可使用任何合適的沉積製程來沉積可選用之應力層130。在多種實施例中，可使用原子層沉積(ALD)或脈衝雷射沉積(pulsed laser deposition, PLD)來沉積可選用之應力層130。在一些實施例中，可選用之應力層130可在300攝氏度(°C)與700°C之間的溫度下，熱退火30秒到10分鐘，以增加應力層130的結晶度(crystallinity)。亦可使用較長或較短的退火時間以及更高或更低的退火溫度。替代性地或附加地，應力層130可使用合適的沉積技術(例如：PLD)而被沉積為準單晶(quasi-single crystal)金屬氧化物材料。可選用之應力層130的厚度可處於自0.5nm至5nm的範圍內，不過亦可使用較小及較大的厚度。
第5圖為範例性中間結構的垂直截面圖，顯示了沉積在可選用之應力層130的上方表面上的可選用之種晶層(seed layer)135。於不存在可選用之應力層130的實施例中，可選用之種晶層135可被沉積在底部閘極電極120與第一介電材料層110的上方表面上。可選用之種晶層135(亦稱為鐵電促進(promotional)層)所包括的材料，可被配置為在隨後形成於其上之FE材料層中促進形成期望的晶體結構。舉例來說，種晶層135可在隨後形成之FE材料層中，相對於單斜晶相(m相)促進立方(cubic, c相)、四方(tetragonal, t相)及/或斜方(orthorhombic, o相)晶相的形成，並且還可以抑制FE材料層中，t相晶體結構朝向m相晶體結構的轉變。這能夠使得FE材料層具有改善的鐵電特性，例如增加的殘留極化P r。
在多種實施例中，可選用之種晶層135可為金屬氧化物材料，例如氧化鋯(ZrO 2)、氧化鋯-釔(ZrO 2-Y 2O 3)、氧化鉿(HfO 2)、氧化鋁(Al 2O 3)、以及氧化鉿鋯(Hf xZr 1-xO 2，其中 0≤x≤1)、及其組合。用於種晶層135之其他合適的材料同樣包括在本揭露所思及的範圍內。種晶層135可包括單層的金屬氧化物材料，或者是包括可具有不同組成之多層的金屬氧化物材料。在多種實施例中，種晶層材料所具有的晶體結構可包括立方晶相、四方晶相及/或斜方晶相。
可使用任何合適的沉積製程來沉積可選用之種晶層135。在多種實施例中，可使用原子層沉積(ALD)或脈衝雷射沉積(PLD)來沉積可選用之種晶層135。在一些實施例中，可選用之種晶層135可在300°C與700°C之間的溫度下熱退火30秒到10分鐘，以增加種晶層135的結晶度。於存在可選用之應力層130的實施例中，應力層130與種晶層135可同時進行退火，或者是可在各自的退火操作中進行退火。替代性地或附加地，種晶層135可使用合適的沉積技術(例如：PLD)而被沉積為準單晶金屬氧化物材料。可選用之種晶層135的厚度可處於自0.1nm至5nm的範圍內，不過亦可使用較小及較大的厚度。
第6圖為範例性中間結構的垂直截面圖，顯示了沉積在可選用之種晶層135的上方表面之上的鐵電(FE)材料層140。於不存在可選用之種晶層135的實施例中，FE材料層140可被沉積在可選用之應力層130的上方表面之上。於可選用之種晶層135與可選用之應力層130均不存在的實施例中，FE材料層140可被沉積在底部閘極電極120與第一介電材料層110的上方表面之上。
FE材料層140可由任何合適的鐵電材料形成。在多種實施例中，FE材料層140可為基於氧化鉿的鐵電材料，例如Hf xZr 1-xO y，其中0≤x≤1(例如：Hf 0.5Zr 0.5O 2)、HfO 2、HfSiO、HfLaO等。在多種實施例中，FE材料層140可為氧化鉿鋯(HZO)，並摻雜有離子半徑小於鉿的原子(例如：Al、Si等)，及/或摻雜有離子半徑大於鉿的原子(例如：La、Sc、Ca、Ba、Gd、Y、Sr等)。摻雜物所處的濃度可被配置為改善FE材料層140的鐵電特性，例如增加殘留極化。在多種實施例中，離子半徑小於鉿的摻雜物及/或離子半徑大於鉿的摻雜物所具有的摻雜濃度，可介於約1mol.％與約20mol.％之間。在一些實施例中，FE材料層140的FE材料可包括氧空缺(oxygen vacancy)。FE材料中的氧空缺可以促進FE材料層140中斜方(o相)晶相的形成。
在一些實施例中，FE材料層140的FE材料可包括被以Sc摻雜的AlN。用於FE材料層140之其他合適的材料同樣包括在本揭露所思及的範圍內，包括但不限於：ZrO 2、PbZrO 3、Pb[Zr xTi 1-x]O 3(0≤x≤1)(PZT)、Pb 1-xLa xZr 1-yTi yO 3(PLZT)、BaTiO 3、PbTiO 3、PbNb 2O 6、LiNbO 3、LiTaO 3、PbMg 1/3Nb 2/3O 3(PMN)、PbSc 1/2Ta 1/2O 3(PST)、SrBi 2Ta 2O 9(SBT)、Bi 1/2Na 1/2TiO 3、及其組合。
在一些實施例中，FE材料層140可包括單層的FE材料，或者是包括可具有不同組成之多層的FE材料。在多種實施例中，FE材料層140所具有的晶體結構可包括立方、四方及/或斜方晶相。在實施例中，FE材料層140可包括基於氧化鉿的鐵電材料，例如Hf xZr 1-xO y，並且所具有的結構可使得具有立方、四方及/或斜方晶體結構之FE材料的體積，比具有單斜晶體結構之FE材料的體積大上50％以上。
可使用任何合適的沉積製程來沉積FE材料層140。在多種實施例中，可使用原子層沉積(ALD)來沉積FE材料層140。FE材料層140的厚度可處於自0.1nm至100nm的範圍內，不過亦可使用較小及較大的厚度。
在多種實施例中，FE材料層140能夠可選地在平行於FE材料層140之頂部表面及/或底部表面的方向上，處於張應變之下(由第6圖中的箭頭141及142示意性地顯示)。在一些實施例中，FE材料層140可在FE材料層140的至少一部分上，承受介於1.5%與3.0%之間的張應變。如上所述，使FE材料層140承受張應變可促進諸如斜方晶相之晶體結構的形成與穩定，這可以相對於其他結構增加材料的鐵電特性，其中其他結構例如可能降低材料之鐵電特性的單斜晶相。於存在可選用之應力層130的多種實施例中，FE材料層140上的張應變，可至少部分地由應力層130與FE材料層140之間的晶格不匹配來引起。如上所述，可選用之應力層130的晶格常數a 0可大於鐵電(FE)材料層140之材料的平面內晶格常數，以在FE材料層中引起張應變。
替代性地或附加地，FE材料層140上的張應變，可至少部分地由底部閘極電極120與FE材料層140之間的熱膨脹係數(CTE)的不匹配所引起。如上所述，在多種實施例中，底部閘極電極120之材料所具有的CTE，可低於FE材料層140之材料的CTE。舉例來說，在FE材料層140包括氧化鉿鋯(HZO)(具有14×10 -6/K的CTE)的實施例中，底部閘極電極120可包括所具有之CTE小於14×10 -6/K的材料。具有相對較低之CTE的合適的導電材料包括但不限於：鉑(Pt)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、鐵(Fe)、鎳(Ni)、鈹(Be)、鉻(Cr)、鈷(Co)、銻(Sb)、銥(Ir)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、其合金、以及其組合。在多種實施例中，可藉由使第6圖所示之中間結構承受退火製程以在FE材料層140中引起張應變，此退火製程可包括在介於400°C與700°C之間的溫度下以及介於30秒與5分鐘的時間內對中間結構進行退火，接著實施一個冷卻期。在冷卻期間，因為CTE的差異，FE材料層140的收縮程度可以大於底部閘極電極120。這可以在箭頭141及142的方向上拉伸FE材料層140，並因此使FE材料層140承受永久的張應變。
第7圖為範例性中間結構的垂直截面圖，顯示了沉積在FE材料層140之上方表面上的可選用之絕緣層145。參照第7圖，可選用之絕緣層145(亦被稱為「阻擋」層)可包括介電材料層，例如高k值介電材料。在本文中，高k值介電材料具有大於3.9的介電常數，並且可包括但不限於：氧化鉿(HfO 2)、氧化鉿矽(HfSiO 4)、矽酸鋯(ZrSiO 4)、氧化鉿鉭(HfTaO)、氧化鉿鈦 (HfTiO)、氧化鉿鋯(Hf xZr x-1O y)(HZO)、氮化矽(SiN x)、氧化鉭(Ta 2O 5)、氧化鋁(Al 2O 3)、鋁酸鑭(LaAlO 3)、二氧化鉿-氧化鋁(HfO 2- Al 2O 3)、氧化鋯(ZrO 2)、氧化鎂(MgO)、氧化釔(Y 2O 3)、氧化鑭(La 2O 3)、氧化鍶(SrO)、氧化釓(Gd 2O 3)、氧化鈣(CaO)、氧化鈧(Sc 2O 3)、其組合等。在實施例中，可選用之絕緣層145可包括Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca等，包含Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca等的任何組合化合物。其他合適的介電材料同樣包括在本揭露所思及的範圍內。
可使用任何合適的沉積製程來沉積可選用之絕緣層145，如上所述。在多種實施例中，可使用原子層沉積(ALD)來沉積可選用之絕緣層145。可選用之絕緣層145的厚度可處於自0.1nm至10nm的範圍內，不過亦可使用較小及較大的厚度。
可選用之絕緣層145可作為FE材料層140與半導體通道層之間的阻障，其中半導體通道層可在隨後被形成在絕緣層145上方。可選用之絕緣層145可幫助降低表面態(surface state)密度(D it)，並抑制載子(即：電子及/或電洞)從半導體通道層注入(injection)。在多種實施例中，可選用之絕緣層145的材料可具有較高的能隙(band gap, E g)，高於隨後形成之半導體通道層的能隙。舉例來說，在隨後形成之半導體通道層是非晶InGaZnO 4(a-IGZO)的情況下，a-IGZO具有～3.16eV(電子伏特)的能隙E g，此時可選用之絕緣層145的材料可具有更大的能隙(例如：E g≥ 3.5eV，如Eg ≥ 5.0eV)。進一步地，絕緣層145的材料與半導體通道層之間的導帶偏移(conduction band offset, E CBO)及價帶偏移(valence band offset, E VBO)可以足夠大(例如：E CBO＞1eV、E VBO＞1eV)，以阻擋電荷載子(包含電子與電洞兩者)注入絕緣層145中，進而最小化來自半導體通道層的漏電流。在多種實施例中，可選用之絕緣層145可包括矽摻雜的氧化鉿，例如Hf 1-xSi xO y，其中x＞0.1且y＞0。
在一些實施例中，FE材料層140可包括氧化鉿鋯(HZO)，且可選用之絕緣層145可包括含鉿的介電材料，例如矽摻雜之氧化鉿。相鄰於FE材料層140與可選用之絕緣層145之間的界面的界面區域146，可包括位於FE材料層140之中的第一界面區域部分146a，以及包括與第一界面區域部分146a相鄰且位於可選用之絕緣層145之中的第二界面區域部分146b。第一界面區域部分146a與第二界面區域部分146b中的每一者，可具有至少1nm的厚度。在多種實施例中，於界面區域146之內，氧之原子百分比(atomic percentage)對鋯之原子百分比的比值，可大於或等於(≥)1，而氧之原子百分比對鉿之原子百分比的比值，可大於(＞)1。
第8圖為範例性中間結構的垂直截面圖，顯示了沉積在可選用之絕緣層145的上方表面之上的製造中通道層150a。於不存在可選用之絕緣層145的實施例中，製造中通道層150a可被沉積在FE材料層140的上方表面之上。製造中通道層150a可由氧化物半導體材料構成，例如M xM’ yZn zO，其中0＜(x,y,z)＜1。M可為選自一群組的金屬，該群組由銦(In)與錫(Sn)或其組合所構成，而M’可為選自另一群組的金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成。在一些實施例中，製造中通道層150a可為非晶氧化銦鎵鋅(a-IGZO)。在其他實施例中，銦可被另一種金屬部分地或完全地取代，例如被錫(Sn)所取代，該另一種金屬可被配置以在製造中通道層150a之中提供較高的載子遷移率。替代性地或附加地，鎵可被另一種金屬部分地或完全地取代，例如被鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)或是釓(Gd)中的一或多者所取代，該另一種金屬可被配置以減少氧空缺並降低表面態密度(D it)。
可藉由在可選用之絕緣層145的上方表面之上沉積一系列的次層(sub-layer)來形成製造中通道層150a，或者，於不存在可選用之絕緣層145的實施例中，可藉由在FE材料層140的上方表面之上沉積一系列的次層來形成製造中通道層150a。再度參照第8圖，製造中通道層150a的第一次層152A，可包括第一金屬氧化物材料與第二金屬氧化物材料的組合。第一金屬氧化物材料可以由MO x組成，其中M為選自一群組的金屬，該群組由銦(In)與錫(Sn)或其組合所構成。第二金屬氧化物材料可以由M’O x組成，其中M’為選自一群組的金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)以及其組合所構成。在多種實施例中，第一次層152A可以包括InO x與GaO x的組合。可以使用任何合適的沉積製程來沉積第一次層152A。在多種實施例中，可使用原子層沉積(ALD)來沉積第一次層152A。
再度參照第8圖，製造中通道層150a的第二次層154A可被沉積在第一次層152A的上方表面之上。製造中通道層150a的第二次層154A可包括氧化鋅(ZnO x)。可使用任何合適的沉積製程來沉積第二次層154A。在多種實施例中，可使用原子層沉積(ALD)來沉積第二次層154A。
在多種實施例中，將氧化鋅直接沉積到閘極介電材料(即：第8圖中的可選用之絕緣層145，或是不存在可選用之絕緣層145的實施例中的FE材料層140)上，會因為氧化鋅有形成多晶晶粒(polycrystalline grain)結構的傾向，而可能導致製造中通道層150a與閘極介電質間之界面處的表面粗糙度(surface roughness)增加。因此，在多種實施例中，形成在閘極介電質(可選用之絕緣層145/FE材料層140)上方之製造中通道層150a的第一次層152A，可包括第一金屬氧化物材料與第二金屬氧化物材料的組合，而包含氧化鋅的第二次層154A可被形成在第一次層152A上方。在多種實施例中，第一次層152A可實質上不含氧化鋅。進一步地，在多種實施例中，第一次層152A可包括第一金屬氧化物材料與第二金屬氧化物材料的組合，其中第一金屬氧化物材料例如氧化銦，可促進較高的載子(例如：電子)遷移率，而第二金屬氧化物材料則例如氧化鎵(GaO x)，可減少製造中通道層150a之中的氧空缺並降低製造中通道層150a之中的表面態密度(D it)。
第9圖為範例性中間結構的垂直截面圖，顯示了沉積在可選用之絕緣層145的上方表面上之完成的半導體通道層150。參照第9圖，可藉由沉積複數次層來形成完成的半導體通道層150，複數次層包括複數的第一次層152A、152N、152M、152T，還有複數的第二次層154A、154N、154M，以及至少一個第三次層156。
在多種實施例中，第一次層152A、152N、152M及152T中的每一者，可包括第一金屬氧化物材料與第二金屬氧化物材料的組合。第一金屬氧化物材料可由MO x組成，其中M為選自一群組的金屬，該群組由銦(In)與錫(Sn)或其組合所構成。第二金屬氧化物材料可由M’O x組成，其中M’為選自一群組的金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成。在多種實施例中，第一次層152A、152N、152M及152T中的每一者，可包括InO x與GaO x的組合。在一些實施例中，第一次層152A、152N、152M及152T中的每一者，可具有相同的組成。在其他實施例中，第一次層152A、152N、152M及152T可具有不同的組成。舉例來說，在第一次層152A、152N、152M及152T的至少一者中，M：M’的比值，可以不同於其餘的第一次層152A、152N、152M及152T中的至少一者的M：M’的比值。替代性地或附加地，第一次層152A、152N、152M及152T中之至少一者的金屬材料(M及/或M’)，可以不同於其餘的第一次層152A、152N、152M及152T中的至少一者的金屬材料(M及/或M’)。
在多種實施例中，半導體通道層150之第二次層154A、154N、154M中的每一者，可包括氧化鋅(ZnO x)。如第9圖所示，半導體通道層150可包括第一次層152與第二次層154的第一交替堆疊151，第一交替堆疊151包含一組第一次層152A、…、152N以及一組第二次層154A、…、154N，其中第一次層152A、…、152N中的每一者包括第一金屬氧化物材料與第二金屬氧化物材料的組合(例如：InO x與GaO x)，而第二次層154A、…、154N包括氧化鋅。應注意的是，為使說明清晰易懂，本文將第一次層(例如：第一次層152A、152N、152M、152T)統稱為第一次層152，並將第二次層(例如：第二次層154A、154N、154M)統稱為第二次層154。在實施例中，複數次層的第一交替堆疊151可包括至少兩個第一次層152與第二次層154，例如至少四個第一次層152與第二次層154(例如：八個或更多個第一次層152與第二次層154)。第一次層152與第二次層154可以交替，使得第一交替堆疊151的每個第一次層152可以接觸第一交替堆疊151的至少一個第二次層154，且第一交替堆疊151的每個第二次層154可以接觸第一交替堆疊151的至少一個第一次層152。在多種實施例中，次層之第一交替堆疊151的最上方次層可為包含氧化鋅的第二次層154N。替代性地，次層之第一交替堆疊151的最上方次層可為第一次層152N，第一次層152N包括第一金屬氧化物材料與第二金屬氧化物材料的組合(例如：InO x與GaO x)。
仍舊參照第9圖，第三次層156可被沉積在第一次層152與第二次層154所組成之第一交替堆疊151的最上層上方。在實施例中，第三次層156可包括第一金屬氧化物材料(MO x)、第二金屬氧化物材料(M’O x)以及氧化鋅(ZnO x)的組合。第一金屬氧化物材料可由MO x組成，其中M為選自一群組的金屬，該群組由銦(In)與錫(Sn)或其組合所構成。第二金屬氧化物材料可由M’O x組成，其中M’為選自一群組的金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成。在多種實施例中，第三次層156可包括InO x、GaO x以及ZnO x的組合。可使用任何合適的沉積製程來沉積第三次層156。在多種實施例中，可使用原子層沉積(ALD)來沉積第三次層156。
仍舊參照第9圖，半導體通道層150可進一步包括設置在第三次層156上方之第一次層152與第二次層154的第二交替堆疊153。第一次層152與第二次層154組成的第二交替堆疊153可包括一組第一次層152M、…、152T以及一組第二次層154M，其中該組第一次層152M、…、152T中的每一者包括第一金屬氧化物材料與第二金屬氧化物材料的組合(例如：InO x與GaO x)，而該組第二次層154M包括氧化鋅。在實施例中，第一次層152與第二次層154組成的第二交替堆疊153可包括至少兩個第一次層152與第二次層154，例如至少四個第一次層152與第二次層154(例如：八個或更多個第一次層152與第二次層154)。第一次層152與第二次層154可以交替，使得第二交替堆疊153的每個第一次層152可以接觸第二交替堆疊153的至少一個第二次層154，且第二交替堆疊153的每個第二次層154可以接觸第二交替堆疊153的至少一個第一次層152。在多種實施例中，接觸第三次層156之第二交替堆疊153的最下方次層，可為包含氧化鋅的第二次層154M。替代性地，第二交替堆疊153的最下方次層可為第一次層152M，第一次層152M包括第一金屬氧化物材料與第二金屬氧化物材料的組合(例如：InO x與GaO x)。
在多種實施例中，次層組成之第二交替堆疊153的最上方次層可為第一次層152T，第一次層152T包括第一金屬氧化物材料與第二金屬氧化物材料(例如：InO x與GaO x)的組合。替代性地，第二交替堆疊153的最上方次層可為包含氧化鋅的第二次層154。
在多種實施例中，半導體通道層150可具有對稱的結構，對稱的結構包括第一次層152與第二次層154組成的第一交替堆疊151、位於第一交替堆疊151上方的第三次層156、以及位於第三次層156上方由第一次層152與第二次層154組成的第二交替堆疊153。在一些實施例中，第一交替堆疊151以及第二交替堆疊153可包括同樣數量的第一次層152與第二次層154。在一些實施例中，半導體通道層150的最下方次層(例如：第一次層152A)與最上方次層(例如：第一次層152T)可為第一次層，第一次層包含第一金屬氧化物材料與第二金屬氧化物材料(例如：InO x與GaO x)的組合。第三次層156可包括第一金屬氧化物材料、第二金屬氧化物材料以及氧化鋅的組合。第三次層156可在其下方表面與上方表面上，與包含氧化鋅的第二次層154N、154M接觸。
在多種實施例中，包含第一次層152與第二次層154組成之第一交替堆疊151、至少一個第三次層156、以及第一次層152與第二次層154組成之第二交替堆疊153的半導體通道層150，可具有介於1nm與100nm之間的總厚度(例如：介於2nm與70nm之間)，不過亦可使用較大或較小的厚度。半導體通道層150可由氧化物半導體材料構成，例如M xM’ yZn zO，其中0＜(x, y, z)＜1。M可為選自一群組的第一金屬，該群組由銦(In)與錫(Sn)或其組合所構成，而M’可為選自另一群組的第二金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成。在一些實施例中，半導體通道層150可為非晶氧化銦鎵鋅(a-IGZO)。
第10A圖係根據本揭露多種實施例所示的圖式，顯示用於原子層沉積(ALD)系統的脈衝序列900，原子層沉積系統可被用於形成由複數次層(第一次層152、第二次層154及第三次層156)所製成之非晶氧化物半導體(amorphous oxide semiconductor, AOS)的半導體通道層150。參照第10A圖，示意性地顯示隨著時間t導入到ALD反應腔體內的一系列ALD前驅物脈衝(precursor pulse)。第一脈衝901-a可為前驅物混合物，所包括的前驅物包含第一金屬(M)以及第二金屬(M’)。第一金屬(M)可為選自一群組的金屬，該群組由銦(In)與錫(Sn)或其組合所構成。第二金屬(M’)可為選自一群組的金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成。在一個非限制性的範例中，第一金屬(M)可為銦，且第一金屬的前驅物可為三甲基銦(trimethyl-indium, TMIn)。第二金屬(M’)可為鎵，且第二金屬的前驅物可為三乙基鎵(triethyl- gallium)，Ga(C 2H 5) 3(TEG/TEGa)。其他合適的前驅物同樣包括在本揭露所思及的範圍內。在多種實施例中，前驅物混合物可為固體前驅物，包括含有第一金屬(M)與第二金屬(M’)之固體前驅物的混合物(亦稱為「雞尾酒(cocktail)」)。可使用低壓容器(low pressure vessel, LPV)將固體前驅物「雞尾酒」混合物汽化，並將獲得的汽化前驅物混合物導入(即：產生脈衝)至含有如第7圖所示之中間結構的ALD腔體內。前驅物混合物能夠與閘極介電材料(即：第7圖所示之可選用的絕緣層145，或是不存在可選用之絕緣層145的實施例中的FE材料層140)反應，以在閘極介電材料上沉積第一金屬(M)與第二金屬(M’)。
仍舊參照第10A圖，在導入第一脈衝901-a之後，ALD反應腔體可以選擇性地以惰性氣體(例如：N2、Ar等)進行吹淨(purge)，且包含反向反應物(counter-reactant)前驅物的第二脈衝902可被導入至ALD反應腔體中。在多種實施例中，反向反應物前驅物可為氧前驅物，例如水蒸氣(H 2O)、氧氣(O 2)或是臭氧(O 3)。反向反應物前驅物能夠與第一金屬(M)以及第二金屬(M’)反應，以形成通道的第一次層152A，第一次層152A包含第一金屬氧化物材料與第二金屬氧化物材料(例如：InO x與GaO x)的組合。
在導入第二脈衝902之後，ALD反應腔體可以選擇性地使用惰性氣體進行吹淨，且第三脈衝903-a可被導入至ALD反應腔體中。第三脈衝903-a可包括鋅前驅物。在實施例中，鋅前驅物可包括二乙基鋅(diethylzinc)，也就是(C 2H 5) 2Zn (DEZ)，及/或包括二甲基鋅(dimethylzinc)，也就是Zn(CH 3) 2(DMZ)。其他合適的前驅物同樣包括在本揭露所思及的範圍內。鋅前驅物能夠與通道之第一次層152A的金屬氧化物材料反應，以在通道的第一次層152A上沉積鋅。ALD反應腔體可以再度地選擇性地使用惰性氣體進行吹淨，且包含反向反應物前驅物(例如：氧前驅物，例如H 2O)的第二脈衝902可被導入至ALD反應腔體中。反向反應物前驅物能夠與鋅反應，以形成通道的第二次層154A，第二次層154A包括氧化鋅。
此順序可接著被重複執行，藉由導入含有第一金屬(M)及第二金屬(M’)之前驅物混合物的額外的脈衝901(例如：脈衝901-n)，且接著導入反向反應物前驅物的脈衝902、鋅前驅物的脈衝903(例如：脈衝903-n)、以及反向反應物前驅物的第二脈衝902，並依此重複執行，以形成半導體通道層150之由第一次層152A、第二次層154A、…、第一次層152N、第二次層154N所組成的第一交替堆疊151。
在沉積第一交替堆疊151之後，ALD反應腔體可以選擇性地使用惰性氣體進行吹淨，且附加脈衝904可被導入至ALD反應腔體中。附加脈衝904可為包括複數前驅物的前驅物混合物，該等前驅物含有第一金屬(M)、第二金屬(M’)以及鋅。第一金屬(M)可為選自一群組的金屬，該群組由銦(In)與錫(Sn)或其組合所構成。第二金屬(M’)可為選自一群組的金屬，該群組由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦 (Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成。在一個非限制性的範例中，第一金屬(M)可為銦，且第一金屬的前驅物可為三甲基銦(TMIn)。第二金屬(M’)可為鎵，且第二金屬的前驅物可為三乙基鎵，Ga(C 2H 5) 3(TEG/TEGa)。鋅前驅物可包括二乙基鋅((C 2H 5) 2Zn, DEZ)及/或二甲基鋅(Zn(CH 3) 2, DMZ)。其他合適的前驅物同樣包括在本揭露所思及的範圍內。在多種實施例中，前驅物混合物可為包括複數固體前驅物所組成之混合物(亦稱為「雞尾酒(cocktail)」)的固體前驅物，其中該等固體前驅物含有第一金屬(M)、第二金屬(M’)以及鋅。可使用低壓容器(LPV)將固體前驅物「雞尾酒」混合物汽化，並將所獲得之汽化的前驅物混合物導入(即：產生脈衝)至ALD反應腔體內。前驅物混合物可與第一交替堆疊151之最上方的第二次層154N反應，以在第二次層154N上沉積第一金屬(M)、第二金屬(M’)以及鋅。
ALD反應腔體可以再度地選擇性地使用惰性氣體進行吹淨，且包含反向反應物前驅物(例如：氧前驅物，例如H 2O)的第二脈衝902可被導入至ALD反應腔體中。反向反應物前驅物能夠與第一金屬(M)、第二金屬(M’)以及鋅反應，以形成第三次層156，其中第三次層156包括第一金屬氧化物材料(例如：InO x)、第二金屬氧化物材料(例如：GaO x)以及氧化鋅(ZnO x)的組合。
ALD反應腔體可以再度地選擇性地使用惰性氣體進行吹淨，且鋅前驅物的附加脈衝903-m可被導入，並接著導入反向反應物前驅物的第二脈衝902、含有第一金屬(M)及第二金屬(M’)之前驅物混合物的脈衝901-m、以及反向反應物前驅物的第二脈衝902。此順序可接著被重複一或多次，藉由導入鋅前驅物的脈衝903，且接著導入反向反應物前驅物的脈衝902、含有第一金屬(M)及第二金屬(M’)之前驅物混合物的脈衝901(例如：脈衝901-t)、以及反向反應物前驅物的第二脈衝902，以形成半導體通道層150之由第二次層154M、第一次層152M、…、第二次層154T、第一次層152T所組成的第二交替堆疊153。應注意的是，為使說明清晰易懂，本文將含有第一金屬(M)及第二金屬(M’)之前驅物混合物的脈衝(例如：第一脈衝901-a、脈衝901-n、脈衝901-m、脈衝901-t)統稱為脈衝901，並將鋅前驅物的脈衝(例如：第三脈衝903-a、脈衝903-n、附加脈衝903-m)統稱為脈衝903。
第10B圖係根據本揭露多種實施例所示的圖式，顯示用於原子層沉積(ALD)系統之替代性的脈衝序列906，其中原子層沉積系統可用於形成由複數次層(第一次層152、第二次層154及第三次層156)所製成的非晶氧化物半導體(AOS)通道層。參照第10B圖，在此實施例中，脈衝序列906與第10A圖所示之脈衝序列900相似，不同之處在於，並非導入前驅物混合物(包括含有第一金屬(M)與第二金屬(M’)的複數前驅物)的單一第一脈衝901-a，而是ALD系統可在共脈衝(co-pulse)模式下操作，於共脈衝模式下，第一前驅物脈衝905-a與第二前驅物脈衝907-a可同時被導入ALD反應腔體中。第一前驅物脈衝905-a可包括含有第一金屬(M)的前驅物，而第二前驅物脈衝907-a可包括含有第二金屬(M’)的前驅物。各個前驅物可在ALD反應腔體內混合並與閘極介電材料反應，以在閘極介電材料上沉積第一金屬(M)與第二金屬(M’)。接著，反向反應物前驅物(例如：氧前驅物，例如H 2O)的第二脈衝902可被導入ALD反應腔體中，並與第一金屬(M)以及第二金屬(M’)反應以形成通道的第一次層152A，第一次層152A包含第一金屬氧化物材料與第二金屬氧化物材料(例如：InO x與GaO x)的組合。此製程的後續可類似於前文參照第10A圖所述的製程，包括導入鋅前驅物的脈衝903(例如：第三脈衝903-a)、反向反應物前驅物的第二脈衝902，並接著導入第一金屬(M)與第二金屬(M’)之前驅物的脈衝905與907(例如：脈衝905-n與907-n)，然後是導入反向反應物前驅物的另一個第二脈衝902，並依此順序執行，以形成半導體通道層150之由第一次層152A、第二次層154A、…、第一次層152N、第二次層154N所組成的第一交替堆疊151。
仍舊參照第10B圖，在形成第一交替堆疊151之後，第一前驅物脈衝905-i、第二前驅物脈衝907-i以及第三前驅物脈衝903-i可同時被導入ALD反應腔體中。第一前驅物脈衝905-i可包括含有第一金屬(M)的前驅物，第二前驅物脈衝907-i可包括含有第二金屬(M’)的前驅物，而第三前驅物脈衝903-i可包括含有鋅的前驅物。第一前驅物脈衝905-i、第二前驅物脈衝907-i以及第三前驅物脈衝903-i可與第一交替堆疊151之最上方的第二次層154N反應，以在第二次層154N上沉積第一金屬(M)、第二金屬(M’)以及鋅。接著，反向反應物前驅物(例如：氧前驅物，例如H 2O)的第二脈衝902可被導入ALD反應腔體中，並與第一金屬(M)、第二金屬(M’)以及鋅反應以形成第三次層156，第三次層156包括第一金屬氧化物材料(例如：InO x)、第二金屬氧化物材料(例如：GaO x)以及氧化鋅(ZnO x)的組合。然後，可使用與用於形成第一交替堆疊151相似的製程，包括導入鋅前驅物的脈衝903(例如：第三脈衝903-m)、反向反應物前驅物的第二脈衝902，並接著導入第一金屬(M)與第二金屬(M’)之前驅物的脈衝905與907(例如：脈衝905-m、905-t與脈衝907-m、907-t)，然後是導入反向反應物前驅物的另一個第二脈衝902，並依此順序執行，以在第三次層156上方形成由第二次層154M、第一次層152M、…、第二次層154T、第一次層152T所組成的第二交替堆疊153。應注意的是，為使說明清晰易懂，本文將含有第一金屬(M)之前驅物的脈衝(例如：第一前驅物脈衝905-a、第一前驅物脈衝905-i、脈衝905-n、脈衝905-m、脈衝905-t)統稱為脈衝905，並將含有第二金屬(M’)之前驅物的脈衝(例如：第二前驅物脈衝907-a、第二前驅物脈衝907-i、脈衝907-n、脈衝907-m、脈衝907-t)統稱為脈衝907。
第11圖為範例性結構的垂直截面圖，顯示了沉積在半導體通道層150之上方表面上方的可選用之第二絕緣層245。參照第11圖，可選用之第二絕緣層245(亦稱為「阻擋」層)可包括介電材料層，介電材料例如前文參照第7圖所述之可選用的絕緣層145的任何介電材料。其他合適的介電材料同樣包括在本揭露所思及的範圍內。在一些實施例中，可選用之第二絕緣層245可以由與可選用之絕緣層145相同的材料構成。替代性地，可選用之第二絕緣層245可以由不同於可選用之絕緣層145的材料構成。可使用任何合適的沉積製程來沉積可選用之第二絕緣層245，如上所述。在多種實施例中，可使用原子層沉積(ALD)來沉積可選用之第二絕緣層245。可選用之第二絕緣層245的厚度可處於自0.1nm至10nm的範圍內，不過亦可使用較小及較大的厚度。
可選用之第二絕緣層245可以作為半導體通道層150與隨後可被形成於絕緣層245上方之鐵電(FE)材料層之間的阻障。可選用之第二絕緣層245可幫助降低表面態密度(D it)，並抑制載子(即：電子及/或電洞)從半導體通道層150注入。在多種實施例中，可選用之第二絕緣層245的材料可具有較高的能隙(E g)，高於半導體通道層150的能隙。舉例來說，在半導體通道層150是非晶InGaZnO 4(a-IGZO)的情況下，a-IGZO具有～3.16Ev的能隙E g，此時可選用之第二絕緣層245的材料可具有更大的能隙(例如：E g≥ 3.5eV，如Eg ≥ 5.0eV)。進一步地，可選用之第二絕緣層245的材料與半導體通道層150之間的導帶偏移(E CBO)及價帶偏移(E VBO)可以足夠大(例如：E CBO＞1eV、E VBO＞1eV)，以阻擋電荷載子(包含電子與電洞兩者)注入可選用之第二絕緣層245中，並進而最小化來自半導體通道層150的漏電流。在多種實施例中，可選用之第二絕緣層245可包括矽摻雜的氧化鉿，例如Hf 1-xSi xO y，其中x＞0.1且y＞0。
第12圖為範例性結構的垂直截面圖，顯示了沉積在可選用之第二絕緣層245的上方表面上方的可選用之第二種晶層235。於不存在可選用之第二絕緣層245的實施例中，可選用之第二種晶層235可被沉積在半導體通道層150的上方表面之上。可選用之第二種晶層235(亦稱為鐵電促進層)所包括的材料，可被配置為在隨後形成於其上之FE材料層中促進形成期望的晶體結構。舉例來說，可選用之第二種晶層235可在隨後形成之FE材料層中，相對於單斜晶相(m相)促進立方(c相)、四方(t相)及/或斜方(o相)晶相的形成，並且還可以抑制FE材料層中，t相晶體結構朝向m相晶體結構的轉變。這能夠使得在FE材料層中具有改善的鐵電特性，例如增加的殘留極化P r。
在多種實施例中，可選用之第二種晶層235可包括金屬氧化物材料，例如前文參照第5圖所述之可選用的種晶層135的任何材料。用於可選用之第二種晶層235的其他合適的材料同樣包括在本揭露所思及的範圍內。在一些實施例中，可選用之第二種晶層235可以由與可選用之種晶層135相同的材料構成。替代性地，可選用之第二種晶層235可以由不同於可選用之種晶層135的材料構成。可選用之第二種晶層235可包括單層金屬氧化物材料，或者是包括可以具有不同組成的多層金屬氧化物材料。在多種實施例中，種晶層材料所具有的晶體結構可包括立方晶相、四方晶相及/或斜方晶相。
可使用任何合適的沉積製程來沉積可選用之第二種晶層235。在多種實施例中，可使用原子層沉積(ALD)或脈衝雷射沉積(PLD)來沉積可選用之第二種晶層235。在一些實施例中，可選用之第二種晶層235可在300°C與700°C之間的溫度下熱退火30秒到10分鐘，以增加可選用之第二種晶層235的結晶度。替代性地或附加地，可選用之第二種晶層235可使用合適的沉積技術(例如：PLD)而被沉積為準單晶金屬氧化物材料。可選用之第二種晶層235的厚度可處於自0.1nm至5nm的範圍內，不過亦可使用較小及較大的厚度。
第13圖為範例性結構的垂直截面圖，顯示了形成在可選用之第二種晶層235上方的第二鐵電(FE)材料層240，以及沉積在第二FE材料層240之上方表面之上的可選用之第三種晶層237。於不存在可選用之第二種晶層235的實施例中，第二FE材料層240可被沉積在可選用之第二絕緣層245的上方表面之上。於既不存在可選用之第二種晶層235也不存在可選用之第二絕緣層245的實施例中，第二FE材料層240可被沉積在半導體通道層150的上方表面之上。
參照第13圖，第二FE材料層240可由任何合適的鐵電材料形成，包括前文參照第6圖所述之FE材料層140的任何鐵電材料。用於第二FE材料層240之其他合適的材料同樣包括在本揭露所思及的範圍內。在一些實施例中，第二FE材料層240可由與FE材料層140相同的材料構成。替代性地，第二FE材料層240可由不同於FE材料層140的材料構成。
在實施例中，第二 FE材料層240可包括單層的FE材料，或者是包括可具有不同組成之多層的FE材料。在多種實施例中，第二FE材料層240所具有的晶體結構可包括立方、四方及/或斜方晶相。在實施例中，第二FE材料層240可包括基於氧化鉿的鐵電材料，例如Hf xZr 1-xO y，並且所具有的結構可使得具有立方、四方及/或斜方晶體結構之FE材料的體積，比具有單斜晶體結構之FE材料的體積大上50％以上。
可使用任何合適的沉積製程來沉積第二FE材料層240。在多種實施例中，可使用原子層沉積(ALD)來沉積第二FE材料層240。第二FE材料層240的厚度可處於自0.1nm至100nm的範圍內，不過亦可使用較小及較大的厚度。
仍舊參照第13圖，可選用之第三種晶層237可被沉積在第二FE材料層240的上方表面之上。可選用之第三種晶層237(亦稱為鐵電促進層)所包括的材料，可被配置為在下方的第二FE材料層240中，促進形成並維持期望的晶體結構。舉例來說，可選用之第三種晶層237可在第二FE材料層240中，相對於單斜晶相(m相)促進立方(c相)、四方(t相)及/或斜方(o相)晶相的形成，並且還可以抑制第二FE材料層240中，t相晶體結構朝向m相晶體結構的轉變。這能夠使得FE材料層具有改善的鐵電特性，例如增加的殘留極化P r。
在多種實施例中，可選用之第三種晶層237可包括金屬氧化物材料，例如前文參照第5圖所述之可選用的種晶層135的任何材料。用於可選用之第三種晶層237的其他合適的材料，同樣包括在本揭露所思及的範圍內。在一些實施例中，可選用之第三種晶層237可以由與可選用之種晶層135及/或可選用之第二種晶層235相同的材料構成。替代性地，可選用之第三種晶層237可以由不同於可選用之種晶層135及/或可選用之第二種晶層235的材料構成。可選用之第三種晶層237可包括單層金屬氧化物材料，或者是包括可以具有不同組成的多層金屬氧化物材料。在多種實施例中，種晶層材料所具有的晶體結構可包括立方晶相、四方晶相及/或斜方晶相。
可使用任何合適的沉積製程來沉積可選用之第三種晶層237。在多種實施例中，可使用原子層沉積(ALD)或脈衝雷射沉積(PLD)來沉積可選用之第三種晶層237。在一些實施例中，可選用之第三種晶層237可在300°C與700°C之間的溫度下熱退火30秒到10分鐘，以增加可選用之第三種晶層237的結晶度。替代性地或附加地，可選用之第三種晶層237可使用合適的沉積技術(例如：PLD)而被沉積為準單晶金屬氧化物材料。可選用之第三種晶層237的厚度可處於自0.1nm至5nm的範圍內，不過亦可使用較小及較大的厚度。
第14圖為範例性結構的垂直截面圖，顯示了形成在可選用之第三種晶層237上方的介電材料層180。於不存在可選用之第三種晶層237的實施例中，介電材料層180可被沉積在第二FE材料層240的上方表面之上。參照第14圖，介電材料層180可由合適的介電材料所構成，例如氧化鋁或氧化矽。其他材料同樣包括在本揭露所思及的範圍內。在一些實施例中，介電材料層180可為低k值介電材料。可使用如上所述之合適的沉積方法來沉積介電材料層180。
第15圖為形成FeFET裝置的製程期間，範例性結構的垂直截面圖，顯示了介電材料層180之上方表面之上的圖案化遮罩170。圖案化遮罩170的圖案化，可使用微影移除遮罩材料的一部分並曝露介電材料層180之上方表面的區域171與172。介電材料層180之曝露的區域171與172可分別對應源極與汲極區域的位置，其中源極與汲極區域可在隨後形成。
第16圖為形成FeFET裝置的製程期間，範例性結構的垂直截面圖，顯示了開口174及175，開口174及175被形成為穿過介電材料層180、可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235以及可選用之第二絕緣層245，以曝露半導體通道層150的上方表面。參照第16圖，範例性的中間結構可透過圖案化遮罩170進行蝕刻，以移除介電材料層180、可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235、以及可選用之第二絕緣層245的一些部分，並曝露半導體通道層150的上方表面。半導體通道層150之經由開口174與175所曝露的區域，可分別對應FeFET裝置的源極與汲極區域。在蝕刻製程之後，可使用合適的製程移除圖案化遮罩170，例如藉由灰化(ashing)或使用溶劑溶解(dissolution)。
第17圖為形成FeFET裝置的製程期間，範例性結構的垂直截面圖，顯示了半導體通道層150之源極區域176與汲極區域177的電漿處理(plasma treatment)。參照第17圖，半導體通道層150的源極區域176與汲極區域177可被施加以電漿處理(由箭頭161及162示意性地指示)。在實施例中，電漿處理可為氦(He)電漿處理。半導體通道層150之源極區域176與汲極區域177的電漿處理，進行時間可介於5秒到5分鐘之間，例如介於30秒到120秒之間(例如：約等於(~)60秒)。進行電漿處理所使用的功率密度(power density)，可大於0.3W/cm 2，例如介於0.8與1.2 W/cm 2之間(例如：~0.98W/cm 2)。
在實施例中，電漿處理可降低源極區域176與汲極區域177處的接觸電阻。在多種實施例中，電漿處理可帶來相對富含半導體通道層150之第一金屬(M)(例如：In)的區域，這可以促進接觸電阻的降低。電漿處理還可以在源極區域176與汲極區域177下方產生半導體通道層150的區域178、179，其中區域178、179相對性地富含氧空缺。在實施例中，富含氧空缺的源極區域176與汲極區域177還有區域178、179，可位於半導體通道層150之上方表面159下方至少約0.5nm的深度處，並且可以在半導體通道層150之上方表面159下方延伸至多達約70nm的深度。在各多實施例中，源極區域176與汲極區域177下方之區域178、179中的氧空缺濃度，可大於區域178與區域179之間之通道層的中心區域163內的氧空缺濃度。半導體通道層150之富含氧空缺的源極區域176與汲極區域177，可降低半導體通道層150的源極-閘極和汲極-閘極電阻。
第18圖為形成FeFET裝置的製程期間，範例性結構的垂直截面圖，包括形成在半導體通道層150之源極區域176與汲極區域177上方的源極電極190與汲極電極191。參照第18圖，源極電極190與汲極電極191可包括任何合適的導電材料，例如氮化鈦(TiN)、鉬(Mo)、銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、 鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)、鋨(Os)、釷(Th)、釩(V)、其合金以及其組合。其他合適的電極材料同樣包括在本揭露所思及的範圍內。源極電極190與汲極電極191可分別電性接觸半導體通道層150的源極區域176與汲極區域177。源極電極190與汲極電極191的沉積可使用任何合適的沉積方法，例如物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。在實施例中，源極電極190與汲極電極191可透過原子層沉積(ALD)進行沉積。在多種實施例中，源極電極190與汲極電極191的形成，可藉由在介電材料層180之上方表面之上以及在穿過介電材料層180、可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235以及可選用之第二絕緣層245的開口174、175之中沉積導電材料層來進行。接著，可執行諸如化學機械研磨(chemical mechanical planarization, CMP)的平坦化製程，以從介電材料層180的上方表面之上移除部分導電材料，並提供與半導體通道層150之上方表面接觸的離散的源極電極190與汲極電極191。在實施例中，源極電極190與汲極電極191的上方表面，可與介電材料層180的上方表面共平面。在實施例中，源極電極190與汲極電極191可具有介於源極電極190與汲極電極191的下方與上方表面之間的厚度，其介於約50nm與約1000nm之間。
第19圖為形成FeFET裝置的製程期間，範例性結構的垂直截面圖，顯示了介電材料層180以及源極電極190與汲極電極191的上方表面之上的圖案化遮罩185。圖案化遮罩185的圖案化，可使用微影移除遮罩材料的一部分並曝露介電材料層180之上方表面的一部分。介電材料層180之上方表面的曝露部分，可對應可在隨後形成之上方閘極電極的位置。
第20圖為形成FeFET裝置的製程期間，範例性結構的垂直截面圖，顯示了開口193，開口193被形成為穿過介電材料層180以曝露可選用之第三種晶層237的上方表面。參照第20圖，範例性的中間結構可透過圖案化遮罩185進行蝕刻，以移除介電材料層180的一些部分，並曝露可選用之第三種晶層237的上方表面。於不存在可選用之第三種晶層237的實施例中，蝕刻製程可曝露第二FE材料層240的上方表面。在蝕刻製程之後，可使用合適的製程移除圖案化遮罩185，例如藉由灰化或使用溶劑溶解來移除。
第21圖為形成FeFET裝置200之範例性結構的垂直截面圖，包括形成在介電材料層180中之開口中的上方閘極電極220。上方閘極電極220可由合適的導電材料構成，包括前文參照第3圖所述之底部閘極電極120的任何導電材料。用於上方閘極電極220之其他合適的材料同樣包括在本揭露所思及的範圍內。在一些實施例中，上方閘極電極220可由與底部閘極電極120相同的材料構成。替代性地，上方閘極電極220可由不同於底部閘極電極120的材料構成。
在一些實施例中，上方閘極電極220的材料，能夠可選地具有較低的熱膨脹係數(CTE)，低於第二FE材料層240的CTE。舉例來說，在第二FE材料層240包括氧化鉿鋯(HZO)(具有14×10 -6/K的CTE)的實施例中，上方閘極電極220可包括所具有之CTE小於14×10 -6/K的材料。具有相對較低之CTE的合適的導電材料包括但不限於：鉑(Pt)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、鐵(Fe)、鎳(Ni)、鈹(Be)、鉻(Cr)、鈷(Co)、銻(Sb)、銥(Ir)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、其合金、以及其組合。在多種實施例中，可藉由使第21圖所示之結構承受退火製程以在第二FE材料層240中引起張應變，此退火製程可包括在介於400°C與700°C之間的溫度下以及介於30秒與5分鐘的時間內對結構進行退火，並接著實施一個冷卻期。在冷卻期間，因為CTE的差異，第二FE材料層240的收縮程度可以大於上方閘極電極220。這可以拉伸第二FE材料層240，並因此使第二FE材料層240承受永久的張應變。
可使用任何合適的沉積方法來沉積上方閘極電極220，例如物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。在多種實施例中，上方閘極電極220的形成，可藉由在介電材料層180以及源極電極190與汲極電極191之上方表面上方，以及在介電材料層180中的開口193之內沉積導電材料層來進行。接著，可執行諸如化學機械研磨(CMP)的平坦化製程，以從介電材料層180、源極電極190以及汲極電極191的上方表面之上移除部分導電材料，並提供與離散的上方閘極電極220。在實施例中，介電材料層180可接觸上方閘極電極220的側表面，並將上方閘極電極220與源極電極190還有汲極電極191橫向地分隔，其中源極電極190以及汲極電極191位於上方閘極電極220的兩側。在實施例中，源極電極190與汲極電極191還有介電材料層180的上方表面，可與上方閘極電極220的上方表面共平面。在一些實施例中，上方閘極電極220可具有介於上方閘極電極的下方與上方表面之間的厚度，其介於約50nm與約1000nm之間。
第21圖所示之範例性的FeFET裝置200包括雙閘極結構，包含設置於半導體通道層150之第一側上的底部閘極電極120，以及設置於半導體通道層150之第二側上的上方閘極電極220。第一FE材料層140位於底部閘極電極120與半導體通道層150之間，而第二FE材料層240位於上方閘極電極220與半導體通道層150之間。源極電極190與汲極電極191接觸半導體通道層150的上方表面。
第22圖為雙閘極的FeFET裝置300之替代性範例結構的垂直截面圖，雙閘極的FeFET裝置300包括可選用之第四種晶層137，第四種晶層137設置於FE材料層140與可選用之絕緣層145之間。第22圖所示之替代性範例結構，可藉由在FE材料層140之上方表面上方沉積可選用之第四種晶層137而脫胎於第6圖中的範例性中間結構。可選用之第四種晶層137可具有與上述的可選用之種晶層135、可選用之第二種晶層235及/或可選用之第三種晶層237相同或相似的組成以及結構。可選用之第四種晶層137所包括的材料，可被配置為在下方的FE材料層140中促進形成並維持期望的晶體結構。可使用如上所述之合適的沉積製程來沉積可選用之第四種晶層137。在沉積可選用的第四種晶層137之後，可執行前文參照第7圖至第21圖所述的製程操作，以提供如第22圖所示的FeFET裝置300。
第23圖為電路圖，示意性地顯示了在共同閘極控制模式下操作之包含雙閘極結構的FeFET裝置200、300。參照第23圖，底部閘極電極120與上方閘極電極220可被連接到共同供電線路(supply line)，使得相同的電壓可被施加到底部閘極電極120與上方閘極電極220兩者。FE材料層140及第二FE材料層240可作為閘極絕緣層，介於對應的底部閘極電極120及上方閘極電極220與半導體通道層150之間。相對於在半導體通道層150的一側上具有單一閘極閘極電極以及單一FE材料層的FeFET裝置(即：單閘極FeFET結構)，藉由在半導體通道層150之相對的兩側提供底部閘極電極120及上方閘極電極220還有FE材料層140及第二FE材料層240，雙閘極之FeFET裝置200、300的極化、記憶窗口以及導通電流(I on)得以增加。在一些實施例中，與單閘極FeFET結構相比，極化、記憶窗口及/或導通電流可以有效地加倍。應注意的是，在本文中源極電極與汲極電極可以互換，因此源極電極190與汲極電極191亦可稱為源極電極191與汲極電極190。同樣地，在本文中源極區域與汲極區域也是可以互換的。
第24圖至第37圖係根據本揭露替代性實施例所示，形成FeFET裝置的製程期間，範例性結構的一系列垂直截面圖。根據第24圖至第37圖之替代性實施例的FeFET裝置，可包括第21圖及第22圖之FeFET裝置200、300所示的雙閘極結構。此外，根據第24圖至第37圖之替代性實施例的FeFET裝置，亦可包括接觸半導體通道之第一側的第一對源極與汲極電極，以及接觸半導體通道之第二側的第二對源極與汲極電極。這使得具有雙閘極結構的FeFET能夠在分散閘極控制模式(separated gate control mode)下操作，如同下文所進一步詳細描述的。
第24圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括基板100、基板100上方的第一介電材料層110、嵌入第一介電材料層110中的底部閘極電極120、第一介電材料層110與底部閘極電極120上方的可選用之應力層130、可選用之應力層130上方的可選用之種晶層135、可選用之種晶層135上方的鐵電(FE)材料層140、以及FE材料層140上方的可選用之絕緣層145。第24圖中所示的範例性中間結構可脫胎於第7圖中所示的範例性中間結構，因此，省略了對基板100、第一介電材料層110、底部閘極電極120、可選用之應力層130、可選用之種晶層135、FE材料層140以及可選用之絕緣層145的結構與細節的重複討論。在一些實施例中，附加的種晶層(並未顯示於第24圖中)可位於FE材料層140上方，例如如第22圖所示，設置於FE材料層140與可選用之絕緣層145之間的可選用之第四種晶層137。
第25圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了位於可選用之絕緣層145的上方表面上方的圖案化遮罩301。於不存在可選用之絕緣層145的實施例中，圖案化遮罩301可被形成在FE材料層140的上方表面之上，或者，可被形成在位於FE材料層140上方的可選用之種晶層之上，如果此可選用之種晶層存在的話。圖案化遮罩301的圖案化，可使用微影移除遮罩材料的一些部分並曝露可選用之絕緣層145的一些部分。穿過圖案化遮罩301的開口可對應底部源極與汲極電極的位置，其中底部源極與汲極電極可在隨後形成。
第26圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了開口302以及303，其中開口302以及303被形成為穿過可選用之絕緣層145、FE材料層140、可選用之種晶層135以及可選用之應力層130，且延伸至第一介電材料層110之中。參照第26圖，範例性的中間結構可透過圖案化遮罩301進行蝕刻，以移除可選用之絕緣層145、FE材料層140、可選用之種晶層135、可選用之應力層130、以及第一介電材料層110的一些部分，以形成開口302及303。開口302及303可對應底部源極與汲極電極的位置，其中底部源極與汲極電極可在隨後形成。在蝕刻製程之後，可使用合適的製程移除圖案化遮罩301，例如藉由灰化或使用溶劑溶解來移除。
第27圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括形成在開口302與303之中的底部源極電極304與底部汲極電極305。參照第27圖，底部源極電極304與底部汲極電極305可包括任何合適的導電材料，例如氮化鈦(TiN)、鉬(Mo)、銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、 鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)、鋨(Os)、釷(Th)、釩(V)、其合金以及其組合。其他合適的電極材料同樣包括在本揭露所思及的範圍內。底部源極電極304與底部汲極電極305的沉積可使用任何合適的沉積方法，例如物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。在多種實施例中，底部源極電極304與底部汲極電極305的形成，可藉由將導電材料層沉積在可選用之絕緣層145的上方表面之上，並且沉積在穿過可選用之絕緣層145、FE材料層140、可選用之種晶層135、以及可選用之應力層130並進入第一介電材料層110之中的開口302、303之內來進行。接著，諸如化學機械研磨(CMP)的平坦化製程，可被用於從可選用之絕緣層145的上方表面之上移除部分導電材料，並提供離散的底部源極電極304與底部汲極電極305。如第27圖所示，底部源極電極304與底部汲極電極305可延伸進入第一介電材料層110之中，並與嵌入於第一介電材料層110之內的底部閘極電極120橫向地間隔。在多種實施例中，底部源極電極304與底部汲極電極305的上方表面，可與可選用之絕緣層145的上方表面共平面。於不存在可選用之絕緣層145的實施例中，底部源極電極304與底部汲極電極305的上方表面，可與FE材料層140的上方表面共平面。
第28圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括可選用之絕緣層145還有底部源極電極304與底部汲極電極305的上方表面之上的半導體通道層150、半導體通道層150上方的可選用之第二絕緣層245、可選用之第二絕緣層245上方的可選用之第二種晶層235、可選用之第二種晶層235上方的第二FE材料層240、以及第二FE材料層240上方的可選用之第三種晶層237。第28圖中所示的範例性中間結構可脫胎於第13圖中所示的範例性中間結構，因此，省略了對半導體通道層150、可選用之第二絕緣層245、可選用之第二種晶層235、第二FE材料層240、以及可選用之第三種晶層237的結構與細節的重複討論。參照第28圖，底部源極電極304與底部汲極電極305可接觸半導體通道層150的底部表面。在多種實施例中，半導體通道層150可為氧化物半導體通道層，如同前文參照第8圖至第10B圖所述。
第29圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了可選用之第三種晶層237的上方表面之上的圖案化遮罩306。於不存在可選用之第三種晶層237的實施例中，圖案化遮罩306可被形成在第二FE材料層240的上方表面之上。圖案化遮罩306的圖案化，可使用微影以移除遮罩材料的一些部分，並曝露可選用之第三種晶層237的一些部分。圖案化遮罩306可覆蓋可選用之第三種晶層237的一區域，該區域覆蓋底部閘極電極120以及底部源極電極304與底部汲極電極305。
第30圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了蝕刻製程之後的範例性中間結構，其中該蝕刻製程在第一介電材料層110上方形成多層結構307。參照第30圖，蝕刻製程可透過圖案化遮罩306執行，以移除可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235、可選用之第二絕緣層245、半導體通道層150、可選用之絕緣層145、FE材料層140、可選用之種晶層135、以及可選用之應力層130的一些部分。在蝕刻製程之後，可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235、可選用之第二絕緣層245、半導體通道層150、可選用之絕緣層145、FE材料層140、可選用之種晶層135、以及可選用之應力層130的剩餘部分，可形成多層結構307。在一些實施例中，蝕刻製程可在第一介電材料層110上方產生複數離散的多層結構307。第一介電材料層110的上方表面可在各個多層結構307之間曝露。每個多層結構307可包括底部源電極304/305與底部汲極電極305/304。應注意的是，在本文中底部源極電極與底部汲極電極可以互換，因此底部源極電極304與底部汲極電極305亦可稱為底部源極電極305與底部汲極電極304。底部閘極電極120可位於每個多層結構307下方的第一介電材料層110之內，且位於對應的底部源極電極304與底部汲極電極305之間。在蝕刻製程之後，可使用合適的製程移除圖案化遮罩306，例如藉由灰化或使用溶劑溶解來移除。
第31圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括形成在多層結構307之上方表面與側表面上方以及第一介電材料層110之曝露的上方表面上方的第二介電介電材料層310。第二介電材料層310可由合適的介電材料構成，例如氧化矽、氧化鋁等。其他材料同樣包括在本揭露所思及的範圍內。在一些實施例中，第二介電材料層310可為低k值介電材料。可使用如上所述之合適的沉積方法來沉積第二介電材料層310。
第32圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括第二介電材料層310之上方表面上方的圖案化遮罩170。圖案化遮罩170的圖案化，可使用微影以移除遮罩材料的一些部分，並曝露第二介電材料層310之上方表面的區域171及172。第二介電材料層310之曝露的區域171與172可分別對應上方源極與汲極區域的位置，其中上方源極與汲極區域可隨後被形成在多層結構307之中。
第33圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了開口312與313，開口312與313被形成為穿過第二介電材料層310、可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235、以及可選用之第二絕緣層245，以曝露半導體通道層150的上方表面。參照第33圖，範例性的中間結構可透過圖案化遮罩170進行蝕刻，以移除第二介電材料層310、可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235、以及可選用之第二絕緣層245的一些部分，並曝露半導體通道層150的上方表面。半導體通道層150之經由開口312與313所曝露的區域，可分別對應FeFET裝置的源極與汲極區域。在蝕刻製程之後，可使用合適的製程移除圖案化遮罩170，例如藉由灰化或使用溶劑溶解來移除。
仍舊參照第33圖，半導體通道層150的源極區域176與汲極區域177可被施加電漿處理(由箭頭161及162示意性地指示)。在實施例中，此電漿處理可相同於前文參照第17圖所述的電漿處理。因此，省略了對電漿處理的重複討論。在實施例中，電漿處理可降低在源極區域176與汲極區域177處的接觸電阻。在多種實施例中，電漿處理還可以在源極區域176與汲極區域177下方產生半導體通道層150的區域178、179，其中區域178、179可以相對性地富含氧空缺。半導體通道層150之富含氧空缺的源極區域176與汲極區域177，可降低半導體通道層150的源極-閘極和汲極-閘極電阻。
第34圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括形成在半導體通道層150之源極區域176與汲極區域177上方的上方源極電極314與上方汲極電極315。參照第34圖，上方源極電極314與上方汲極電極315可包括任何合適的導電材料，包括前文參照第18圖所述之源極電極190與汲極電極191的任何材料。在一些實施例中，上方源極電極314與上方汲極電極315可以由與底部源極電極304與底部汲極電極305相同的材料構成。替代性地，上方源極電極314與上方汲極電極315可由不同於底部源極電極304與底部汲極電極305的材料構成。
上方源極電極314與上方汲極電極315的沉積可使用任何合適的沉積方法，例如物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。在多種實施例中，上方源極電極314與上方汲極電極315的形成，可藉由在第二介電材料層310之上方表面上方以及在開口312、313之中沉積導電材料層來進行。接著，可使用諸如化學機械研磨(CMP)製程的平坦化製程，以從第二介電材料層310的上方表面之上移除部分導電材料，並提供與半導體通道層150之源極區域176與汲極區域177接觸的離散的上方源極電極314與上方汲極電極315。
第35圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了位於第二介電材料層310以及上方源極電極314與上方汲極電極315之上方表面上方的圖案化遮罩185。圖案化遮罩185的圖案化，可使用微影移除遮罩材料的一些部分，並曝露第二介電材料層310之上方表面的一部分。第二介電材料層310之上方表面的曝露部分，可對應可在隨後形成之上方閘極電極的位置。
第36圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了開口193，開口193被形成為穿過第二介電材料層310以曝露可選用之第三種晶層237的上方表面。參照第36圖，範例性的中間結構可透過圖案化遮罩185進行蝕刻，以移除第二介電材料層310的一些部分並曝露可選用之第三種晶層237的上方表面。於不存在可選用之第三種晶層237的實施例中，蝕刻製程可曝露第二FE材料層240的上方表面。在蝕刻製程之後，可使用合適的製程來移除圖案化遮罩185，例如藉由灰化或使用溶劑溶解來移除。
第37圖為FeFET裝置400之範例性中間結構的垂直截面圖，包括形成在第二介電材料層310中之開口中的上方閘極電極220。此上方閘極電極220可包括與前文參照第22圖所述之上方閘極結構220相同的組成與結構，並且可藉由與前文參照第22圖所述之上方閘極結構220相同的製程來形成。因此，省略了對上方閘極結構220的重複討論。
第37圖所示之範例性的FeFET裝置400包括雙閘極結構，包含設置於半導體通道層150之第一側上的底部閘極電極120，以及設置於半導體通道層150之第二側上的上方閘極電極220。第一FE材料層140可位於底部閘極電極120與半導體通道層150之間，而第二FE材料層240位於上方閘極電極220與半導體通道層150之間。上方源極電極314與上方汲極電極315延伸穿過第二FE材料層240，並接觸半導體通道層150的上方表面。此外，底部源極電極304與底部汲極電極305延伸穿過第一FE材料層140，並接觸半導體通道層150的底部表面。
具有如第37圖所示之雙閘極結構的範例性之FeFET裝置400，可在共同閘極控制模式下操作，如同前文參照第23圖所述。此外，具有雙閘極結構以及底部源極電極304、底部汲極電極305、上方源極電極314與上方汲極電極315的範例性之FeFET裝置400，亦可在分散閘極控制模式下操作。第38圖為電路圖，示意性地顯示了在分散閘極控制模式下操作之具有雙閘極結構以及底部源極電極304、底部汲極電極305、上方源極電極314與上方汲極電極315的FeFET裝置400。參照第37圖及第38圖，底部閘極電極120與上方閘極電極220可連接至不同的供電線路，使得不同的電壓可被選擇性地施加到底部閘極電極120與上方閘極電極220。FE材料層140及第二FE材料層240可作為閘極絕緣層，介於對應的底部閘極電極120及上方閘極電極220與半導體通道層150之間。底部源極電極304與底部汲極電極305電性連接至半導體通道層150的第一側(例如：底部)，而上方源極電極314與上方汲極電極315電性連接至半導體通道層150的第二側(例如：上方)。在實施例中，底部閘極電極120、FE材料層140、底部源極電極304與底部汲極電極305還有半導體通道層150的組合，可提供第一FeFET結構401(例如：基於FeFET的記憶體單元)，而上方閘極電極220、第二FE材料層240、上方源極電極314與上方汲極電極315還有半導體通道層150的組合，可提供第二FeFET結構402(例如：基於FeFET的記憶體單元)。藉由向對應的底部閘極電極120、上方閘極電極220、底部源極電極304與底部汲極電極305、上方源極電極314與上方汲極電極315施加合適的電壓及/或電流，第一FeFET結構401及第二FeFET結構402可彼此獨立地作業。在一些實施例中，第一FeFET結構401及第二FeFET結構402中的一者可作為主裝置(例如：主記憶體單元)，而第一FeFET結構401及第二FeFET結構402中的另一者可作為副裝置或備用裝置(例如：備用記憶體單元)。這可以提供具有改善之可靠性及性能的記憶體裝置。應注意的是，在本文中上方源極電極與上方汲極電極可以互換，因此上方源極電極314與上方汲極電極315亦可稱為上方源極電極315與上方汲極電極314。
第39圖至第43圖係根據本揭露另一個替代性實施例所示，形成FeFET裝置的製程期間，範例性結構的一系列垂直截面圖。第39圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了開口312與313，開口312與313被形成為穿過第二介電材料層310、可選用之第三種晶層237、第二FE材料層240、可選用之第二種晶層235、以及可選用之第二絕緣層245，以曝露半導體通道層150的上方表面。第39圖中所示的範例性中間結構可脫胎於第33圖中所示的範例性中間結構，因此，省略了對第39圖之範例性中間結構的結構與細節的重複討論。第39圖中所示之範例性中間結構不同於第33圖中所示之中間結構的地方在於，第39圖中所示的範例性中間結構並未包括底部源極電極304與底部汲極電極305。然而，應理解的是，第39圖至第43圖所示的方法操作，可以在包含底部源極電極304與底部汲極電極305的範例性中間結構上執行。
第40圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，顯示了形成在第二介電材料層310之上方表面上方以及開口312與313之側表面和底部表面上方的介電材料間隔物層325。參照第40圖，介電材料間隔物層325可以被順應性地(conformally)沉積在第二介電材料層310之上方表面上方、開口312之側表面和底部表面上方、以及開口313之側表面和底部表面上方。介電材料間隔物層325可由合適的介電材料構成，例如氧化矽、氮化矽及/或氧化鋁。在一些實施例中，介電材料間隔物層325可由低k值介電材料所構成，例如氟化矽玻璃(fluorinated silicon glass, FSG)、氫倍半矽氧烷(hydrogen silsesquioxane, HSQ)、苯環丁烯(benzocyclobutene, BCB)、有機聚合物(例如：陶氏化學公司的SiLK™材料、Allied Signal Corp.的FLARE™材料等)、碳摻雜之氧化矽、多孔二氧化矽(porous silica)、聚合物泡沫(polymer foam)等。其他合適的介電材料同樣包括在本揭露所思及的範圍內。可使用如上所述之合適的沉積製程來沉積介電材料間隔物層325。
第41圖為形成FeFET裝置期間之範例性中間結構的垂直截面圖，顯示了蝕刻製程之後的範例性中間結構，該蝕刻製程從第二介電材料層310的上方表面以及開口312與313的底部表面上方移除介電材料間隔物層325。參照第41圖，可使用諸如乾式蝕刻製程的非等向性(anisotropic)蝕刻製程，以從第二介電材料層310的上方表面上方以及開口312與313的底部表面上方移除介電材料間隔物層325的水平延伸部分，以在開口312、313的底部處曝露半導體通道層150的源極區域176與汲極區域177。在蝕刻製程之後，介電材料間隔物層325的剩餘部分，可位於對應之開口312、313的垂直延伸之側表面上方。
第42圖為形成FeFET裝置的製程期間，範例性中間結構的垂直截面圖，包括形成在半導體通道層150之源極區域176與汲極區域177上方的上方源極電極314與上方汲極電極315。參照第42圖，上方源極電極314與上方汲極電極315可包括與前文參照第34圖所述之上方源極電極314與上方汲極電極315相同的組成及結構，並且可使用與前文參照第34圖所述之上方源極電極314與上方汲極電極315相同的製程來形成。因此，省略了對上方源極電極314與上方汲極電極315的重複討論。如第42圖所示，上方源極電極314與上方汲極電極315的每一者，可被介電材料間隔物層325橫向地圍繞。介電材料間隔物層325可以將各個上方源極電極314和上方汲極電極315，與可選用之第二絕緣層245、可選用之第二種晶層235、第二FE材料層240以及可選用之第三種晶層237分隔。
第43圖為FeFET裝置500之範例性結構的垂直截面圖，包括形成在第二介電材料層310中的上方閘極電極220。參照第43圖，上方閘極電極220可包括與前文參照第35圖至第38圖所述之上方閘極電極220相同的組成與結構，並且可藉由與前文參照第35圖至第38圖所述之上方閘極電極220相同的製程來形成。因此，省略了對上方閘極電極220的重複討論。如第43圖所示，介電材料間隔物層325可位於上方閘極電極220與上方源極電極314和上方汲極電極315中的每一者之間。
第44圖為雙閘極的FeFET裝置600之替代性範例結構的垂直截面圖，包括橫向圍繞上方源極電極314與上方汲極電極315以及底部源極電極304與底部汲極電極305的介電材料間隔物層325。參照第44圖，雙閘極之FeFET裝置600的替代性範例結構可藉由下列方式而脫胎於第26圖所示的範例性中間結構，首先藉由在可選用之絕緣層145上方以及開口302與303之側表面和底部表面上方順應性地沉積介電材料間隔物層325，並接著執行非等向性蝕刻製程以從可選用之絕緣層145以及開口303、303之底部表面上方移除介電材料間隔物層325的水平延伸部分，以使得介電材料間隔物層325的剩餘部分位於對應之開口302、303的垂直延伸側表面上方。接著，可執行第27圖至第33圖與第39圖至第43圖所示的方法操作，以提供如第44圖所示的FeFET裝置500。
第45圖為雙閘極FeFET裝置700之替代性範例結構的垂直截面圖，包括橫向地圍繞上方閘極電極220、上方源極電極314與上方汲極電極315、底部閘極電極120、以及底部源極電極304與底部汲極電極305的介電材料間隔物層325。可使用前文參照第29圖至第44圖所述的製程，來形成橫向地圍繞上方閘極電極220以及底部閘極電極120的介電材料間隔物層325。
第46圖係根據本揭露多種實施例所示的流程圖，顯示了形成FeFET裝置之方法800的操作，其中FeFET裝置例如第21圖、第22圖、第37圖、第43圖、第44圖以及第45圖中所示的FeFET裝置200、300、400、500、600以及700。參照第3圖以及第46圖，在操作801中，底部閘極電極120可被形成。底部閘極電極120可為嵌入介電層之中的埋入式電極。在實施例中，底部閘極電極120可由導電材料所製成，導電材料例如銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)、鋨(Os)、釷(Th)、釩(V)、其合金、以及其組合。
可使用任何合適的沉積製程來形成底部閘極電極120。舉例來說，合適的沉積製程可包括物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。
參照第6圖以及第46圖，在操作802中，鐵電(FE)材料層140可被形成在底部閘極電極120上方。在實施例中，FE材料層140可被直接形成在底部閘極電極120上。在其他實施例中，一或多個中間層(例如：應力層130、可選用之種晶層135)可被設置在FE材料層140與底部閘極電極120之間。在多種實施例中，FE材料層140可為基於氧化鉿的鐵電材料，例如Hf xZr 1-xO y，其中0≤x≤1且y＞0(例如：Hf 0.5Zr 0.5O 2)、HfO 2、HfSiO、HfLaO等。在多種實施例中，FE材料層140可為氧化鉿鋯(HZO)，並摻雜有離子半徑小於鉿的原子(例如：Al、Si等)，及/或摻雜有離子半徑大於鉿的原子(例如：La、Sc、Ca、Ba、Gd、Y、Sr等)。可使用任何合適的沉積製程來沉積FE材料層140，例如使用原子層沉積(ALD)來沉積。
參照第8圖、第9圖、第10A圖、第10B圖、第28圖以及第46圖，在操作803中，半導體通道層150可被形成在FE材料層140上方。在實施例中，半導體通道層150可被直接形成在FE材料層140上。在其他實施例中，一或多個中間層(例如：可選用之第四種晶層137、可選用之絕緣層145)可被設置在FE材料層140與半導體通道層150之間。在實施例中，半導體通道層150可由氧化物半導體材料構成。
形成半導體通道層150的操作803可包括形成第一次層152與第二次層154的第一交替堆疊151，包含一組第一次層152以及一組第二次層154，其中第一次層152中的每一者包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合，而第二次層154包括氧化鋅。在實施例中，M可為銦(In)與錫(Sn)中的至少一者，而M’可為鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合中的至少一者。
在多種實施例中，形成半導體通道層150的操作803，可進一步包括在第一次層152與第二次層154組成的第一交替堆疊151上方形成第三次層156。第三次層156可包括第一金屬氧化物材料(MO x)、第二金屬氧化物材料(M’O x)以及氧化鋅的組合，其中M為銦(In)與錫(Sn)中的一者，而M’為鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合中的至少一者。
在多種實施例中，形成半導體通道層150的操作803，可進一步包括在第三次層156上方形成第一次層152與第二次層154的第二交替堆疊153。第二交替堆疊153可包括一組第一次層152以及一組第二次層154，其中第一次層152中的每一者包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合，而第二次層154包括氧化鋅。在實施例中，M可為銦(In)與錫(Sn)中的至少一者，而M’可為鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合中的至少一者。
在多種實施例中，半導體通道層150的最上方及最下方次層可包括第一次層，該第一次層包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合。第三次層156可在第三次層156的上方及下方表面上，接觸包含氧化鋅的第二次層154。
參照第13圖、第28圖以及第46圖，在操作804中，第二鐵電(FE)材料層240被形成在半導體通道層150上方。在實施例中，第二FE材料層240可被直接形成在半導體通道層150上。在其他實施例中，一或多個中間層(例如：可選用之第二絕緣層245、可選用之第二種晶層235)可被設置在第二FE材料層240與半導體通道層150之間。在多種實施例中，第二FE材料層240可為基於氧化鉿的鐵電材料，例如Hf xZr 1-xO y，其中0≤x≤1且y＞0(例如：Hf 0.5Zr 0.5O 2)、HfO 2、HfSiO、HfLaO等。在多種實施例中，第二FE材料層240可為氧化鉿鋯(HZO)，並摻雜有離子半徑小於鉿的原子(例如：Al、Si等)，及/或摻雜有離子半徑大於鉿的原子(例如：La、Sc、Ca、Ba、Gd、Y、Sr等)。可使用任何合適的沉積製程來沉積第二FE材料層240，例如使用原子層沉積(ALD)來沉積。
參照第15圖至第18圖、第25圖至第27圖、第32圖至第34圖、第39圖至第42圖以及第46圖，在操作805中，源極電極190與汲極電極191、上方源極電極314與上方汲極電極315、底部源極電極304與底部汲極電極305可被形成並接觸半導體通道層150。在實施例中，源極電極190與汲極電極191、上方源極電極314與上方汲極電極315、底部源極電極304與底部汲極電極305可由導電材料所製成，導電材料例如氮化鈦(TiN)、鉬(Mo)、銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、 鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)、鋨(Os)、釷(Th)、釩(V)、其合金以及其組合。可使用任何合適的沉積製程來沉積源極電極190與汲極電極191、上方源極電極314與上方汲極電極315、底部源極電極304與底部汲極電極305，例如使用原子層沉積(ALD)來沉積。
在一些實施例中，源極與汲極電極可包括接觸半導體通道層150之上方表面的上方源極與汲極電極，例如源極電極190與汲極電極191、上方源極電極314與上方汲極電極315。源極電極190與汲極電極191、上方源極電極314與上方汲極電極315可延伸穿過第二FE材料層240。替代性地或附加地，源極與汲極電極可包括接觸半導體通道層150之底部表面的底部源極與汲極電極，例如底部源極電極304與底部汲極電極305。
在一些實施例中，源極電極190與汲極電極191、上方源極電極314與上方汲極電極315、底部源極電極304與底部汲極電極305可被介電材料間隔物層325所橫向地圍繞。
在一些實施例中，源極與汲極電極可包括接觸半導體通道層150之源極區域176與汲極區域177的上方源極與汲極電極，例如源極電極190與汲極電極191、上方源極電極314與上方汲極電極315。在形成作為上方源極與汲極電極的源極電極190與汲極電極191、上方源極電極314與上方汲極電極315之前，可對半導體通道層150的源極區域176與汲極區域177進行氦電漿處理。
參照第19圖至第21圖、第35圖至第37圖、第43圖以及第46圖，在操作806中，上方閘極電極220可被形成在第二FE材料層240上方。在實施例中，上方閘極電極220可被直接形成在第二FE材料層240上。在其他實施例中，一或多個中間層(例如：可選用之第三種晶層237)可被設置於上方閘極電極220與第二FE材料層240之間。在實施例中，上方閘極電極220可由導電材料所製成，導電材料例如銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)、鋨(Os)、釷(Th)、釩(V)、其合金、以及其組合。
可使用任何合適的沉積製程來形成上方閘極電極220。舉例來說，合適的沉積製程可包括物理氣相沉積(PVD)、濺鍍、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強型化學氣相沉積(PECVD)、或其組合。
參照所有圖式並根據本揭露多種實施例，本揭露提供一種半導體結構。上述半導體結構包括第一閘極電極、位於第一閘極電極上方的第一鐵電材料層、位於第一鐵電材料層上方的半導體通道層、接觸半導體通道層的複數源極與汲極電極、位於半導體通道層上方的第二鐵電材料層、以及位於第二鐵電材料層上方的第二閘極電極。舉例來說，本揭露提供FeFET裝置200、300、400、500、600、700。上述FeFET裝置200、300、400、500、600、700包括底部閘極電極120、位於底部閘極電極120上方的FE材料層140、位於FE材料層140上方的半導體通道層150、接觸半導體通道層150的複數源極與汲極電極(例如：源極電極190與汲極電極191、底部源極電極304與底部汲極電極305、上方源極電極314與上方汲極電極315)、位於半導體通道層150上方的第二FE材料層240、以及位於第二FE材料層240上方的上方閘極電極220。
在一個實施例中，複數源極與汲極電極包括上方源極電極，延伸穿過第二鐵電材料層並接觸半導體通道層的上方表面，以及包括上方汲極電極，延伸穿過第二鐵電材料層並接觸半導體通道層的上方表面。舉例來說，複數源極與汲極電極包括上方源極電極(例如：源極電極190、上方源極電極314)，延伸穿過第二FE材料層240並接觸半導體通道層150的上方表面，以及包括上方汲極電極(例如：汲極電極191、上方汲極電極315)，延伸穿過第二FE材料層240並接觸半導體通道層150的上方表面。
在另一個實施例中，上方源極電極(例如：源極電極190、上方源極電極314)與上方汲極電極(例如：汲極電極191、上方汲極電極315)中的每一者，被介電材料間隔物層325所橫向地圍繞。
在另一個實施例中，上述半導體結構更包括第一介電材料層，位於第一鐵電材料層下方並橫向地圍繞第一閘極電極，以及包括第二介電材料層，位於第二鐵電材料層上方並橫向地圍繞第二閘極電極、上方源極電極以及上方汲極電極，其中第二閘極電極、上方源極電極以及上方汲極電極延伸穿過第二介電材料層。舉例來說，FeFET裝置更包括第一介電材料層110，位於FE材料層140下方並橫向地圍繞底部閘極電極120，以及包括第二介電材料層(例如：介電材料層180、第二介電材料層310)，位於第二FE材料層240上方並橫向地圍繞上方閘極電極220、上方源極電極(例如：源極電極190、上方源極電極314)以及上方汲極電極(例如：汲極電極191、上方汲極電極315)，其中上方閘極電極220、上方源極電極以及上方汲極電極延伸穿過第二介電材料層。
在另一個實施例中，複數源極與汲極電極更包括底部源極電極，從第一介電材料層延伸並穿過第一鐵電材料層且接觸半導體通道層的底部表面，以及包括底部汲極電極，從第一介電材料層延伸並穿過第一鐵電材料層且接觸半導體通道層的底部表面。舉例來說，複數源極與汲極電極更包括底部源極電極304，從第一介電材料層110延伸並穿過FE材料層140且接觸半導體通道層150的底部表面，以及包括底部汲極電極305，從第一介電材料層110延伸並穿過FE材料層140且接觸半導體通道層150的底部表面。
在另一個實施例中，底部源極電極304與底部汲極電極305中的每一者，被介電材料間隔物層325所橫向地圍繞。
在另一個實施例中，半導體通道層(例如：半導體通道層150)包括氧化物半導體材料，具有化學式M xM’ yZn zO，其中0＜(x, y, z)＜1，M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組。
在另一個實施例中，第一鐵電材料層140與第二鐵電材料層240包括基於氧化鉿的鐵電材料。舉例來說，FE材料層140與第二FE材料層240包括基於氧化鉿的鐵電材料。
在另一個實施例中，種晶層及應力層中的至少一者，位於第一閘極電極與第一鐵電材料層的底部表面之間。舉例來說，可選用之種晶層135及可選用之應力層130中的至少一者，位於底部閘極電極120與FE材料層140的底部表面之間。
在另一個實施例中，第一種晶層及第一絕緣層中的至少一者，位於第一鐵電材料層的上方表面與半導體通道層的底部表面之間，且第二絕緣層及第二種晶層中的至少一者，位於半導體通道層的上方表面與第二鐵電材料層的底部表面之間。舉例來說，可選用之第四種晶層137及可選用之絕緣層145中的至少一者，位於FE材料層140的上方表面與半導體通道層150的底部表面之間，且可選用之第二絕緣層245及可選用之第二種晶層235中的至少一者，位於半導體通道層150的上方表面與第二FE材料層240的底部表面之間。
在另一個實施例中，種晶層可位於第二鐵電材料層的上方表面與第二閘極電極的底部表面之間。舉例來說，可選用之第三種晶層237可位於第二FE材料層240的上方表面與上方閘極電極220的底部表面之間。
在另一個實施例中，第一閘極電極與第二閘極電極在共同閘極控制模式下耦接至共同電壓。舉例來說，底部閘極電極120與上方閘極電極220在共同閘極控制模式下耦接至共同電壓。
在另一個實施例中，第一閘極電極與第二閘極電極在分散閘極控制模式下耦接至不同的電壓。舉例來說，底部閘極電極120與上方閘極電極220在分散閘極控制模式下耦接至不同的電壓。
一個附加實施例係有關於一種半導體結構。上述半導體結構包括閘極電極(例如：底部閘極電極120、上方閘極電極220)、半導體通道層150、位於閘極電極與半導體通道層150的表面之間的鐵電材料層(例如：FE材料層140、第二FE材料層240)、以及接觸半導體通道層150的複數源極與汲極電極(例如：源極電極190與汲極電極191、底部源極電極304與底部汲極電極305、上方源極電極314與上方汲極電極315)。半導體通道層150包括複數第一次層152與複數第二次層154的第一交替堆疊151，第一次層152具有不同於第二次層154的組成、位於複數第一次層152與複數第二次層154之第一交替堆疊151上方的第三次層156，第三次層156具有不同於第一次層152及第二次層154的組成、以及位於第三次層156上方之複數第一次層152與複數第二次層154的第二交替堆疊153。其中，第一交替堆疊151與第二交替堆疊153之複數第一次層152的每一者，包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合，而第一交替堆疊151與第二交替堆疊153之複數第二次層154的每一者包括氧化鋅，且第三次層156包括第一金屬氧化物材料MO x、第二金屬氧化物材料M’O x與氧化鋅的組合。其中，M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組。
在一個實施例中，半導體通道層150的最下方次層為複數第一次層152與複數第二次層154之第一交替堆疊151的一個第一次層152，而半導體通道層150的最上方次層為複數第一次層152與複數第二次層154之第二交替堆疊153的一個第一次層152，且其中第三次層156與第三次層156之上方表面上的複數第一次層152與複數第二次層154之第二交替堆疊153的一個第二次層154接觸，並且第三次層156與第三次層156之底部表面上的複數第一次層152與複數第二次層154之第一交替堆疊151的一個第二次層154接觸。
在另一個實施例中，上述閘極電極為第一閘極電極，且上述鐵電材料層為第一鐵電材料層，位於第一閘極電極與半導體通道層的第一表面之間，並且，上述半導體結構更包括第二閘極電極以及第二鐵電材料層，其中第二鐵電材料層位於第二閘極電極與半導體通道層的第二表面之間。舉例來說，上述閘極電極為底部閘極電極120，且上述鐵電材料層為FE材料層140，位於底部閘極電極120與半導體通道層150的第一表面之間，並且，上述半導體結構更包括上方閘極電極220以及第二FE材料層240，其中第二FE材料層240位於上方閘極電極220與半導體通道層150的第二表面之間。
一個附加實施例係有關於一種半導體結構的製造方法。上述半導體結構的製造方法包括形成第一閘極電極、在第一閘極電極上方形成第一鐵電材料層、在第一鐵電材料層上方形成半導體通道層、形成接觸半導體通道層的複數源極與汲極電極、在半導體通道層上方形成第二鐵電材料層、以及在第二鐵電材料層上方形成第二閘極電極。舉例來說，上述半導體結構的製造方法包括形成底部閘極電極120、在底部閘極電極120上方形成FE材料層140、在FE材料層140上方形成半導體通道層150、形成接觸半導體通道層150的複數源極與汲極電極(例如：源極電極190與汲極電極191、底部源極電極304與底部汲極電極305、上方源極電極314與上方汲極電極315)、在半導體通道層150上方形成第二FE材料層240、以及在第二FE材料層240上方形成上方閘極電極220。
在一個實施例中，接觸半導體通道層150之複數源極與汲極電極的形成，包括形成接觸半導體通道層150之上方表面的複數上方源極與汲極電極(例如：源極電極190與汲極電極191、上方源極電極314與上方汲極電極315)，且上述半導體結構的製造方法更包括形成接觸半導體通道層150之底部表面的複數底部源極與汲極電極(例如：底部源極電極304與底部汲極電極305)。
在另一個實施例中，上述半導體結構的製造方法更包括形成複數介電材料間隔物層325，複數介電材料間隔物層325橫向地圍繞複數上方源極與汲極電極(例如：源極電極190與汲極電極191、上方源極電極314與上方汲極電極315)以及複數底部源極與汲極電極(例如：底部源極電極304與底部汲極電極305)中的至少一者。
在另一個實施例中，半導體通道層150的形成包括形成複數第一次層152與複數第二次層154的第一交替堆疊151，第一交替堆疊151包含第一組第一次層152以及第二組第二次層154，第一組第一次層152中的每一者包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合，而第二組第二次層154包括氧化鋅；在第一交替堆疊151上方形成第三次層156，其中第三次層156包括第一金屬氧化物材料MO x、第二金屬氧化物材料M’O x與氧化鋅的組合；以及在第三次層156上方形成複數第一次層152與複數第二次層154的第二交替堆疊153，第二交替堆疊153包含第三組第一次層152以及第四組第二次層154，第三組第一次層152中的每一者包括第一金屬氧化物材料MO x與第二金屬氧化物材料M’O x的組合，而第四組第二次層154包括氧化鋅。其中，M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組。
前述內文概述多項實施例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解，他們可輕易地以本揭露為基礎來設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同的優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
8:基板 10:半導體材料層 12:淺溝槽隔離結構 14:主動區 15:半導體通道 18:金屬-半導體合金區域 20:閘極結構 22:閘極介電質 24:閘極電極 26:介電閘極間隔物 28:閘極覆帽介電質 30:ILD層 31A:平坦化介電層 31B:第一ILD層 32:第二ILD層 33:第三ILD層 34:第四ILD層 35:第五ILD層 36:第六ILD層 37:第七ILD層 40:金屬互連結構 41V:接點通孔結構 41L:第一金屬線 42V:第一金屬通孔結構 42L:第二金屬線 43V:第二金屬通孔結構 43L:第三金屬線 44V:第三金屬通孔結構 44L:第四金屬線 45V:第四金屬通孔結構 45L:第五金屬線 46V:第五金屬通孔結構 46L:第六金屬線 47B:金屬銲墊 47V:第六金屬通孔結構 50:記憶體陣列區域 52:週邊邏輯區域 75:互補式金屬氧化物半導體電路 95:陣列 L0:接點層級結構 L1:第一互連層級結構 L2:第二互連層級結構 L3:第三互連層級結構 L4:第四互連層級結構 L5:第五互連層級結構 L6:第六互連層級結構 L7:第七互連層級結構 100:基板 110:第一介電材料層 120:底部閘極電極 130:應力層 135:種晶層 140:FE材料層 141:箭頭 142:箭頭 145:絕緣層 146:界面區域 146a:第一界面區域部分 146b:第二界面區域部分 150a:製造中通道層 150:半導體通道層 151:第一交替堆疊 152:第一次層 152A:第一次層 152N:第一次層 152M:第一次層 152T:第一次層 153:第二交替堆疊 154:第二次層 154A:第二次層 154N:第二次層 154M:第二次層 156:第三次層 900:脈衝序列 901-a:第一脈衝 901-n:脈衝 901-m:脈衝 901-t:脈衝 902:第二脈衝 903-a:第三脈衝 903-n:脈衝 903-m:附加脈衝 904:附加脈衝 t:時間 903-i:第三前驅物脈衝 905-a:第一前驅物脈衝 905-n:脈衝 905-i:第一前驅物脈衝 905-m:脈衝 905-t:脈衝 906:脈衝序列 907-a:第二前驅物脈衝 907-n:脈衝 907-i:第二前驅物脈衝 907-m:脈衝 907-t:脈衝 245:第二絕緣層 235:第二種晶層 240:第二FE材料層 237:第三種晶層 180:介電材料層 170:圖案化遮罩 171:區域 172:區域 174:開口 175:開口 159:上方表面 161:箭頭 162:箭頭 176:源極區域 177:汲極區域 178:區域 179:區域 190:源極電極 191:汲極電極 185:圖案化遮罩 193:開口 200:FeFET裝置 220:上方閘極電極 300:FeFET裝置 137:第四種晶層 301:圖案化遮罩 302:開口 303:開口 304:底部源極電極 305:底部汲極電極 306:圖案化遮罩 307:多層結構 310:第二介電材料層 312:開口 313:開口 314:上方源極電極 315:上方汲極電極 400:FeFET裝置 401:第一FeFET結構 402:第二FeFET結構 325:介電材料間隔物層 500:FeFET裝置 600:FeFET裝置 700:FeFET裝置 800:方法 801~806:操作
本揭露之態樣自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1A圖係根據本揭露實施例所示，於形成記憶體裝置的陣列之前的第一範例性結構的垂直截面圖。 第1B圖係根據本揭露實施例所示，於形成記憶體裝置之陣列期間的第一範例性結構的垂直截面圖。 第1C圖係根據本揭露實施例所示，於形成上方層級金屬互連結構之後的第一範例性中間結構的垂直截面圖。 第2圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括沉積於基板上方的第一介電層。 第3圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示嵌入於第一介電層中的底部電極層。 第4圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於底部電極層與第一介電層之上方表面上的可選用之應力層。 第5圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於可選用之應力層的上方表面上的可選用之種晶層。 第6圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示形成於可選用之種晶層的上方表面上的鐵電(FE)材料層。 第7圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於FE材料層之上方表面上的可選用之絕緣層。 第8圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於可選用之絕緣層的上方表面上之製造中的通道層的一部分。 第9圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於可選用之絕緣層的上方表面上之完整的通道層。 第10A圖係根據本揭露多種實施例所示的圖式，顯示用於原子層沉積(ALD)系統的脈衝序列，其中原子層沉積系統可用於形成由複數次層所製成的非晶氧化物半導體(AOS)通道層。 第10B圖係根據本揭露多種實施例所示的圖式，顯示用於原子層沉積(ALD)系統之替代性的脈衝序列，其中原子層沉積系統可用於形成由複數次層所製成的非晶氧化物半導體(AOS)通道層。 第11圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於通道層之上方表面上的可選用之第二絕緣層。 第12圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示沉積於可選用之第二絕緣層的上方表面上的可選用之第二種晶層。 第13圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示形成在可選用之第二種晶層上方的第二鐵電(FE)材料層，以及沉積於第二FE材料層之上方表面上的可選用之第三種晶層。 第14圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示形成在可選用之第三種晶層上方的介電材料層。 第15圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示介電材料層之上方表面上方的圖案化遮罩。 第16圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示被形成為穿過介電材料層、可選用之第三種晶層、第二FE材料層、可選用之第二種晶層、以及可選用之第二絕緣層以曝露通道層之上方表面的開口。 第17圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示源極與汲極區域還有通道層的電漿處理。 第18圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括形成在通道層之源極與汲極區域上方的源極與汲極電極。 第19圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示介電材料層還有源極與汲極電極之上方表面上的圖案化遮罩。 第20圖係形成FeFET裝置之製程期間的範例性結構的垂直截面圖，顯示被形成為穿過介電材料層以曝露可選用之第三種晶層的上方表面的開口。 第21圖係根據本揭露實施例所示，包含雙閘極結構之FeFET裝置的範例性結構的垂直截面圖。 第22圖係根據本揭露另一個實施例所示，包含雙閘極結構之FeFET裝置的範例性結構的垂直截面圖。 第23圖係根據本揭露多種實施例所示的電路圖，示意性地顯示了在共同閘極控制模式下操作之包含雙閘極結構的FeFET裝置。 第24圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括基板、基板上方的第一介電層、嵌入於第一介電層中的底部閘極電極、第一介電層與底部閘極電極上方之可選用的應力層、可選用之應力層上方的可選用之種晶層、可選用之種晶層上方的鐵電(FE)材料層、以及FE材料層上方的可選用之絕緣層。 第25圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示可選用之絕緣層的上方表面上的圖案化遮罩。 第26圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示被形成為穿過可選用之絕緣層、FE材料層、可選用之種晶層以及可選用之應力層，並延伸至第一介電材料層中的開口。 第27圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括形成在開口之中的底部源極與汲極電極。 第28圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括可選用之絕緣層以及底部源極與汲極電極的上方表面上的通道層、通道層上方的可選用之第二絕緣層、可選用之第二絕緣層上方的可選用之第二種晶層、可選用之第二種晶層上方的第二FE材料層、以及第二FE材料層上方的可選用之第三種晶層。 第29圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示可選用之第三種晶層的上方表面上的圖案化遮罩。 第30圖係形成FeFET裝置之製程期間的範例性中間結構，在進行了於第一介電材料層上方形成多層結構的蝕刻製程之後的垂直截面圖。 第31圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括形成在多層結構之上方表面與側表面上方還有第一介電材料層之曝露的上方表面上方的第二介電材料層。 第32圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括第二介電材料層之上方表面上的圖案化遮罩。 第33圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示被形成為穿過第二介電材料層、可選用之第三種晶層、第二FE材料層、可選用之第二種晶層、以及可選用之第二絕緣層以曝露通道層之上方表面的開口。 第34圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括形成在通道層之源極與汲極區域上方的上方源極與汲極電極。 第35圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示第二介電材料層以及上方源極與汲極電極之上方表面上的圖案化遮罩。 第36圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示被形成為穿過第二介電材料層以曝露可選用之第三種晶層的上方表面的開口。 第37圖係包括雙閘極結構且包括上方及底部源極與汲極電極之FeFET裝置的範例性結構的截面圖。 第38圖係根據本揭露多種實施例所示的電路圖，示意性地顯示了在分散閘極控制模式下操作之包含雙閘極結構且包含上方及底部源極與汲極電極的FeFET裝置。 第39圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示被形成為穿過第二介電材料層、可選用之第三種晶層、第二FE材料層、可選用之第二種晶層、以及可選用之第二絕緣層以曝露通道層之上方表面的開口。 第40圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，顯示形成在第二介電材料層之上方表面上以及開口之側表面與底部表面上的介電材料間隔物層。 第41圖係形成FeFET裝置之製程期間的範例性中間結構，在進行了從第二介電材料層之上方表面上以及開口之側表面與底部表面上移除介電材料間隔物的一部分的蝕刻製程之後的垂直截面圖。 第42圖係形成FeFET裝置之製程期間的範例性中間結構的垂直截面圖，包括形成在通道層之源極與汲極區域上方的源極與汲極電極。 第43圖係FeFET裝置之範例性結構的垂直截面圖，其中FeFET裝置包括雙閘極結構以及橫向地環繞源極與汲極電極的介電間隔物層。 第44圖係FeFET裝置之另一個實施例的範例性結構的垂直截面圖，其中FeFET裝置包括雙閘極結構以及橫向地環繞上方源極與汲極電極和底部源極與汲極電極的介電間隔物層。 第45圖係FeFET裝置之另一個實施例的範例性結構的垂直截面圖，其中FeFET裝置包括雙閘極結構，且包括橫向地環繞上方閘及電極、底部閘極電極、上方源極與汲極電極、以及底部源極與汲極電極的介電間隔物層。 第46圖係根據本揭露多種實施例所示的流程圖，顯示形成具有雙閘極結構之FeFET裝置的方法的操作。
100:基板
110:第一介電材料層
120:底部閘極電極
130:應力層
135:種晶層
140:FE材料層
145:絕緣層
150:半導體通道層
245:第二絕緣層
235:第二種晶層
240:第二FE材料層
237:第三種晶層
176:源極區域
177:汲極區域
178:區域
179:區域
220:上方閘極電極
304:底部源極電極
305:底部汲極電極
310:第二介電材料層
314:上方源極電極
315:上方汲極電極
400:FeFET裝置

Claims (9)

  1. 一種半導體結構，包括：一第一閘極電極；一第一鐵電材料層，位於上述第一閘極電極上方；一半導體通道層，位於上述第一鐵電材料層上方；複數源極與汲極電極，接觸上述半導體通道層，其中上述源極與汲極電極包括延伸穿過上述第二鐵電材料層並接觸上述半導體通道層之一上方表面的一上方源極電極，以及延伸穿過上述第二鐵電材料層並接觸上述半導體通道層之上述上方表面的一上方汲極電極；一第二鐵電材料層，位於上述半導體通道層上方；以及一第二閘極電極，位於上述第二鐵電材料層上方。
  2. 如請求項1之半導體結構，更包括：一第一介電材料層，位於上述第一鐵電材料層下方，並橫向地圍繞上述第一閘極電極；以及一第二介電材料層，位於上述第二鐵電材料層上方，並橫向地圍繞延伸穿過上述第二介電材料層的上述第二閘極電極、上述上方源極電極、以及上述上方汲極電極。
  3. 如請求項2之半導體結構，其中上述源極與汲極電極更包括：一底部源極電極，自上述第一介電材料層延伸並穿過上述第一鐵電材料層，且接觸上述半導體通道層的一底部表面；以及一底部汲極電極，自上述第一介電材料層延伸並穿過上述第一鐵電材料層，且接觸上述半導體通道層的上述底部表面。
  4. 如請求項1之半導體結構，其中上述半導體通道層包括一氧化物半導體材料，具有化學式MxM’yZnzO，其中0<(x,y,z)<1，M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組。
  5. 如請求項1之半導體結構，其中一第一種晶層及一第一絕緣層中的至少一者，位於上述第一鐵電材料層的一上方表面與上述半導體通道層的一底部表面之間，且一第二絕緣層及一第二種晶層中的至少一者，位於上述半導體通道層的一上方表面與上述第二鐵電材料層的一底部表面之間。
  6. 一種半導體結構，包括：一閘極電極；一半導體通道層，其中上述半導體通道層包括：複數第一次層與複數第二次層的一第一交替堆疊，上述第一次層具有不同於上述第二次層的組成；一第三次層，位於上述第一次層與上述第二次層的上述第一交替堆疊上方，上述第三次層具有不同於上述第一次層與上述第二次層的組成；以及上述第一次層與上述第二次層的一第二交替堆疊，位於上述第三次層上方，其中上述第一交替堆疊及上述第二交替堆疊之上述第一次層的每一者，包括一第一金屬氧化物材料MOx與一第二金屬氧化物材料M’Ox的一組合，而上述第一交替堆疊及上述第二交替堆疊之上述第二次層的每一者包括氧化鋅，且上述第三次層包括上述第一金屬氧化物材料MOx、上述第二金屬氧化物材料M’Ox與氧化鋅的一組合，並且其中M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成 的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組；一鐵電材料層，位於上述閘極電極與上述半導體通道層的一表面之間；以及複數與汲極電極，接觸上述半導體通道層。
  7. 如請求項6之半導體結構，其中上述半導體通道層的一最下方次層，為上述第一次層與上述第二次層之上述第一交替堆疊的一個第一次層，而上述半導體通道層的一最上方次層，為上述第一次層與上述第二次層之上述第二交替堆疊的一個第一次層，且其中上述第三次層與上述第三次層之一上方表面上的上述第一次層與上述第二次層之上述第二交替堆疊的一個第二次層接觸，並且上述第三次層與上述第三次層之一底部表面上的上述第一次層與上述第二次層之上述第一交替堆疊的一個第二次層接觸。
  8. 一種半導體結構的製造方法，包括：形成一第一閘極電極；在上述第一閘極電極上方形成一第一鐵電材料層；在上述第一鐵電材料層上方形成一半導體通道層；在上述半導體通道層上方形成一第二鐵電材料層；形成接觸上述半導體通道層的複數源極與汲極電極，其中上述源極與汲極電極包括延伸穿過上述第二鐵電材料層並接觸上述半導體通道層之一上方表面的一上方源極電極，以及延伸穿過上述第二鐵電材料層並接觸上述半導體通道層之上述上方表面的一上方汲極電極；以及在上述第二鐵電材料層上方形成一第二閘極電極。
  9. 如請求項8之半導體結構的製造方法，其中上述半導體通道層的 形成包括：形成複數第一次層與複數第二次層的一第一交替堆疊，上述第一交替堆疊包括一第一組上述第一次層，上述第一組上述第一次層中的每一者包括一第一金屬氧化物材料MOx與一第二金屬氧化物材料M’Ox的組合，且上述第一交替堆疊包括一第二組上述第二次層，上述第二組上述第二次層包括氧化鋅；在上述第一交替堆疊上方形成一第三次層，其中上述第三次層包括上述第一金屬氧化物材料MOx、上述第二金屬氧化物材料M’Ox以及氧化鋅的組合；以及在上述第三次層上方形成上述第一次層與上述第二次層的一第二交替堆疊，上述第二交替堆疊包括一第三組上述第一次層，上述第三組上述第一次層中的每一者包括上述第一金屬氧化物材料MOx與上述第二金屬氧化物材料M’Ox的組合，且上述第二交替堆疊包括一第四組上述第二次層，上述第四組上述第二次層包括氧化鋅，其中M為第一金屬，選自由銦(In)與錫(Sn)及其組合所構成的群組，而M’為第二金屬，選自由鎵(Ga)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)、釓(Gd)及其組合所構成的群組。
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