JPH05335931A - 入力トランジスタ回路 - Google Patents
入力トランジスタ回路Info
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- JPH05335931A JPH05335931A JP4144590A JP14459092A JPH05335931A JP H05335931 A JPH05335931 A JP H05335931A JP 4144590 A JP4144590 A JP 4144590A JP 14459092 A JP14459092 A JP 14459092A JP H05335931 A JPH05335931 A JP H05335931A
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- Japan
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- mos transistor
- type mos
- transistor
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタのしきい値電圧が設定規
格より外れた場合でも入力レベルマージンであるハイレ
ベルの最小値ＶIHMIN およびロウレベル最大値ＶILMAX
を良好に保つことができる。 【構成】 ヒューズＦ1 は未切断の場合にはＮチャネル
型ＭＯＳトランジスタＱN2を活性にし、切断された場合
にはＮチャネル型ＭＯＳトランジスタＱN1を非活性に
し、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタとのチャネル幅の比を変化させる。
格より外れた場合でも入力レベルマージンであるハイレ
ベルの最小値ＶIHMIN およびロウレベル最大値ＶILMAX
を良好に保つことができる。 【構成】 ヒューズＦ1 は未切断の場合にはＮチャネル
型ＭＯＳトランジスタＱN2を活性にし、切断された場合
にはＮチャネル型ＭＯＳトランジスタＱN1を非活性に
し、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタとのチャネル幅の比を変化させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入力
トランジスタ回路に利用する。特に、入力特性を改善し
た入力トランジスタ回路に関するものである。
トランジスタ回路に利用する。特に、入力特性を改善し
た入力トランジスタ回路に関するものである。
【０００２】
【従来の技術】図４は従来例の入力トランジスタ回路の
回路図である。図５は他の従来例の入力トランジスタ回
路の回路図である。
回路図である。図５は他の従来例の入力トランジスタ回
路の回路図である。
【０００３】従来、入力トランジスタ回路は、図４また
は図５に示すような回路で構成され半導体集積回路に多
く用いられていた。
は図５に示すような回路で構成され半導体集積回路に多
く用いられていた。
【０００４】図４において、ＱP1はＰチャネル型ＭＯＳ
トランジスタおよびＱN1はＮチャネル型ＭＯＳトランジ
スタを示し、これらを直列接続して入力トランジスタ回
路が構成される。ＩＮは入力端子を示し、Ｐチャネル型
ＭＯＳトランジスタＱP1とＮチャネル型ＭＯＳトランジ
スタＱN1との接続接点が内部回路へ接続される。
トランジスタおよびＱN1はＮチャネル型ＭＯＳトランジ
スタを示し、これらを直列接続して入力トランジスタ回
路が構成される。ＩＮは入力端子を示し、Ｐチャネル型
ＭＯＳトランジスタＱP1とＮチャネル型ＭＯＳトランジ
スタＱN1との接続接点が内部回路へ接続される。
【０００５】次に、図４を参照して動作を説明する。半
導体集積回路の入力電圧規格はＴＴＬレベル、すなわち
ハイレベルの最小値（ＶIHMIN ）が２．２Ｖ、ロウレベ
ルの最大値（ＶILMAX ）が０・８Ｖで規定されることか
多い。この入力電圧２・２Ｖまたは０．８Ｖで入力トラ
ンジスタ回路を正常動作させるためにＰチャネル型ＭＯ
ＳトランジスタＱP1とＮチャネル型ＭＯＳトランジスタ
ＱN1との電流能力比を調整する。この調整はＭＯＳトラ
ンジスタのチャネル幅で行われ、Ｐチャネル型ＭＯＳト
ランジスタＱP1とＮチャネル型ＭＯＳトランジスタＱN1
とのチャネル幅をそれぞれＷP 、ＷN （図示しない）と
すると、 ＷP ／ＷN ＝１／４〜１／８ 程度の比がとられる。
導体集積回路の入力電圧規格はＴＴＬレベル、すなわち
ハイレベルの最小値（ＶIHMIN ）が２．２Ｖ、ロウレベ
ルの最大値（ＶILMAX ）が０・８Ｖで規定されることか
多い。この入力電圧２・２Ｖまたは０．８Ｖで入力トラ
ンジスタ回路を正常動作させるためにＰチャネル型ＭＯ
ＳトランジスタＱP1とＮチャネル型ＭＯＳトランジスタ
ＱN1との電流能力比を調整する。この調整はＭＯＳトラ
ンジスタのチャネル幅で行われ、Ｐチャネル型ＭＯＳト
ランジスタＱP1とＮチャネル型ＭＯＳトランジスタＱN1
とのチャネル幅をそれぞれＷP 、ＷN （図示しない）と
すると、 ＷP ／ＷN ＝１／４〜１／８ 程度の比がとられる。
【０００６】次に、図５についても全く同様で、チャネ
ル幅の調整を行うことにより、ＴＴＬレベルの入力電圧
で動作する。この従来例では、スタンバイ時、すなわち
チップセレクト内部信号がハイレベルのときにＰチャネ
ル型ＭＯＳトランジスタＱP1が「オフ」し、この入力ト
ランジスタ回路には貫通電流が流れないために、低消費
電力型の半導体集積回路に用いられる。
ル幅の調整を行うことにより、ＴＴＬレベルの入力電圧
で動作する。この従来例では、スタンバイ時、すなわち
チップセレクト内部信号がハイレベルのときにＰチャネ
ル型ＭＯＳトランジスタＱP1が「オフ」し、この入力ト
ランジスタ回路には貫通電流が流れないために、低消費
電力型の半導体集積回路に用いられる。
【０００７】ここで、入力トランジスタ回路の入力特
性、すなわちハイレベルの最小値ＶIHMIN およびロウレ
ベルの最大値ＶILMAX の実力値はチャネル幅の比で決ま
るとのベたが、これ以外の要因の一つとして、特にＭＯ
Ｓトランジスタのしきい値電圧ＶT の変動に大きな影響
を受ける。このしきい値電圧ＶT は通常０．７〜０．８
Ｖ程度に設定されるが、製造上のバラツキなどにより
０．４Ｖ〜１．１Ｖ程度まで変動する場合がある。この
しきい値電圧ＶT の変動が大きい場合には、ハイレベル
の最小値ＶIHMIN またはロウレベルの最大値ＶILMAX の
規格を満足できない場合がある。
性、すなわちハイレベルの最小値ＶIHMIN およびロウレ
ベルの最大値ＶILMAX の実力値はチャネル幅の比で決ま
るとのベたが、これ以外の要因の一つとして、特にＭＯ
Ｓトランジスタのしきい値電圧ＶT の変動に大きな影響
を受ける。このしきい値電圧ＶT は通常０．７〜０．８
Ｖ程度に設定されるが、製造上のバラツキなどにより
０．４Ｖ〜１．１Ｖ程度まで変動する場合がある。この
しきい値電圧ＶT の変動が大きい場合には、ハイレベル
の最小値ＶIHMIN またはロウレベルの最大値ＶILMAX の
規格を満足できない場合がある。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来例の入力トランジスタ回路では、ＭＯＳトランジスタ
のしきい値電圧ＶT が設定規格を外れた場合には、入力
特性を悪化させ、ハイレベルの最小値ＶIHMIN またはロ
ウレベルの最大値ＶILMAX の規格を満足できなくなる問
題点があった。
来例の入力トランジスタ回路では、ＭＯＳトランジスタ
のしきい値電圧ＶT が設定規格を外れた場合には、入力
特性を悪化させ、ハイレベルの最小値ＶIHMIN またはロ
ウレベルの最大値ＶILMAX の規格を満足できなくなる問
題点があった。
【０００９】本発明は上記の問題点を解決するもので、
ＭＯＳトランジスタのしきい値電圧が設定規格より外れ
た場合でも入力レベルマージンであるハイレベルの最小
値ＶIHMIN およびロウレベルの最大値ＶILMAX を良好に
保つことができる入力トランジスタ回路を提供すること
を目的とする。
ＭＯＳトランジスタのしきい値電圧が設定規格より外れ
た場合でも入力レベルマージンであるハイレベルの最小
値ＶIHMIN およびロウレベルの最大値ＶILMAX を良好に
保つことができる入力トランジスタ回路を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明は、入力端子にゲ
ートが接続され出力端にドレインが接続された第一の正
導電型のＭＯＳトランジスタと、上記入力端子と上記出
力端との間にこの第一の正導電型のＭＯＳトランジスタ
に直列に挿入された第一の逆導電型のＭＯＳトランジス
タとを備えた入力トランジスタ回路において、上記第一
の正導電型のＭＯＳトランジスタおよび上記第一の逆導
電型のＭＯＳトランジスタの内の少なくとも一方に並列
に接続された同一の導電型のＭＯＳトランジスタと、こ
の同一の導電型のＭＯＳトランジスタの活性非活性を設
定する設定手段とを備えたことを特徴とする。
ートが接続され出力端にドレインが接続された第一の正
導電型のＭＯＳトランジスタと、上記入力端子と上記出
力端との間にこの第一の正導電型のＭＯＳトランジスタ
に直列に挿入された第一の逆導電型のＭＯＳトランジス
タとを備えた入力トランジスタ回路において、上記第一
の正導電型のＭＯＳトランジスタおよび上記第一の逆導
電型のＭＯＳトランジスタの内の少なくとも一方に並列
に接続された同一の導電型のＭＯＳトランジスタと、こ
の同一の導電型のＭＯＳトランジスタの活性非活性を設
定する設定手段とを備えたことを特徴とする。
【００１１】また、本発明の具体的な例として、上記第
一の正導電型のＭＯＳトランジスタはＰチャネル型ＭＯ
Ｓトランジスタで構成され、上記第一の逆導電型のＭＯ
Ｓトランジスタはゲートが共通電位点に接続されたＮ型
のＭＯＳトランジスタで構成され、上記設定手段は、上
記入力端子に一方の端が接続された第一のヒューズと、
この第一のヒューズの他方の端と共通電位点との間に挿
入された抵抗とを含み、上記同一の導電型のＭＯＳトラ
ンジスタは上記第一のヒューズの他方の端と上記出力端
との間に上記第一の逆導電型のＭＯＳトランジスタに並
列に挿入された第二の逆導電型のＭＯＳトランジスタで
構成されることができる。
一の正導電型のＭＯＳトランジスタはＰチャネル型ＭＯ
Ｓトランジスタで構成され、上記第一の逆導電型のＭＯ
Ｓトランジスタはゲートが共通電位点に接続されたＮ型
のＭＯＳトランジスタで構成され、上記設定手段は、上
記入力端子に一方の端が接続された第一のヒューズと、
この第一のヒューズの他方の端と共通電位点との間に挿
入された抵抗とを含み、上記同一の導電型のＭＯＳトラ
ンジスタは上記第一のヒューズの他方の端と上記出力端
との間に上記第一の逆導電型のＭＯＳトランジスタに並
列に挿入された第二の逆導電型のＭＯＳトランジスタで
構成されることができる。
【００１２】さらに、本発明の具体的な例としては、上
記設定手段は上記出力端に一方の端が接続された二組の
第二および第三のヒューズを含み、上記同一の導電型の
ＭＯＳトランジスタは、上記第二のヒューズの他方の端
と上記入力端子との間に挿入され上記第一の正導電型の
ＭＯＳトランジスタに直列に挿入された第二の正導電型
のＭＯＳトランジスタと、上記第三のヒューズの他方の
端と上記入力端子との間に挿入され上記第一の逆導電型
のＭＯＳトランジスタに並列して挿入された第三の逆導
電型のＭＯＳトランジスタとで構成されることができ
る。
記設定手段は上記出力端に一方の端が接続された二組の
第二および第三のヒューズを含み、上記同一の導電型の
ＭＯＳトランジスタは、上記第二のヒューズの他方の端
と上記入力端子との間に挿入され上記第一の正導電型の
ＭＯＳトランジスタに直列に挿入された第二の正導電型
のＭＯＳトランジスタと、上記第三のヒューズの他方の
端と上記入力端子との間に挿入され上記第一の逆導電型
のＭＯＳトランジスタに並列して挿入された第三の逆導
電型のＭＯＳトランジスタとで構成されることができ
る。
【００１３】また、本発明の具体的な例として、上記第
一の正導電型のＭＯＳトランジスタはＰチャネル型ＭＯ
Ｓトランジスタで構成され、上記第一の逆導電型のＭＯ
Ｓトランジスタはゲートが共通電位点に接続されたＮ型
のＭＯＳトランジスタで構成され、上記同一の導電性の
ＭＯＳトランジスタは上記入力端子と上記出力端との間
に上記第一の逆導電型のＭＯＳトランジスタに並列して
挿入された第四の逆導電型のＭＯＳトランジスタで構成
され、上記設定手段は、この第四の逆導電型のＭＯＳト
ランジスタと上記出力端との間に挿入され上記出力端に
ドレインが接続されこの第四の逆導電型のＭＯＳトラン
ジスタのドレインにソースが接続された第五の逆導電型
のＭＯＳトランジスタと、この第五の逆導電型のＭＯＳ
トランジスタのゲートに接続されたプログラム回路とを
含むことができる。
一の正導電型のＭＯＳトランジスタはＰチャネル型ＭＯ
Ｓトランジスタで構成され、上記第一の逆導電型のＭＯ
Ｓトランジスタはゲートが共通電位点に接続されたＮ型
のＭＯＳトランジスタで構成され、上記同一の導電性の
ＭＯＳトランジスタは上記入力端子と上記出力端との間
に上記第一の逆導電型のＭＯＳトランジスタに並列して
挿入された第四の逆導電型のＭＯＳトランジスタで構成
され、上記設定手段は、この第四の逆導電型のＭＯＳト
ランジスタと上記出力端との間に挿入され上記出力端に
ドレインが接続されこの第四の逆導電型のＭＯＳトラン
ジスタのドレインにソースが接続された第五の逆導電型
のＭＯＳトランジスタと、この第五の逆導電型のＭＯＳ
トランジスタのゲートに接続されたプログラム回路とを
含むことができる。
【００１４】
【作用】設定手段は第一の正導電型のＭＯＳトランジス
タおよび上記第一の逆導電型のＭＯＳトランジスタの内
の少なくとも一方に並列に接続された同一の導電型のＭ
ＯＳトランジスタを活性または非活性に設定する。
タおよび上記第一の逆導電型のＭＯＳトランジスタの内
の少なくとも一方に並列に接続された同一の導電型のＭ
ＯＳトランジスタを活性または非活性に設定する。
【００１５】以上によりＭＯＳトランジスタのしきい値
電圧が設定規格より外れた場合でも入力レベルマージン
であるハイレベルの最小値ＶIHMIN およびロウレベルの
最大値ＶILMAX を良好に保つことができる。
電圧が設定規格より外れた場合でも入力レベルマージン
であるハイレベルの最小値ＶIHMIN およびロウレベルの
最大値ＶILMAX を良好に保つことができる。
【００１６】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明第一の実施例入力トランジスタ回路
の回路図である。
する。図１は本発明第一の実施例入力トランジスタ回路
の回路図である。
【００１７】図１において、入力トランジスタ回路は、
入力端子ＩＮにゲートが接続され出力端にドレインが接
続された第一の正導電型のＭＯＳトランジスタと、入力
端子ＩＮと上記出力端との間にこの第一の正導電型のＭ
ＯＳトランジスタに直列に挿入された第一の逆導電型の
ＭＯＳトランジスタとを備える。
入力端子ＩＮにゲートが接続され出力端にドレインが接
続された第一の正導電型のＭＯＳトランジスタと、入力
端子ＩＮと上記出力端との間にこの第一の正導電型のＭ
ＯＳトランジスタに直列に挿入された第一の逆導電型の
ＭＯＳトランジスタとを備える。
【００１８】ここで本発明の特徴とするところは、上記
第一の正導電型のＭＯＳトランジスタおよび上記第一の
逆導電型のＭＯＳトランジスタの内の少なくとも一方に
並列に接続された同一の導電型のＭＯＳトランジスタ
と、この同一の導電型のＭＯＳトランジスタの活性非活
性を設定する設定手段とを備えたことにある。
第一の正導電型のＭＯＳトランジスタおよび上記第一の
逆導電型のＭＯＳトランジスタの内の少なくとも一方に
並列に接続された同一の導電型のＭＯＳトランジスタ
と、この同一の導電型のＭＯＳトランジスタの活性非活
性を設定する設定手段とを備えたことにある。
【００１９】また、上記第一の正導電型のＭＯＳトラン
ジスタはＰチャネル型ＭＯＳトランジスタＱP1で構成さ
れ、上記第一の逆導電型のＭＯＳトランジスタはゲート
が共通電位点に接続されたＮ型のＭＯＳトランジスタＱ
N1で構成され、上記設定手段は、入力端子ＩＮに一方の
端が接続された第一のヒューズとしてヒューズＦ1 と、
ヒューズＦ1 の他方の端と共通電位点との間に挿入され
た抵抗Ｒとを含み、上記同一の導電型のＭＯＳトランジ
スタはヒューズＦ1 の他方の端と上記出力端との間にＮ
チャネル型ＭＯＳトランジスタＱN1に並列に挿入された
第二の逆導電型のＭＯＳトランジスタとしてＮチャネル
型ＭＯＳトランジスタＱN2で構成される。
ジスタはＰチャネル型ＭＯＳトランジスタＱP1で構成さ
れ、上記第一の逆導電型のＭＯＳトランジスタはゲート
が共通電位点に接続されたＮ型のＭＯＳトランジスタＱ
N1で構成され、上記設定手段は、入力端子ＩＮに一方の
端が接続された第一のヒューズとしてヒューズＦ1 と、
ヒューズＦ1 の他方の端と共通電位点との間に挿入され
た抵抗Ｒとを含み、上記同一の導電型のＭＯＳトランジ
スタはヒューズＦ1 の他方の端と上記出力端との間にＮ
チャネル型ＭＯＳトランジスタＱN1に並列に挿入された
第二の逆導電型のＭＯＳトランジスタとしてＮチャネル
型ＭＯＳトランジスタＱN2で構成される。
【００２０】このような構成の入力トランジスタ回路の
動作について説明する。
動作について説明する。
【００２１】図１において、図４に示す従来例の回路と
の相違点は、Ｎチャネル型ＭＯＳトランジスタＱN2を図
４に示すように並列接続し、そのゲートと入力端子ＩＮ
との間にヒューズＦ1 を挿入しそのゲートと共通電位点
との間に抵抗Ｒを挿入した点にある。ヒューズＦ1 が未
切断の場合には、Ｎチャネル型ＭＯＳトランジスタＱN2
が活性で、切断された場合には非活性となるために、Ｐ
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタとのチャネル幅の比を変化させることができ
る。したがって、ＭＯＳトランジスタのしきい値電圧Ｖ
T が設定規格を外れた場合でもヒューズＦ1 を切断する
ことにより、ハイレベルの最小値ＶIHMIN またはロウレ
ベルの最大値ＶILMAX の規格を満足させることができ
る。
の相違点は、Ｎチャネル型ＭＯＳトランジスタＱN2を図
４に示すように並列接続し、そのゲートと入力端子ＩＮ
との間にヒューズＦ1 を挿入しそのゲートと共通電位点
との間に抵抗Ｒを挿入した点にある。ヒューズＦ1 が未
切断の場合には、Ｎチャネル型ＭＯＳトランジスタＱN2
が活性で、切断された場合には非活性となるために、Ｐ
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタとのチャネル幅の比を変化させることができ
る。したがって、ＭＯＳトランジスタのしきい値電圧Ｖ
T が設定規格を外れた場合でもヒューズＦ1 を切断する
ことにより、ハイレベルの最小値ＶIHMIN またはロウレ
ベルの最大値ＶILMAX の規格を満足させることができ
る。
【００２２】図２は本発明第二の実施例入力トランジス
タ回路の回路図である。図２において、図４との相違点
は、Ｐチャネル型ＭＯＳトランジスタＱP2をＰチャネル
型ＭＯＳトランジスタＱP1に並列接続し、そのドレイン
とＰチャネル型ＭＯＳトランジスタＱP1のドレインとの
間にヒューズＦ2 を挿入し、Ｎチャネル型ＭＯＳトラン
ジスタＱN3をＮチャネル型ＭＯＳトランジスタＱN1に並
列接続し、そのドレインとＮチャネル型ＭＯＳトランジ
スタＱN1のドレインとの間にヒューズＦ3 を挿入した点
にある。この第二の実施例では２個のヒューズの切断の
有無により、Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタのチャネル幅の比を細かく変
化させることができる利点がある。
タ回路の回路図である。図２において、図４との相違点
は、Ｐチャネル型ＭＯＳトランジスタＱP2をＰチャネル
型ＭＯＳトランジスタＱP1に並列接続し、そのドレイン
とＰチャネル型ＭＯＳトランジスタＱP1のドレインとの
間にヒューズＦ2 を挿入し、Ｎチャネル型ＭＯＳトラン
ジスタＱN3をＮチャネル型ＭＯＳトランジスタＱN1に並
列接続し、そのドレインとＮチャネル型ＭＯＳトランジ
スタＱN1のドレインとの間にヒューズＦ3 を挿入した点
にある。この第二の実施例では２個のヒューズの切断の
有無により、Ｐチャネル型ＭＯＳトランジスタとＮチャ
ネル型ＭＯＳトランジスタのチャネル幅の比を細かく変
化させることができる利点がある。
【００２３】図３は本発明第三の実施例入力トランジス
タ回路の回路図である。図３において図４との相違点
は、Ｎチャネル型ＭＯＳトランジスタＱN5をＮチャネル
型ＭＯＳトランジスタＱN1に並列接続し、そのドレイン
とＮチャネル型ＭＯＳトランジスタＱN1のドレインとの
間にＮチャネル型ＭＯＳトランジスタＱN4がそのソース
がＮチャネル型ＭＯＳトランジスタＱN5のドレインに接
続され、そのドレインがＮチャネル型ＭＯＳトランジス
タＱN1のドレインに接続されて挿入され、さらにＮチャ
ネル型ＭＯＳトランジスタＱN4のゲートにはヒューズＦ
4 、Ｐチャネル型ＭＯＳトランジスタＱP3、Ｎチャネル
型ＭＯＳトランジスタＱN6およびＮチャネル型ＭＯＳト
ランジスタＱN7によるフリップフロップ構成のプログラ
ム回路ＦＦの出力が接続されている点である。
タ回路の回路図である。図３において図４との相違点
は、Ｎチャネル型ＭＯＳトランジスタＱN5をＮチャネル
型ＭＯＳトランジスタＱN1に並列接続し、そのドレイン
とＮチャネル型ＭＯＳトランジスタＱN1のドレインとの
間にＮチャネル型ＭＯＳトランジスタＱN4がそのソース
がＮチャネル型ＭＯＳトランジスタＱN5のドレインに接
続され、そのドレインがＮチャネル型ＭＯＳトランジス
タＱN1のドレインに接続されて挿入され、さらにＮチャ
ネル型ＭＯＳトランジスタＱN4のゲートにはヒューズＦ
4 、Ｐチャネル型ＭＯＳトランジスタＱP3、Ｎチャネル
型ＭＯＳトランジスタＱN6およびＮチャネル型ＭＯＳト
ランジスタＱN7によるフリップフロップ構成のプログラ
ム回路ＦＦの出力が接続されている点である。
【００２４】この第三の実施例においても、ヒューズＦ
の切断の有無によりＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタとのチャネル幅の比を
変化させることができる。また、この第三の実施例では
プログラム回路ＦＦの出力で多数の入力トランジスタ回
路（図示していない）の制御が可能な利点がある。
の切断の有無によりＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタとのチャネル幅の比を
変化させることができる。また、この第三の実施例では
プログラム回路ＦＦの出力で多数の入力トランジスタ回
路（図示していない）の制御が可能な利点がある。
【００２５】
【発明の効果】以上説明したように、本発明は、ＭＯＳ
トランジスタのしきい値電圧が設定規格より外れた場合
でも入力レベルマージンであるハイレベルの最小値Ｖ
IHMIN およびロウレベルの最大値ＶILMAX を良好に保つ
ことができる優れた効果がある。
トランジスタのしきい値電圧が設定規格より外れた場合
でも入力レベルマージンであるハイレベルの最小値Ｖ
IHMIN およびロウレベルの最大値ＶILMAX を良好に保つ
ことができる優れた効果がある。
【図１】本発明第一の実施例入力トランジスタ回路の回
路図。
路図。
【図２】本発明第二の実施例入力トランジスタ回路の回
路図。
路図。
【図３】本発明第三の実施例入力トランジスタ回路の回
路図。
路図。
【図４】従来例の入力トランジスタ回路の回路図。
【図５】他の従来例の入力トランジスタ回路の回路図。
ＩＮ 入力端子 Ｆ1 〜Ｆ4 ヒューズ ＦＦ プログラム回路 ＱN1〜ＱN8 Ｎチャネル型ＭＯＳトランジスタ ＱP1〜ＱP4 Ｐチャネル型ＭＯＳトランジスタ Ｒ 抵抗
Claims (1)
- 【請求項１】 入力端子にゲートが接続され出力端にド
レインが接続された第一の正導電型のＭＯＳトランジス
タと、上記入力端子と上記出力端との間にこの第一の正
導電型のＭＯＳトランジスタに直列に挿入された第一の
逆導電型のＭＯＳトランジスタとを備えた入力トランジ
スタ回路において、 上記第一の正導電型のＭＯＳトランジスタおよび上記第
一の逆導電型のＭＯＳトランジスタの内の少なくとも一
方に並列に接続された同一の導電型のＭＯＳトランジス
タと、この同一の導電型のＭＯＳトランジスタの活性非
活性を設定する設定手段とを備えたことを特徴とする入
力トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144590A JPH05335931A (ja) | 1992-06-04 | 1992-06-04 | 入力トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144590A JPH05335931A (ja) | 1992-06-04 | 1992-06-04 | 入力トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335931A true JPH05335931A (ja) | 1993-12-17 |
Family
ID=15365623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144590A Pending JPH05335931A (ja) | 1992-06-04 | 1992-06-04 | 入力トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468686B1 (ko) * | 1997-08-28 | 2005-03-16 | 삼성전자주식회사 | 퓨징회로 |
-
1992
- 1992-06-04 JP JP4144590A patent/JPH05335931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468686B1 (ko) * | 1997-08-28 | 2005-03-16 | 삼성전자주식회사 | 퓨징회로 |
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