KR20010022980A - 측방향 박막 반도체-온-절연체 디바이스 - Google Patents

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Abstract

측방향 박막 실리콘-온-절연체(silicon-on-insulator : SOI) 디바이스는 얇은 매립형 산화물 상의 얇은 반도체 막에 제공된 다이오드 또는 MOSFET와 같은 측방향 반도체 디바이스를 포함한다. 측방향 반도체 디바이스 구조물은 측방향 드리프트 구역에 의해 분리된 적어도 두 개의 반도체 구역을 포함한다. 상부 산화물 절연 층은 얇은 반도체 막 상에 제공되어 있고, 도전성 자계판은 상부 산화물 절연 층 상에 제공되어 있다. 디바이스 성능을 향상시키기 위하여, 상부 산화물 층 부분은 얇은 반도체 막의 최대 두께보다 적어도 약 5 배 큰 거리에 걸쳐서 실질적 연속방식으로 그 두께를 증가시키고, 상부 산화물 층 아래의 측방향 드리프트 구역 부분은 상기 거리에 걸쳐서 실질적 연속방식으로 그 두께를 감소시킨다.

Description

측방향 박막 반도체-온-절연체 디바이스{LATERAL THIN-FILM SOI DEVICES WITH GRADED TOP OXIDE AND GRADED DRIFT REGION}
고전압 전력 디바이스를 제조함에 있어서, 파괴전압(breakdown voltage), 사이즈, 도전손실 및 제조상 간단성과 신뢰성 등의 영역에는 타협과 절충이 전형적으로 행해지고 있다. 종종 파괴전압과 같은 하나의 변수를 개선하게 되면 도전손실과 같은 다른 변수의 열화를 야기하게 된다. 이론적으로는 상기한 디바이스는 최소의 작동상 및 제조상 단점을 갖는 우수한 특징을 모든 영역에서 보이고 있다.
드리프트 구역(drift region)에 직선 도핑(linear doping)을 제공하여 파괴전압을 증가시키는 기본 SOI 구조물에 대한 개선안은 본 출원인에 공히 양도되었으며, 본원에서 참조하고 있는 미국 특허 제 5,246,870호 및 제 5,412,241호에 예시되어 있다. 이러한 SOI 디바이스에 있어서, 측방향 MOS 구조물의 채널과 드레인(drain) 사이의 드리프트 구역에는 얇아진 부분 및 직선 측방향 도핑 밀도 형상과 같은 각종 특징부가 제공되어 실질적으로 증가된 파괴전압 특성이 나타난다. 부가적으로 상부 자계판(field plate)이 본질적으로 일정한 두께의 자계 산화물 상에 제공되어 도전 전하가 드리프트 구역에 2 회 배치되는 기회가 되므로 파괴전압을 감소시키지 않고도 도전손실을 감소시킬 수 있게 된다, 그러나 높은 파괴전압을 유지시키기 위해서는 드리프트 구역의 소스(source) 근처의 도전 전하의 전체 양은 극히 적게 유지되어야 하므로, 이것은 전류 흐름의 병목현상이 되고, 또 도전손실의 적정감소를 방해하게 된다.
기본 SOI 구조물의 다른 개선안은 역시 본 출원인에 공히 양도되었으며, 본원에서 참조하고 있는 미국 특허 제 5,648,671호에 예시되어 있다. 상기 특허는 파괴전압을 감소시키지 않고도 도전손실을 감소시키는데 기여하는 직선 구배(linearly-graded) 자계 산화물 구역과 직선 도핑 형상 특징부를 갖는 측방향 박막 SOI 디바이스를 제시하고 있다. 고전압 박막 디바이스에 대한 또 다른 개선안은 본 출원인에 공히 양도되었고, 본 발명자와 공동으로 발명되었으며, 본원에서 참조하고 있는 PCT 특허원 제 PCT/IB98/02060호에 기재되어 있다. 상기 특허원은 전술한 디바이스를 개선하기 위한 또 다른 기법을 제시하고 있는데, 이것은 높은 파괴전압을 유지하면서 전류 이송 능력을 증대시키기 위하여 중간 두께의 산화물 구역을 형성하는 단계를 채택하고 있다.
전술한 모든 구조물은 표준 SOI 구조물에 대한 개선안을 제공받으면서도 소스-폴로워 모드(source-follower mode)에서 높은 전류 레벨로 유효하게 효과적으로 작동하지 못하는 단점을 겪게 되는데, 여기서 "소스-하이(source-high) 편향조건이 작동 중에 당면하게 되고, 높은 파괴전압이 역시 높은 전류 레벨로 취급해야하는 디바이스에 유지되어야 한다.
따라서 전술한 종류의 측방향 박막 SOI 디바이스 형상을 갖게 하면서도 작동, 특히 소스-폴로워 모드에서 MOSFET 디바이스의 작동을 높은 파괴전압 능력을 유지시키면서 허용가능한 포화 전류 흐름을 상당히 증가시키고 또 디바이스 구조물의 저항을 감소시켜서 향상시키는 것이 바람직할 것이다.
본 발명의 목적은 디바이스의 파괴전압 능력을 절충하지 않고 디바이스 구조물의 최소의 얻을 수 있는 비저항(specific on resistance)의 감소와 포화 전류 흐름의 상당한 증가를 제공하는 디자인 구성으로써, 향상된 성능, 특히 소스-폴로워 모드에서 MOSFET를 실행할 수 있는 측방향 박막 SOI 디바이스를 제공하는 것이다. 본 발명에 따라서, 상기 목적은 반도체 기판과, 기판 상의 얇은 매립형 산화물 절연 층과, 그리고 얇은 매립형 산화물 상의 얇은 반도체 막에 제공된 측방향 반도체 디바이스를 포함하는 타입의 측방향 박막 SOI 디바이스에서 달성한다. 얇은 반도체 막은 제 1 도전율 타입의 제 1 구역과, 제 1 도전율 타입 반대편의 제 2 도전율 타입의 제 2 구역-여기서 제 2 구역은 제 2 도전율 타입의 측방향 드리프트 구역에 의해 제 1 구역으로부터 이격되어 있음-과, 얇은 반도체 막 상의 상부 산화물 절연 층과, 그리고 상부 산화물 절연 층 상의 도전성 자계판을 포함한다. 본 발명에 따라서, 상기 목적은 상부 산화물 절연 층의 최대 두께보다 적어도 약 5 배(a factor of 5) 큰 거리에 걸쳐서 제 1 구역으로부터 제 2 구역을 향하는 방향으로 실질적 연속방식으로 두께가 증가하는 제 1 구역에 인접한 층 부분을 상부 산화물 절연 층 상에 제공하고, 동일한 거리에 걸쳐서 제 1 구역으로부터 제 2 구역을 향하는 방향으로 실질적 연속방식으로 두께가 감소하는 제 1 구역에 인접한 구역 부분을 측방향 드리프트 구역에 제공하여 달성한다. 이와 같은 구성으로써, 실질적으로 두꺼워진 반도체 막 구역이 제 1 구역에 인접하여 제공되고, 또 실질적으로 얇아진 상부 산화물 절연 층이 상기 구역에 제공된다. 부가적으로, 이와 같은 디바이스 구성은 상기 구역의 산화물 및 반도체 막 층에서 날카로운 에지와 가파른 경사를 방지해준다. 이러한 특징부는 조합되어 특히 MOSFET 디바이스의 소스-폴로워 모드 작동에 중요한 상기에서 언급한 성능상 장점을 제공해준다.
본 발명의 바람직한 실시예에서는 SOI 디바이스가 MOSFET이고, 더욱 바람직한 실시예에서는 SOI 디바이스가 다이오드인데, 후자의 경우에 본 발명의 특징부는 지정 전류에서 감소된 순방향 전압강하(이로써 도전손실 감소)로 인해 향상된 성능을 제공할 것이고, 또한 다이오드 파괴전압을 증가시킬 수 있을 것이다.
본 발명의 바람직한 실시예에 있어서, 상기 언급한 두께의 증가와 감소는 실질적으로 직선으로 나타나거나, 또는 평방근 기능에 따라서 비직선으로 나타난다.
이로써 본 발명에 따른 SOI 디바이스는 높은 전류와 높은 전압 취급능력이 증대하고, 특히 MOSFET 디바이스의 소스-폴로워 모드 작동이 실질적으로 향상되는 상당한 개선을 제공하게 된다.
본 발명의 상기 및 기타 태양은 후술하는 실시예의 상세한 설명으로부터 분명해질 것이다.
본 발명은 실리콘-온-절연체(silicon-on-insulator : SOI) 디바이스, 특히 고전압 및 전력 용도에 적합한 MOSFETS 및 다이오드와 같은 측방향 박막 SOI 디바이스에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따른 측방향 SOI MOSFET 디바이스의 단면도,
도 2는 본 발명의 제 2 실시예에 따른 측방향 SOI MOSFET 디바이스의 부분 단면도,
도 3은 본 발명의 제 3 실시예에 따른 측방향 SOI 다이오드 디바이스의 부분 단면도.
본 발명을 첨부도면을 참조하여 상세히 설명한다. 도면에서 동일한 도전율 타입을 갖는 반도체 구역은 일반적으로 동일한 방향으로 빗금을 표시했고, 특징부는 축척하여 도시한 것이 아니다.
도 1은 본 발명에 따른 측방향 박막 SOI MOSFET 구조물(10)의 단면도를 간략하게 도시한 것이다. 이 구조물은 도핑 농도가 1018-1020원자/㎤인 전형적인 n-형 실리콘 물질인 반도체 기판(100)을 포함하며, 이 위에 두께가 약 0.1㎛ 내지 5.0㎛인 전형적인 실리콘 산화물 층인 얇은 매립형 산화물 절연 층(102)이 제공되어 있다. 도시된 디바이스에서 절연 층(102)은 두께가 2㎛ 내지 3㎛ 범위인 것이 바람직하다.
얇은 반도체 막(104)은 절연 층(102) 상에 제공되어 있고, 이 경우에 얇은 반도체 막(104)에 제공된 MOSFET인 측방향 반도체 디바이스와 함께 그 두께는 약 0.1㎛ 내지 2.0㎛이다. 도 1에 도시된 실시예에서 얇은 반도체 막(104)은 p-형 도전체이고, 도핑 레벨이 약 1017원자/㎤이며, 디바이스의 채널 구역으로서 작용하는 제 1 구역(106)을 포함한다. 디바이스의 드레인은 n-형 도전체이고, 도핑 레벨이 1018원자/㎤인 제 2 구역(108)에 의해 형성된다. 제 2 구역(108)은 n-형 도전체이고, 이 경우에 실질적으로 직선인 측방향 도핑 형상을 가지며, 전하 농도가 좌측(채널)에서 1.0×1012원자/㎠이고, 우측(드레인)에서 2.0×1013원자/㎠인 반도체 측방향 드리프트 구역(110)에 의해 제 1 구역(106)으로부터 이격되어 있다.
일반적으로 측방향 드리프트 구역의 도핑 레벨은 적어도 약 40 배(a factor of 40)만큼 직선으로 증가해야 한다.
도 1의 MOSFET 실시예에서, 얇은 반도체 막(104)은 측방향 드리프트 구역(110)으로부터 떨어진 한 측면에서 제 1 구역(106)을 따라서 n-형 도전체인 제 3 구역(116)을 별도로 포함하고 있다. MOSFET 트랜지스터(10)의 소스 구역을 형성하는 상기 제 3 구역은 (MOSFET 디바이스의 드레인 구역을 형성하는) 제 2 구역(108)의 도핑 레벨과 실질적으로 동일한 도핑 레벨, 이 경우에 약 1018원자/㎤인 도핑 레벨을 가질 수 있다. 부가적으로, 상부 산화물 절연 층(112) 상의 도전성 자계판(114)은 채널 구역(106) 상에서 이것과 평행하게 연장되어 MOSFET 디바이스의 게이트 전극을 형성한다. 채널 구역(106) 상에서 이것과 평행하게 연장되는 도전성 자계판(114)의 부분은 도 1에서 도면부호 (114a)로 표시되어 있는데, 이것은 상부 산화물 절연 층(112)의 얇은 부분(112a)에 의해 얇은 반도체 막(104)으로부터 절연되어 두께가 약 0.1㎛ 또는 그 이하로 일정한 게이트 산화물을 형성한다.
상부 산화물 절연 층(112)은 얇은 반도체 막(104) 상에 제공되어 있고, 측방향 드리프트 구역(110)의 부분 상에서 인접한 제 1 구역(106)으로부터 제 2 구역(108)을 향하여 그 두께가 증가하는 실질적으로 경사진 부분(112b)을 포함하고 있다. 이 경우에 상부 산화물 절연 층(112)의 두께는 제 1 구역(106)에 인접한 영역(112a)에서의 약 0.05㎛의 최소치로부터 제 2 구역(108)에 인접한 영역(112c)에서의 약 2㎛ (막(104)의 두께에 따라서)까지 변화한다.
영역(112c)에서의 상부 산화물 절연 층(112)의 최대 두께는 얇은 매립형 산화물 절연 층(102)의 두께와 실질적으로 동일하게 할 수 있는 것이 바람직하다.
본 발명에 따라서 (그리고 미국 특허 제 5,648,671호의 구조물과 직접적으로 상반하여), 제 1 구역(106)에 인접한 상부 산화물 절연 층(112b)의 부분은 상부 산화물 절연 층의 최대 두께보다 전형적으로 적어도 약 5 배 큰 거리에 걸쳐서 제 1 구역으로부터 제 2 구역(108)을 향하는 방향으로 상하부 양면이 외부로 경사지도록 실질적 연속방식으로 그 두께가 증가하고 있다. 마찬가지로, 구역(112b)에서 상부 산화물 절연 층(112)의 경사진 하부면의 직접적인 결과로서, 측방향 드리프트 구역(110)은 제 1 구역으로부터 제 2 구역을 향하는 방향으로 실질적 연속방식으로 그 두께가 감소하는 제 1 구역(106)에 인접한 대응 구역 부분(110a)을 포함한다. 전형적으로 상부 산화물 절연 층과 측방향 드리프트 구역 양자의 경사는 얇은 반도체 막(104)의 최대 두께보다 적어도 약 5 배 큰 거리에 걸쳐서 나타난다. 치수상의 값은 본 발명의 범주 내에서 광범위하게 고려할 수 있지만, 얇은 반도체 막(104)은 최대 두께가 약 2.0㎛인 상부 산화물 절연 층 부분(112c)의 최대 두께와 함께 약 1.5㎛의 최대 두께를 가지며, 이 경우에 측방향 드리프트 구역(110)은 우측에서 약 0.45㎛의 최대 두께를 갖게 된다.
상부 산화물 절연 층(112) 상에 위치한 도전성 자계판(114)은 폴리실리콘, 폴리실리콘/금속 또는 그 밖의 적합한 도전성 물질로 이루어진다.
각종 반도체 구역과 기판(100) 뿐 아니라 도전성 자계판(114)에 대한 전기접속은 당업자에 잘 알려진 통상의 방법으로 이루어지며, 이에 따라서 본 발명에서는 더 이상 상세히 설명하거나 예시하지 않는다.
상부 산화물 절연 층(112)과 측방향 드리프트 구역(110)의 두께는 다르게, 그러나 실질적 연속방식으로 변경할 수 있는 점은 본 발명의 범주 내에 고려하고 있다. 즉 도 1의 실시예에서 이 두께 변화는 실질적으로 직선변화를 이루고, 도 2의 부분 단면도에서 디바이스는 도면부호 (110a) 와 (112b)로 표시한 부분에서의 두께 변화가 평방근 기능의 결과로서 실질적으로 비직선 변화를 보여주는 것 외에는 도 1의 디바이스와 일반적으로 유사하다. 선택할 두께 변화의 정확한 방식은 당업자에게는 분명한 바와 같이 달성할 특정 디바이스 변수의 기능으로 될 것이다.
측방향 박막 SOI 다이오드 구조물(14) 형태인 본 발명의 또 다른 실시예는 도 3에 부분 단면도로서 간략하게 도시하고 있다. 이 다이오드 구조물은 소스 구역(116)이 제외되어 있는 점과, 도전성 자계판(114)이 제 1 구역(106)에 접촉하며, 또 다이오드 디바이스의 애노드로서 작용하는 부분(114b)을 포함하고 있는 점을 제외하고는 전술한 구조물, 특히 도 1의 구조물과 유사하다. 디바이스의 캐소드는 제 2 구역(108)에 의해 형성되어 있고, 다른 관점에서의 디바이스는 도 1에 도시된 것과 유사하여 더 이상 설명하지 않는다. 전술한 MOSFET 실시예에서와 같이, 상부 산화물 절연 층과 측방향 드리프트 구역의 두께 변화는 직선(도시된 바와 같이)이거나 비직선이다.
도 1 내지 3에 도시된 바와 같은 본 발명에 따른 디바이스는 당업자에게 잘 알려진 통상의 프로세싱 기법을 이용하여 형성할 수 있다. 즉 예로서, 구역(110)에서의 직선 도핑 형상은 본 발명에서 참조하고 있는 미국 특허 제 5,30,488호에 기술된 방법으로 구할 수 있고, 경사진 상부 산화물 절연 층(112)과 드리프트 구역(110)은 미국 특허원 제 08/998,048호에 기술된 바와 같은 LOCOS 기법을 이용하여 형성할 수 있다.
본 발명에 따른 디바이스는 높은 파괴전압 능력을 향상시키면서 허용가능한 포화 전류 흐름을 상당히 증가시키고, 디바이스 구조물의 저항을 감소시키는 장점을 제공한다. 이것은 제 1 구역에 인접한 반도체 막 구역을 실질적으로 두껍게 하고, 또 상기 구역에서 상부 산화물 절연 층을 실질적으로 얇게 하여 이루어진다. 부가적으로, 반도체 막과 상부 산화물 절연 층을 종래기술보다 실질적으로 큰 측방향 거리에 걸쳐서 실질적 연속방식으로 경사지게 함으로써, 산화물과 반도체 막 층의 날카로운 에지와 급격한 경사가 상기 구역에서 방지되어 결국 파괴전압을 증가시킬 수 있게 된다. 이러한 특징부는 조합되어 디바이스 구조물을 실질적으로 개선하게 되고, 전술한 성능상 장점을 제공하게 된다.
이상 본 발명을 다수의 바람직한 실시예를 참조하여 예시하고 설명했지만, 당업자는 본 발명의 정신과 범주 내에서는 여러 가지 변형이 이루어질 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 디바이스는 높은 파괴전압 능력을 향상시키면서 허용가능한 포화 전류 흐름을 상당히 증가시키고, 디바이스 구조물의 저항을 감소시키는 장점을 제공한다.

Claims (10)

  1. 반도체 기판(100)과, 상기 기판 상의 얇은 매립형 산화물 절연 층(102)과, 그리고 상기 얇은 매립형 산화물 상의 얇은 반도체 막(104)에 제공된 측방향 반도체 디바이스(10,12,14)를 포함하며, 상기 얇은 반도체 막은 제 1 도전율 타입의 제 1 구역(106)과, 상기 제 1 구역 반대편에서 제 2 도전율 타입의 측방향 드리프트 구역(110)에 의해 상기 제 1 구역으로부터 이격된 제 2 도전율 타입의 제 2 구역(108)과, 상기 얇은 반도체 막 상의 상부 산화물 절연 층(112)과, 그리고 상기 상부 산화물 절연 층 상의 도전성 자계판(114)을 포함하는 측방향 박막 실리콘-온-절연체(silicon-on-insulator : SOI) 디바이스에 있어서,
    상기 상부 산화물 절연 층은 상기 얇은 반도체 막의 최대 두께보다 적어도 약 5 배(a factor of 5) 큰 거리에 걸쳐서 상기 제 1 구역으로부터 상기 제 2 구역을 향하는 방향으로 실질적 연속방식으로 그 두께가 증가하는 상기 제 1 구역에 인접한 층 부분(112b)을 포함하며, 상기 측방향 드리프트 구역은 상기 거리에 걸쳐서 상기 제 1 구역으로부터 상기 제 2 구역을 향하는 방향으로 실질적 연속방식으로 그 두께가 감소하는 상기 제 1 구역에 인접한 구역 부분(110a)을 포함하는 측방향 박막 실리콘-온-절연체 디바이스.
  2. 제 1 항에 있어서,
    상기 디바이스는 다이오드(12)로 이루어지며, 상기 자계판은 상기 다이오드의 제 1 전극을 형성하는 상기 제 1 구역에 접속되고, 상기 제 2 구역은 상기 다이오드의 제 2 전극을 형성하는 측방향 박막 실리콘-온-절연체 디바이스.
  3. 제 2 항에 있어서,
    상기 상부 산화물 절연 층의 최대 두께는 상기 얇은 매립형 산화물 절연 층의 두께와 실질적으로 동일한 측방향 박막 실리콘-온-절연체 디바이스.
  4. 제 1 항에 있어서,
    상기 디바이스는 MOSFET(10,12)로 이루어지며, 상기 얇은 반도체 막은 상기 측방향 드리프트 구역에서 떨어진 한 측면에서 상기 제 1 구역을 따른 상기 제 2 도전율 타입의 제 3 구역(116)을 더 포함하고, 상기 도전성 자계판은 상기 제 1 구역 상에서 절연된 상태로 연장되어 상기 MOSFET의 게이트 전극(114a)을 형성하며, 상기 제 3 및 제 2 구역은 상기 MOSFET의 소스(116)와 드레인(108) 구역을 형성하는 측방향 박막 실리콘-온-절연체 디바이스.
  5. 제 4 항에 있어서,
    상기 상부 산화물 절연 층의 최대 두께는 상기 얇은 매립형 산화물 절연 층의 두께와 실질적으로 동일한 측방향 박막 실리콘-온-절연체 디바이스.
  6. 제 1 항에 있어서,
    상기 측방향 드리프트 구역의 도핑 레벨은 상기 제 1 구역으로부터 상기 제 2 구역을 향하는 방향으로 직선으로 증가하는 측방향 박막 실리콘-온-절연체 디바이스.
  7. 제 6 항에 있어서,
    상기 도핑 레벨은 적어도 약 40 배(a factor of 40)만큼 직선으로 증가하는 측방향 박막 실리콘-온-절연체 디바이스.
  8. 제 1 항에 있어서,
    상기 상부 산화물 절연 층의 상기 층 부분은 실질적 직선방식으로 그 두께가 증가하고, 상기 측방향 드리프트 구역의 상기 구역 부분은 상기 실질적 직선방식으로 그 두께가 감소하는 측방향 박막 실리콘-온-절연체 디바이스.
  9. 제 1 항에 있어서,
    상기 상부 산화물 절연 층의 상기 층 부분은 실질적 비직선방식으로 그 두께가 증가하고, 상기 측방향 드리프트 구역의 상기 구역 부분은 상기 실질적 비직선방식으로 그 두께가 감소하는 측방향 박막 실리콘-온-절연체 디바이스.
  10. 제 9 항에 있어서,
    상기 비직선방식은 평방근 기능으로 이루어지는 측방향 박막 실리콘-온-절연체 디바이스.
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