KR100560230B1 - 횡형 박막 실리콘-온-인슐레이터 장치 - Google Patents

횡형 박막 실리콘-온-인슐레이터 장치 Download PDF

Info

Publication number
KR100560230B1
KR100560230B1 KR1020007001588A KR20007001588A KR100560230B1 KR 100560230 B1 KR100560230 B1 KR 100560230B1 KR 1020007001588 A KR1020007001588 A KR 1020007001588A KR 20007001588 A KR20007001588 A KR 20007001588A KR 100560230 B1 KR100560230 B1 KR 100560230B1
Authority
KR
South Korea
Prior art keywords
region
insulating layer
thickness
thin
oxide insulating
Prior art date
Application number
KR1020007001588A
Other languages
English (en)
Other versions
KR20010022980A (ko
Inventor
레타빅데오도르
심프슨마크
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20010022980A publication Critical patent/KR20010022980A/ko
Application granted granted Critical
Publication of KR100560230B1 publication Critical patent/KR100560230B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

횡형 박막 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 장치는 얇은 매립형 산화물 위의 얇은 반도체 막 내에 제공된 다이오드 또는 MOSFET 등과 같은 횡형 반도체 장치를 포함한다. 횡형 반도체 장치 구조물은 횡형 드리프트 영역에 의해 분리된 적어도 두 개의 반도체 영역을 포함한다. 상부 산화물 절연층은 얇은 반도체 막 위에 제공되고, 도전성 필드 플레이트(conductive field plate)는 상부 산화물 절연층 상에 제공되어 있다. 장치의 성능을 향상시키기 위하여, 얇은 반도체 막의 최대 두께보다 적어도 약 5 배만큼 더 큰 거리에 걸쳐서, 상부 산화물 층의 소정 부분은 실질적으로 연속 방식으로 두께를 증가시키는 한편, 상부 산화물 층 아래의 횡형 드리프트 영역의 소정 부분은 실질적으로 연속 방식으로 두께를 감소시킨다.

Description

횡형 박막 실리콘-온-인슐레이터 장치{LATERAL THIN-FILM SOI DEVICES WITH GRADED TOP OXIDE AND GRADED DRIFT REGION}
본 발명은 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 장치, 특히 고전압 및 고전력 애플리케이션에 적합한 MOSFET 및 다이오드 등과 같은 횡형 박막 SOI 장치(lateral thin-film SOI devices)에 관한 것이다.
고전압 전력 장치의 제조에 있어서, 브레이크다운 전압(breakdown voltage), 크기, 도전 손실 및 제조상 용이성과 신뢰성 등의 측면에서 전형적으로 타협과 절충이 이뤄지고 있다. 종종 브레이크다운 전압 등과 같은 하나의 변수를 개선하면 도전 손실 등과 같은 다른 변수의 열화를 야기하게 된다. 이러한 장치가 동작 및 제조에 있어서 최소의 결함을 갖고, 모든 측면에서 우수한 특징을 나타내는 것이 이상적이다.
드리프트 영역(drift region) 내에 선형 도핑 프로파일을 제공하여 브레이크다운 전압을 증가시키는 것에 의해 기본적인 SOI 구조를 개선하는 방법은, 본 출원인에게 양수되었으며, 본 명세서에 참조 문서로 인용된 미국 특허 제 5,246,870 호 및 제 5,412,241 호에 개시되어 있다. 이러한 SOI 장치에 있어서, 횡형 MOS 구조물의 채널과 드레인(drain) 사이에 있는 드리프트 영역에는 얇은 부분 및 선형 횡형 도핑 밀도 프로파일 등과 같은 여러 피쳐가 제공되어, 실질적으로 브레이크다운 전압 특성을 증가시킨다. 추가하여, 필드 산화물 위에 상부 필드 플레이트(field plate)를 본질적으로 일정한 두께로 제공하여, 드리프트 영역 내에서 도전 전하가 2배가 되게 하는 것에 의해 브레이크다운 전압을 감소시키지 않으면서 도전 손실을 감소시킬 수 있다, 그러나 높은 브레이크다운 전압을 유지하기 위해서는 드리프트 영역의 소스(source) 근처의 도전 전하의 전체 양이 매우 적게 유지되어야 하는 것에 의해서 전류 흐름의 병목 현상이 발생되고, 또 도전 손실의 최적 감소가 방해된다.
기본적인 SOI 구조물의 다른 개선은, 본 출원인에게 양수되었으며, 본 명세서에 참조 문서로 인용된 미국 특허 제 5,648,671 호에 개시되어 있다. 이 특허는 브레이크다운 전압을 감소시키지 않으면서 도전 손실을 감소시키는 것을 특징으로 하는 선형 구배형(linearly-graded) 필드 산화물 영역 및 선형 도핑 프로파일을 갖는 횡형 박막 SOI 장치를 제시한다. 고전압 박막 장치에 대한 또 다른 개선은, 본 출원인에게 양수되었고, 본 발명자와 공동으로 발명되었으며, 본 명세서에 참조 문서로 인용된 국제 공개 특허 출원 제 PCT/IB98/02060 호에 개시되어 있다. 이 출원은 이러한 장치를 개선하기 위한 다른 기법에 대해 개시하는데, 여기에서는 중간 두께의 계단형 산화물 영역(step oxide region)을 사용하여 높은 브레이크다운 전압을 유지하면서 전류 전달 능력을 증가시킨다.
상술한 모든 구조물은 표준 SOI 구조물에 대한 개선을 제공하지만, 소스-팔로워 모드(source-follower mode)에서 높은 전류 레벨로 유효하게 효과적으로 작동될 수 없다는 결함을 갖고 있는데, 여기에서는 작동 중에 "소스-하이(source-high)" 바이어스 조건이 요구되고, 이러한 높은 전류 레벨을 처리해야 하는 장치 내에서 높은 브레이크다운 전압이 유지되어야 한다.
따라서, 상술한 종류의 횡형 박막 SOI 장치 구조를 가지면서도 MOSFET 장치의 동작, 특히 소스-팔로워 모드에서 MOSFET 장치의 동작은 허용 가능한 포화 전류 흐름을 상당히 증가시키고, 높은 브레이크다운 전압 능력을 유지하면서 장치 구조의 온 저항(on resistance)을 감소시키는 것이 바람직할 것이다.
그러므로, 본 발명의 목적은 장치의 브레이크다운 전압 능력을 절충하지 않으면서 포화 전류 흐름을 상당히 증가시키고 장치 구조물에서 최소의 획득 가능한 특정 온 저항을 감소시키는 설계 구조를 이용하여, MOSFET의 성능, 특히 소스-팔로워 모드에서 MOSFET의 성능을 개선시킬 수 있는 횡형 박막 SOI 장치를 제공하는 것이다. 본 발명에 따르면, 이 목적은 반도체 기판과, 기판 상의 얇은 매립형 산화물 절연층과, 얇은 매립형 산화물 위의 얇은 반도체 막에 제공된 횡형 반도체 장치를 갖는 타입의 횡형 박막 SOI 장치에 의해 달성된다. 얇은 반도체 막은 제 1 도전 타입의 제 1 영역과, 제 1 도전 타입과는 반대되는 제 2 도전 타입의 제 2 영역-여기서 제 2 영역은 제 2 도전 타입의 횡형 드리프트 영역에 의해 제 1 영역으로부터 이격되어 있음-과, 얇은 반도체 막 상의 상부 산화물 절연층과, 상부 산화물 절연층 위의 도전성 필드 플레이트를 포함한다. 본 발명에 따르면, 상술한 목적은 상부 산화물 절연층 상에 제 1 영역에 인접하며, 상부 산화물 절연층의 최대 두께보다 적어도 약 5배만큼 큰 거리에 걸쳐서 제 1 영역으로부터 제 2 영역을 향하는 방향에서 실질적으로 연속 방식으로 두께가 증가되는 층 부분을 제공하고, 횡형 드리프트 영역에 제 1 영역에 인접하며, 동일한 거리에 걸쳐서 제 1 영역으로부터 제 2 영역을 향하는 방향으로 동일하게 실질적으로 연속 방식으로 두께가 감소하는 영역 부분을 제공하는 것에 의해 달성된다. 이러한 구성은 이 영역 내에 제 1 영역에 인접하게 실질적으로 더 두꺼워진 반도체 막 영역을 제공하고, 실질적으로 더 얇아진 상부 산화물 절연층을 제공한다. 추가하여, 이러한 장치 구성은 이 영역의 산화물 및 반도체 막의 층 내에서 날카로운 에지(edge)와 가파른 경사가 발생되는 것을 방지한다. 이러한 피쳐는 조합되어 상술된 성능 이점을 제공하는데, 이는 특히 MOSFET 장치의 소스-팔로워 모드 동작에서 중요하다.
본 발명의 바람직한 실시예에서 SOI 장치는 MOSFET 장치이지만, 본 발명의 다른 바람직한 실시예에서 SOI 장치는 다이오드일 수 있는데, 이 경우에 본 발명의 피쳐는 제공된 전류에서 감소된 순방향 전압 강하(이것에 의해 도전 손실이 감소됨)로 인해 향상된 성능을 제공할 수 있고, 다이오드 브레이크다운 전압을 증가시킬 수도 있다.
본 발명의 다른 바람직한 실시예에 있어서, 상술된 두께의 증가 및 감소는 실질적인 선형 형태이거나, 제곱근 함수에 따른 것 등과 같은 비선형 형태로 나타날 수 있다.
그러므로, 본 발명에 따른 SOI 장치는 고전류 및 고전압 취급 능력을 실질적으로 향상시키고, 특히 MOSFET 장치의 소스-팔로워 모드 동작을 실질적으로 향상시킴으로써 상당한 개선을 제공한다.
본 발명의 이러한 측면 및 다른 측면은 후술하는 실시예를 참조함으로써 명확해지고 분명해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 횡형 SOI MOSFET 장치의 단순화된 단면도,
도 2는 본 발명의 제 2 실시예에 따른 횡형 SOI MOSFET 장치의 부분에 대한 단순화된 단면도,
도 3은 본 발명의 제 3 실시예에 따른 횡형 SOI 다이오드 장치의 단순화된 단면도.
본 발명은 이하의 설명을 참조하여 첨부된 도면과 함께 판독함으로써 보다 완전히 이해될 수 있을 것이다. 도면 내에서, 동일한 도전 타입을 갖는 반도체 영역은 일반적으로 동일 방향으로 그어진 사선으로 도시되었고, 피쳐는 실제 축척대로 도시되지 않았음을 유의하라.
도 1은 본 발명에 따른 횡형 박막 SOI MOSFET 구조물(10)의 단순화된 단면도를 도시한 것이다. 이 구조물은 전형적으로 1018-1020/㎤의 도핑 농도를 갖는 n형 실리콘 재료로 이루어지는 반도체 기판(100)을 포함하며, 이 반도체 기판(100) 위에는 전형적으로 두께가 약 0.1㎛ 내지 5.0㎛인 실리콘 산화물층으로 이루어진 얇은 매립형 산화물 절연층(102)이 제공되어 있다. 도시된 장치에서, 절연층(102)은 2㎛ 내지 3㎛ 범위 내의 두께를 갖는 것이 바람직할 것이다.
얇은 반도체 막(104)은 절연층(102) 위에 제공되어 있고, 약 0.1㎛ 내지 2.0㎛ 범위의 두께를 갖는데, 횡형 반도체 장치, 이 경우에는 MOSFET인 횡형 반도체 장치가 얇은 반도체 막(104) 내에 제공되어 있다. 도 1에 도시된 실시예에서 얇은 반도체 막(104)은 p형 도전체이고, 도핑 레벨이 약 1017/㎤인 제 1 영역(106)을 포함하는데, 이 영역은 장치의 채널 영역으로서 작용한다. 장치의 드레인은, n형 도전체이고, 1018/㎤의 도핑 레벨을 갖는 제 2 영역(108)에 의해 형성된다. 제 2 영역(108)은, n형 도전체이고, 이 예에서는 실질적으로 선형인 횡형 도핑 프로파일을 갖는 반도체 횡형 드리프트 영역(110)에 의해 제 1 영역(106)으로부터 이격되어 있으며, 반도체 횡형 드리프트 영역(110)의 전하 농도는 좌측(채널)에서 1.0×1012/㎠이고, 우측(드레인)에서 2.0×1013/㎠이다.
일반적으로, 횡형 드리프트 영역의 도핑 레벨은 적어도 약 40을 인수로 하여 선형적으로 증가해야 한다.
도 1의 MOSFET에 대한 실시예에서, 얇은 반도체 막(104)은 횡형 드리프트 영역(110)으로부터 떨어진 한 측에서 제 1 영역(106)을 따라서 위치된 n형 도전체인 제 3 영역(116)을 추가적으로 포함한다. MOSFET 트랜지스터(10)의 소스 영역을 형성하는 제 3 영역은, 제 2 영역(108)(MOSFET 장치의 드레인 영역을 형성함)의 도핑 레벨과 실질적으로 동일한 도핑 레벨을 갖는데, 즉 이 예에서는 약 1018/㎤의 도핑 레벨을 가질 수 있다. 부가적으로, 상부 산화물 절연층(112) 상의 도전성 필드 플레이트(114)는 채널 영역(106) 상에서 이것과 평행하게 연장되어 MOSFET 장치의 게이트 전극을 형성한다. 채널 영역(106) 상에서 이것과 평행하게 연장되는 도전성 필드 플레이트(114)의 부분은 도 1에서 도면부호 (114a)로 표시되어 있고, 이것은 상부 산화물 절연층(112)의 얇은 부분(112a)에 의해 얇은 반도체 막(104)으로부터 절연되어, 두께가 약 0.1㎛ 또는 그 이하로 일정한 게이트 산화물을 형성한다.
상부 산화물 절연층(112)은 얇은 반도체 막(104) 상에 제공되어 있고, 횡형 드리프트 영역(110)의 부분 상에서 인접한 제 1 영역(106)으로부터 제 2 영역(108)을 향하여 그 두께가 증가하는 실질적으로 경사진 부분(112b)을 포함하고 있다. 이 예에서 상부 산화물 절연층(112)의 두께는 제 1 영역(106)에 인접한 영역(112a)에서의 약 0.05㎛의 최소값으로부터 제 2 영역(108)에 인접한 영역(112c)에서의 약 2㎛까지 변한다(막(104)의 두께에 따라서).
영역(112c)에서의 상부 산화물 절연층(112)의 최대 두께는 얇은 매립형 산화물 절연층(102)의 두께와 실질적으로 동일하게 하는 것이 유리하다.
본 발명에 따르면(또한, 미국 특허 제 5,648,671 호의 구조와는 정반대로), 제 1 영역(106)에 인접한 상부 산화물 절연층(112b)의 부분은 전형적으로 상부 산화물 절연층의 최대 두께보다 적어도 약 5 배만큼 더 큰 거리에 걸쳐, 제 1 영역으로부터 제 2 영역(108)을 향하는 방향으로 상부 표면 및 하부 표면이 모두 외부로 경사를 갖게 하여, 실질적인 연속 방식으로 그 두께를 증가시킨다. 마찬가지로, 영역(112b)에서 상부 산화물 절연층(112)의 경사진 하부 표면에 의한 직접적인 결과로서, 횡형 드리프트 영역(110)은 제 1 영역(106)에 인접하고, 제 1 영역으로부터 제 2 영역을 향하는 방향으로 실질적인 연속 방식으로 대응하여 두께가 감소하는 대응 영역 부분(110a)을 포함한다. 전형적으로, 상부 산화물 절연층과 횡형 드리프트 영역 모두의 경사는, 얇은 반도체 막(104)의 최대 두께보다 적어도 약 5배만큼 더 큰 거리에 걸쳐서 나타난다. 본 발명의 범주 내에서 넓은 범위의 치수값을 고려할 수 있지만, 상부 산화물 절연층 부분(112c)의 최대 두께가 약 2.0㎛일 때 얇은 반도체 막(104)은 약 1.5㎛의 최대 두께를 갖고, 이 경우에 횡형 드리프트 영역(110)은 우측에서 약 0.45㎛의 최대 두께를 갖게 된다.
상부 산화물 절연층(112) 상에 위치한 도전성 필드 플레이트(114)는 폴리실리콘, 폴리실리콘과 금속 또는 그 밖의 적합한 도전성 물질로 이루어진다.
여러 반도체 영역과 기판(100) 뿐만 아니라 도전성 필드 플레이트(114)로의 전기적 접속은 당업자에 잘 알려진 통상적인 방법으로 수행되기 때문에, 본 명세서에서는 더 이상 상세히 설명하거나 예시하지 않는다.
상부 산화물 절연층(112)과 횡형 드리프트 영역(110)의 두께는 서로 다르지만, 실질적으로 연속하는 방식으로 변할 수 있는 점은 본 발명의 범주 내에 속하는 것으로 고려된다. 그러므로, 도 1에 도시된 실시예에서 이 두께 변화는 실질적으로 선형적으로 변하는 한편, 도 2의 단순화된 부분 단면도에 도시된 이 장치(12)는 참조 번호(110a 및 112b)로 표시된 부분에서의 두께 변화가 제곱근 함수 등과 같이 실질적으로 비선형적인 변화로서 도시된 것을 제외하고는 도 1에 도시된 장치와 전반적으로 유사하다. 당업자에게 있어서, 선택되는 두께 변화의 정확한 방식은 달성되는 특정한 장치 파라미터의 함수일 것임이 분명할 것이다.
도 3에는 횡형 박막 SOI 다이오드 구조물(14) 형태를 갖는 본 발명의 또 다른 실시예가 단순화된 부분 단면도로 도시되어 있다. 이 다이오드 구조물은 소스 영역(116)이 제거되어 있는 점과, 도전성 필드 플레이트(114)가 제 1 영역(106)에 접촉하여 이 실시예에서는 다이오드 장치의 양극으로서 기능하는 부분(114b)을 갖는 것을 제외하고는 상술된 구조물, 특히 도 1의 구조물과 유사하다. 장치의 음극은 제 2 영역(108)에 의해 형성되어 있고, 그 이외에 있어서 이 장치는 도 1에 도시된 장치와 유사하기 때문에 보다 구체적으로 설명하지 않는다. 상술된 MOSFET의 실시예에서와 같이, 상부 산화물 절연층과 횡형 드리프트 영역의 두께 변화는 선형적(도시된 바와 같이) 변동이거나 비선형적 변동이다.
도 1 내지 3에 도시된 바와 같은 본 발명에 따른 장치는 당업자에게 잘 알려진 통상의 프로세싱 기법을 이용하여 형성될 수 있다. 즉 예를 들면, 영역(110) 내의 선형 도핑 프로파일은 본 명세서에 참조 문서로 인용된 미국 특허 제 5,30,488 호에 개시되어 있는 방법을 이용하여 달성될 수 있는 한편, 경사진 상부 산화물 절연층(112) 및 드리프트 영역(110)은 미국 특허 출원 번호 제 08/998,048 호에 개시된 바와 같은 LOCOS 기법을 이용하여 형성될 수 있다.
본 발명에 따른 장치는 허용가능한 포화 전류 흐름을 실질적으로 증가시키고, 높은 브레이크다운 전압 능력을 향상시키면서 장치 구조물의 온 저항을 감소시키는 장점을 제공한다. 이것은 제 1 영역에 인접하게 실질적으로 더 두꺼운 반도체 막 영역을 제공하고, 이 영역 내에 실질적으로 더 얇은 상부 산화물 절연층을 제공함으로써 이루어진다. 추가하여, 반도체 막과 상부 산화물 절연층을 종래기술보다 실질적으로 더 큰 횡형 거리에 걸쳐서 실질적으로 연속적인 방식으로 경사를 갖게 함으로써, 산화물과 반도체 막 층 내의 날카로운 에지와 급격한 경사가 이 영역에서는 방지되고, 그에 따라 브레이크다운 전압이 증가된다. 이러한 피쳐는 조합되어 장치 구조물을 실질적으로 개선시키고, 상술된 성능 상의 장점을 제공하게 된다.
본 발명은 다수의 바람직한 실시예를 참조하여 예시되고 설명되었으나, 당업자라면 본 발명의 정신과 범주를 벗어나지 않으면서 형태 및 세부 구조에 있어서 여러 가지 변형이 이루어질 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 장치는 높은 브레이크다운 전압 능력을 향상시키면서 허용가능한 포화 전류 흐름을 상당히 증가시키고, 장치 구조물의 온 저항을 감소시키는 장점을 제공한다.

Claims (10)

  1. 반도체 기판(100)과, 상기 기판 위의 얇은 매립형 산화물 절연층(thin buried oxide insulating layer)(102)과, 상기 얇은 매립형 산화물 위의 얇은 반도체 막(104) 내에 제공된 횡형 반도체 장치(lateral semiconductor device)(10, 12, 14)를 포함하는 횡형 박막 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 장치(10)로서,
    상기 얇은 반도체 막은 제 1 도전 타입의 제 1 영역(106)과, 상기 제 1 도전 타입과는 반대되는 제 2 도전 타입을 갖고, 상기 제 2 도전 타입의 횡형 드리프트 영역(lateral drift region)(110)에 의해 상기 제 1 영역으로부터 이격된 제 2 영역(108)과, 상기 얇은 반도체 막 위의 상부 산화물 절연층(112)과, 상기 상부 산화물 절연층 위의 도전성 필드 플레이트(conductive field plate)(114)를 포함하고,
    상기 상부 산화물 절연층은, 상기 제 1 영역에 인접하며, 상기 얇은 반도체 막의 최대 두께보다 적어도 5 배 정도의 거리에 걸쳐서 상기 제 1 영역으로부터 상기 제 2 영역을 향하는 방향으로 실질적으로 연속하게 그 두께가 증가하는 층 부분(112b)을 포함하며,
    상기 횡형 드리프트 영역은, 상기 제 1 영역에 인접하며, 상기 거리에 걸쳐서 상기 제 1 영역으로부터 상기 제 2 영역을 향하는 방향으로 실질적으로 연속하게 그 두께가 감소하는 영역 부분(110a)을 포함하는
    횡형 박막 실리콘-온-인슐레이터 장치.
  2. 제 1 항에 있어서,
    상기 장치는 다이오드(12)를 포함하고, 상기 필드 플레이트는 상기 다이오드의 제 1 전극을 형성하는 상기 제 1 영역에 접속되며, 상기 제 2 영역은 상기 다이오드의 제 2 전극을 형성하는 횡형 박막 실리콘-온-인슐레이터 장치.
  3. 제 2 항에 있어서,
    상기 상부 산화물 절연층의 최대 두께는 상기 얇은 매립형 산화물 절연층의 두께와 실질적으로 동일한 횡형 박막 실리콘-온-인슐레이터 장치.
  4. 제 1 항에 있어서,
    상기 장치는 MOSFET(10, 12)를 포함하고,
    상기 얇은 반도체 막은 상기 횡형 드리프트 영역에서 떨어진 측에서 상기 제 1 영역과 나란한 상기 제 2 도전 타입의 제 3 영역(116)을 더 포함하며,
    상기 도전성 필드 플레이트는 상기 제 1 영역으로부터 절연된 상태로 연장되어 상기 MOSFET의 게이트 전극(114a)을 형성하며,
    상기 제 3 및 제 2 영역은 상기 MOSFET의 소스(116) 및 드레인(108) 영역을 형성하는 횡형 박막 실리콘-온-인슐레이터 장치.
  5. 제 4 항에 있어서,
    상기 상부 산화물 절연층의 최대 두께는 상기 얇은 매립형 산화물 절연층의 두께와 실질적으로 동일한 횡형 박막 실리콘-온-인슐레이터 장치.
  6. 제 1 항에 있어서,
    상기 횡형 드리프트 영역의 도핑 레벨은 상기 제 1 영역으로부터 상기 제 2 영역을 향하는 방향으로 선형적으로 증가하는 횡형 박막 실리콘-온-인슐레이터 장치.
  7. 제 6 항에 있어서,
    상기 도핑 레벨은 적어도 약 40 배로 선형적으로 증가하는 횡형 박막 실리콘-온-인슐레이터 장치.
  8. 제 1 항에 있어서,
    상기 상부 산화물 절연층의 상기 층 부분은 실질적으로 선형 방식으로 두께가 증가하고, 상기 횡형 드리프트 영역의 상기 영역 부분은 실질적으로 선형 방식으로 두께가 감소하는 횡형 박막 실리콘-온-인슐레이터 장치.
  9. 제 1 항에 있어서,
    상기 상부 산화물 절연층의 상기 층 부분은 실질적으로 비선형 방식으로 두께가 증가하고, 상기 횡형 드리프트 영역의 상기 영역 부분은 실질적으로 비선형 방식으로 두께가 감소하는 횡형 박막 실리콘-온-인슐레이터 장치.
  10. 제 9 항에 있어서,
    상기 비선형 방식은 제곱근 함수를 포함하는 횡형 박막 실리콘-온-인슐레이터 장치.
KR1020007001588A 1998-06-19 1999-06-03 횡형 박막 실리콘-온-인슐레이터 장치 KR100560230B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/100,832 US5969387A (en) 1998-06-19 1998-06-19 Lateral thin-film SOI devices with graded top oxide and graded drift region
US09/100,832 1998-06-19

Publications (2)

Publication Number Publication Date
KR20010022980A KR20010022980A (ko) 2001-03-26
KR100560230B1 true KR100560230B1 (ko) 2006-03-10

Family

ID=22281770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007001588A KR100560230B1 (ko) 1998-06-19 1999-06-03 횡형 박막 실리콘-온-인슐레이터 장치

Country Status (6)

Country Link
US (1) US5969387A (ko)
EP (1) EP1038308B1 (ko)
JP (1) JP2002518843A (ko)
KR (1) KR100560230B1 (ko)
DE (1) DE69933645T2 (ko)
WO (1) WO1999066539A2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973358A (en) * 1997-07-01 1999-10-26 Citizen Watch Co., Ltd. SOI device having a channel with variable thickness
US6166418A (en) * 1997-12-16 2000-12-26 Infineon Technologies Ag High-voltage SOI thin-film transistor
US6133591A (en) * 1998-07-24 2000-10-17 Philips Electronics North America Corporation Silicon-on-insulator (SOI) hybrid transistor device structure
US6358791B1 (en) * 1999-06-04 2002-03-19 International Business Machines Corporation Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby
US6221737B1 (en) * 1999-09-30 2001-04-24 Philips Electronics North America Corporation Method of making semiconductor devices with graded top oxide and graded drift region
JP2001257360A (ja) * 2000-01-05 2001-09-21 Mitsubishi Electric Corp 半導体装置
US6468878B1 (en) 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
US6596570B2 (en) * 2001-06-06 2003-07-22 International Business Machines Corporation SOI device with reduced junction capacitance
US6794719B2 (en) * 2001-06-28 2004-09-21 Koninklijke Philips Electronics N.V. HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness
US6627958B2 (en) 2001-12-10 2003-09-30 Koninklijke Philips Electronics N.V. Lateral high voltage semiconductor device having a sense terminal and method for sensing a drain voltage of the same
US6847081B2 (en) * 2001-12-10 2005-01-25 Koninklijke Philips Electronics N.V. Dual gate oxide high-voltage semiconductor device
JP2006202948A (ja) * 2005-01-20 2006-08-03 Toshiba Corp 半導体素子
JP6828472B2 (ja) * 2017-02-01 2021-02-10 富士電機株式会社 半導体装置
US11876134B2 (en) * 2021-09-29 2024-01-16 Texas Instruments Incorporated Transistor device with buffered drain

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2706623A1 (de) * 1977-02-16 1978-08-17 Siemens Ag Mis-fet fuer hohe source-drain-spannungen
US5246870A (en) * 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
DE69209678T2 (de) * 1991-02-01 1996-10-10 Philips Electronics Nv Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
US5362979A (en) * 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
US5322804A (en) * 1992-05-12 1994-06-21 Harris Corporation Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps
US5378912A (en) * 1993-11-10 1995-01-03 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region
US5648671A (en) * 1995-12-13 1997-07-15 U S Philips Corporation Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile
TW360982B (en) * 1996-01-26 1999-06-11 Matsushita Electric Works Ltd Thin film transistor of silicon-on-insulator type
US5710451A (en) * 1996-04-10 1998-01-20 Philips Electronics North America Corporation High-voltage lateral MOSFET SOI device having a semiconductor linkup region
JP2001513270A (ja) * 1997-12-24 2001-08-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 改良されたオン状態特性を有する高電圧薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
EP1038308A2 (en) 2000-09-27
KR20010022980A (ko) 2001-03-26
JP2002518843A (ja) 2002-06-25
DE69933645T2 (de) 2007-08-30
WO1999066539A2 (en) 1999-12-23
US5969387A (en) 1999-10-19
WO1999066539A3 (en) 2000-03-09
EP1038308B1 (en) 2006-10-18
DE69933645D1 (de) 2006-11-30

Similar Documents

Publication Publication Date Title
KR100652449B1 (ko) 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스
US5274259A (en) High voltage transistor
US6297534B1 (en) Power semiconductor device
EP0809864B1 (en) Lateral thin-film soi devices with linearly-grated field oxide and linear doping profile
US6717230B2 (en) Lateral device with improved conductivity and blocking control
US5932897A (en) High-breakdown-voltage semiconductor device
US7364971B2 (en) Method for manufacturing semiconductor device having super junction construction
KR100560230B1 (ko) 횡형 박막 실리콘-온-인슐레이터 장치
US20010050375A1 (en) Semiconductor device
US5569937A (en) High breakdown voltage silicon carbide transistor
EP1469524A3 (en) Insulated trench gate bipolar transistor
KR100707529B1 (ko) 횡형 박막 ｓｏｉ 디바이스
JP2011049599A (ja) 電界効果トランジスタ
US7939884B2 (en) Semiconductor device
KR100750411B1 (ko) 반도체 디바이스 제조 방법
US20070075367A1 (en) SOI semiconductor component with increased dielectric strength
US7629647B2 (en) Trench MOS structure
US6232636B1 (en) Lateral thin-film silicon-on-insulator (SOI) device having multiple doping profile slopes in the drift region
JP3943732B2 (ja) 高耐圧半導体素子
JP2007516587A (ja) 絶縁トレンチゲート電極を有する横型電界効果トランジスタ
KR20010024272A (ko) 실리콘 온 절연체 하이브리드 트랜지스터 장치 구조체
KR20040061025A (ko) 이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조방법
US5627385A (en) Lateral silicon carbide transistor
US20090236659A1 (en) Isolation structure for semiconductor device with multiple terminals
JPH05175241A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100223

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee