CN109411354B - 一种半导体器件及其制作方法 - Google Patents
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Abstract
本公开提供了一种半导体器件及其制作方法。所述半导体器件制作方法包括：在半导体衬底(101)上形成的沟槽(112)的底部和壁形成第一隔离层(116)；在隔离层(116)上沉积半导体材料，形成屏蔽栅(SG)，通过光刻掩模保留半导体材料形成屏蔽栅(SG)的引出栅(DG)；在屏蔽栅(SG)之上形成第二隔离层(145)；在第二隔离层(145)上顺序形成控制栅(CG)和源极(S)；在形成高频半导体器件的情况下和形成可靠型半导体器件的情况下，分别将将引出栅(DG)与源极(S)接合、和与控制栅(CG)接合。本公开通过采用屏蔽栅双结构，使用在高频应用时通过使屏蔽栅和源极相连实现低栅漏电容；使用在低频应用时通过屏蔽栅和控制栅相连实现大漏极电流和高可靠性。
Description
技术领域
本公开涉及半导体领域，特别涉及一种半导体器件及其制作方法。
背景技术
目前MOSFET的屏蔽栅沟槽结构只有一种，即屏蔽栅连接源极结构，此结构的优点为栅漏电容小特别适合高频应用。但该结构的最大的缺点为耐大电流冲击能力弱，栅极的可靠性弱，耐雪崩击穿能力弱。其不能适应低频应用的场合，低频应用的场合需要大漏极电流和高可靠性。现有技术缺少一种能够根据应用场合改变结构以适应高频应用或高可靠性应用的半导体器件。
发明内容
本公开旨在提供一种能够根据应用场合改变结构以适应高频应用或高可靠性应用的半导体器件及其制作方法，以解决现有技术中半导体器件只能适合高频应用的问题。
为解决上述技术问题，本公开的一个实施例提供了一种半导体器件制作方法，其包括：在半导体衬底上形成的沟槽的底部和壁形成第一隔离层；在隔离层上沉积半导体材料，形成屏蔽栅，通过光刻掩模保留半导体材料形成屏蔽栅的引出栅；在屏蔽栅之上形成第二隔离层；在第二隔离层上顺序形成控制栅和源极；在形成高频半导体器件的情况下和形成可靠型半导体器件的情况下，分别将将引出栅与源极接合、和与控制栅接合。
为解决上述技术问题，本公开的另一个实施例提供了一种半导体器件，包括：源极、控制栅、屏蔽栅和从屏蔽栅引出半导体器件表面的引出栅，所述屏蔽栅与源极和控制栅分别隔离，所述引出栅与源极接合，或者与控制栅接合，以形成高频半导体器件、或可靠型半导体器件。
本公开的有益效果是：通过采用屏蔽栅双结构，使用在高频应用时通过使屏蔽栅和源极相连实现低栅漏电容，使用在低频应用时通过屏蔽栅和控制栅相连实现大漏极电流和高可靠性。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并于说明书一起用于解释本公开的原理。
图1是本公开的半导体器件一实施方式的示出了屏蔽栅、控制栅的位置关系的纵向结构示意图；
图2是本公开的半导体器件一实施方式的示出了屏蔽栅、控制栅、源极的位置关系的纵向结构示意图；
图3是本公开的半导体器件一实施方式的器件横向结构示意图；
图4是本公开的半导体器件制作方法一实施方式中未进行沟槽刻蚀前的衬底的示意图；
图5是本公开的半导体器件制作方法一实施方式中刻蚀了沟槽的衬底的示意图；
图6是本公开的半导体器件制作方法一实施方式中对沟槽的底部和壁形成第一隔离层后的示意图；
图7是本公开的半导体器件制作方法一实施方式中对在第一隔离层上沉积半导体材料的示意图；
图8是本公开的半导体器件制作方法一实施方式中通过光刻掩模形成屏蔽栅的引出栅的示意图；
图9是本公开的半导体器件制作方法一实施方式中在屏蔽栅之上形成第二隔离层的示意图；
图10是本公开的半导体器件制作方法一实施方式中在第二隔离层之上形成控制栅的示意图；
图11是本公开的半导体器件制作方法一实施方式中在两个相邻沟槽之间通过离子注入形成P-N结的示意图；
图12是本公开的半导体器件制作方法一实施方式中形成源极S的示意图；
图13是本公开的半导体器件制作方法一实施方式中形成的未定型成高频半导体器件或可靠性半导体器件前的器件的横向结构的示意图；
图14是本公开的半导体器件制作方法一实施方式中定型成的高频半导体器件的横向示意图；
图15是本公开的半导体器件制作方法一实施方式中定型成的可靠型半导体器件的横向结构示意图；
图16是本公开的半导体器件制作方法一实施方式的部分实施步骤流程图
具体实施方式
参考图1、2、3、13，本公开实施方式所提供的一种半导体器件包括：源极,S、控制栅CG、屏蔽栅SG和从屏蔽栅SG引出半导体器件表面的引出栅DG，所述屏蔽栅SG与源极S和控制栅CG分别隔离。如图14、15所示，所述引出栅DG与源极S接合，或者与控制栅CG接合，以分别形成高频半导体器件、或可靠型半导体器件。
在一个实施例中，所述控制栅CG、屏蔽栅SG、引出栅DG的材料均为多晶硅，所述源极的材料为铝。
在本实施例中，屏蔽栅SG是在半导体衬底101的沟槽112的底部和壁形成的第一隔离层的基础上沉积的，这样，屏蔽栅SG与沟槽112周围的源极S之间是隔离的，把屏蔽栅SG由原来直接和沟槽S相连变为屏蔽栅SG为独立的结构。而在屏蔽栅SG上延伸出引出栅DG，引出栅DG与源极S和控制栅CG之间都有空隙，因此形成了双结构半导体器件。当引出栅DG与源极S接合，即弥补了它们之间的空隙，器件即为传统的适用于高频应用的半导体器件。由于屏蔽栅SG和源极S相连，屏蔽栅SG与源极S电位相同，均为0电位，因此栅漏电容变为了栅源电容，器件的栅漏电容小可以实现高频应用，另外由于屏蔽栅SG的存在，在关断状态可以实现屏蔽栅SG与漂移区的电荷耦合，实现漂移区高的掺杂浓度，从而实现低的导通电阻；当引出栅DG与控制栅CG相连时，屏蔽栅SG的电位和控制栅CG电位相同，从而实现屏蔽栅SG周边实现电荷积累，从而器件具有大电流传输能力和低的导通电阻，由于控制栅CG和屏蔽栅SG同电位，其中间隔离区失去了作用，因此可靠性更高。
下面参考本公开实施例的半导体制作方法的每个步骤的操作示意图4-15和该半导体制作方法的总体流程图16，描述本公开实施例的半导体器件制作方法的详细步骤：
步骤S110：在半导体衬底101上形成的沟槽112的底部和壁形成第一隔离层116。本步骤形成之后的结构如图6所示。
在一个实施例中，步骤S110之前，该方法还包括：在半导体衬底101通过刻蚀形成沟槽112。
这里的半导体衬底可以是多晶硅衬底，但也可以是其它硅衬底、锗衬底等任何半导体材料制成的衬底。试验证明，多晶硅衬底有利于制成的半导体器件的整体性能。
在一个实施例中，刻蚀包括光刻胶刻蚀等各种已知的刻蚀工艺。沟槽包括圆柱形沟槽、长方体沟槽、正方体沟槽以及横截面为其它形状的任何沟槽。
在一个实施例中，刻蚀分为两步：
第一步，如图4所示，在半导体衬底的上表面，通过光刻(例如施加光刻胶)定义沟槽区域，其中102为定义出的沟槽区域。沟槽的宽度一般为0.2-2um，但不限于此范围。实验证明，沟槽的宽度为0.2-2um，使得半导体器件的性能较佳。
第二步，如图5所示，通过硅刻蚀定义出的沟槽窗口102，形成硅沟槽112，沟槽的深度为0.5-10um，但不限于此范围。实践证明，沟槽的深度在这个范围内，使得半导体器件的性能较佳。
在一个实施例中，第一隔离层是隔离厚氧，但不限于此材料。实践证明，当第一隔离层是隔离厚氧时，有利于屏蔽栅和源极的隔离效果。
在一个实施例中，所述第一隔离层的厚度是500A-20000A，但不限于这个厚度范围。实践证明，第一隔离层的厚度是500A-20000A，有利于屏蔽栅和源极的隔离效果。
在半导体衬底101上形成的沟槽112的底部和壁形成第一隔离层116之后的效果图如图6所示。
步骤S120：在隔离层116上沉积半导体材料，形成屏蔽栅SG，通过光刻掩模保留半导体材料形成屏蔽栅SG的引出栅DG。本步骤形成的结构如图8所示。
在一个实施例中，该步骤包括如下过程：
第一步，如图7所示，在第一隔离层116上沉积半导体材料140。该半导体材料沉积的高度可以高于沟槽的顶部。在一个实施例中，半导体材料可以是多晶硅，但也可以是其它硅、锗等任何半导体材料。实验证明，多晶硅材料有利于提高制成的半导体器件的性能。
第二步，如图8所示，对沉积的半导体材料进行刻蚀，形成屏蔽栅SG，通过光刻掩模保留半导体材料形成屏蔽栅SG的引出栅DG。
对沉积的半导体材料进行刻蚀可以是光刻胶刻蚀等任何已知的刻蚀工艺。刻蚀后，半导体材料的高度低于刻蚀之前的高度，刻蚀后的半导体材料形成屏蔽栅SG。在刻蚀时，通过施加光刻掩模，有掩模盖住的地方不被刻蚀，形成从屏蔽栅SG引出的引出栅DG。引出栅DG即与屏蔽栅SG相连、引出半导体器件的表面的栅。
步骤S130：在屏蔽栅SG之上形成第二隔离层145。本步骤形成的结构如图9所示。
在一个实施例中，第二隔离层是隔离厚氧，但不限于此材料。实践证明，当第二隔离层是隔离厚氧时，有利于屏蔽栅和源极的隔离效果。
在一个实施例中，所述第二隔离层的厚度是500A-20000A，但不限于这个厚度范围。实践证明，第二隔离层的厚度是500A-20000A，有利于屏蔽栅和源极的隔离效果。
在一个实施例中，第二隔离层的厚度与第一隔离层相等，这样可以使得与源极的接合和与控制栅的接合具有同样的距离，有利于按需要接合成不同半导体器件。
步骤S140：在第二隔离层145上顺序形成控制栅CG和源极(S)。本步骤形成的结构如图12所示。
在一个实施例中，本步骤的具体做法为：
第一步，如图10所示，在第二隔离层145中填入半导体材料形成长栅极氧化层118，作为控制栅CG。
所述半导体材料可以是多晶硅，但也可以是硅、锗等其它半导体。试验证明，多晶硅有利于制成的半导体器件的整体性能。
在一个实施例中，在形成控制栅之后，所述方法还包括：刻蚀控制栅CG，使得控制栅CG的顶部与沟槽112的顶部齐平。使得控制栅CG的顶部与沟槽112的顶部齐平的优点是，使得控制栅CG完全限于沟槽内，使得半导体器件表面上只有源极区域。
第二步，如图11所示，从衬底101上表面两个沟槽之间的部分向下通过光刻定义P-N区域160，170，在P-N区域160，170注入离子形成P-N结。
第三步，如图12所示，在控制栅CG和P-N结结构160，170上方淀积隔离介质并通过光刻，形成从半导体衬底101上表面垂直向下延伸的连接区303。
隔离介质可以是隔离厚氧等任何起到隔离作用的介质。光刻可以是用光刻胶的刻蚀。刻蚀出的连接区303从半导体衬底101上表面垂直向下延伸。在一个实施例中，在每两个相邻沟槽之间有一个连接区303。通过硅刻蚀形成连接区，填充钨形成钨塞溅射铝形成源极S。
步骤S150：在形成高频半导体器件的情况下和形成可靠型半导体器件的情况下，分别将引出栅DG与源极S接合、和与控制栅CG接合。
在没有将引出栅DG与源极S接合、和与控制栅CG接合之前的半导体器件的横向结构如图13所示。
这里的接合是指将两者牢固连接。一种接合方式是用粘结剂将两者粘接，另一种接合方式是用焊接等方式焊接。
本步骤的具体做法为：
当需要制成高频半导体器件时，通过粘接或焊接连接引出栅DG与源极S，如图14所示。
当需要制成高可靠性器件时，通过粘接或焊接连接引出栅DG与源极G时形成高可靠性器件，如图15所示。
以上所述仅为本公开的实施方式，并非因此限制本公开的专利范围，凡是利用本公开说明书及附图内容所作的等效结构或等效流程变换，或直接运用在其他相关的技术领域，均同理包括在本公开的专利保护范围内。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括：在半导体衬底(101)上形成的沟槽(112)的底部和壁形成第一隔离层(116)；
在第一隔离层(116)上沉积半导体材料，形成屏蔽栅(SG)，通过光刻掩模保留半导体材料形成屏蔽栅(SG)的引出栅(DG)；
在屏蔽栅(SG)之上形成第二隔离层(145)；
在第二隔离层(145)上顺序形成控制栅(CG)和源极(S)；
在形成高频半导体器件的情况下和形成可靠型半导体器件的情况下，分别将引出栅(DG)与源极(S)接合、和与控制栅(CG)接合。
2.根据权利要求1所述的方法，其特征在于，在半导体衬底(101)上形成的沟槽(112)的底部和壁形成第一隔离层(116)之前，所述方法还包括：在半导体衬底(101)通过刻蚀形成沟槽(112)。
3.根据权利要求1所述的方法，其特征在于，所述在第二隔离层(145)上顺序形成控制栅(CG)和源极(S)，包括：在第二隔离层(145)上沉积半导体材料，形成控制栅(CG)；
在两个相邻沟槽之间通过离子注入，形成P-N结结构；
在控制栅(CG)和P-N结结构上方淀积隔离介质并通过光刻，形成从半导体衬底(101)上表面垂直向下延伸的连接区(303)；
在半导体衬底(101)上表面之上形成源极(S)。
4.根据权利要求3所述的方法，其特征在于，在第二隔离层(145)上沉积半导体材料，形成控制栅(CG)之后，所述方法还包括：刻蚀控制栅(CG)，使得控制栅(CG)的顶部与沟槽(112)的顶部齐平。
5.根据权利要求3所述的方法，其特征在于，通过硅刻蚀形成所述连接区(303)，在所述连接区(303)之上填充钨，溅射铝，形成源极(S)。
6.根据权利要求1所述的方法，其特征在于，所述第一隔离层是隔离厚氧。
7.根据权利要求1所述的方法，其特征在于，所述第一隔离层的厚度是
8.根据权利要求1所述的方法，其特征在于，所述形成屏蔽栅(SG)的半导体材料是多晶硅。
9.根据权利要求3所述的方法，其特征在于，所述形成控制栅(CG)的半导体材料是多晶硅。
10.一种半导体器件，其特征在于，包括：源极(S)、控制栅(CG)、屏蔽栅(SG)和从屏蔽栅(SG)引出半导体器件表面的引出栅(DG)，所述屏蔽栅(SG)与源极(S)和控制栅(CG)分别隔离，所述半导体器件通过权利要求1至9任一项所述的方法形成，包括将所述引出栅(DG)与所述控制栅(CG)接合以形成可靠型半导体器件。
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