JPS6066854A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPS6066854A
JPS6066854A JP58176825A JP17682583A JPS6066854A JP S6066854 A JPS6066854 A JP S6066854A JP 58176825 A JP58176825 A JP 58176825A JP 17682583 A JP17682583 A JP 17682583A JP S6066854 A JPS6066854 A JP S6066854A
Authority
JP
Japan
Prior art keywords
layer
platinum
channel
gate electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58176825A
Other languages
English (en)
Inventor
Tsuneo Takahashi
庸夫 高橋
Kazuyuki Saito
斎藤　和之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP58176825A priority Critical patent/JPS6066854A/ja
Publication of JPS6066854A publication Critical patent/JPS6066854A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、珪化白金をｐチャンネルゲート電極に用いる
ＣＭＯＳ半導体装置及びその製造方法並びに半導体装置
の電極として使用される珪化白金膜の薄膜制御法に関す
るものである。
〔発明の背景〕
ＣＭＯＳトランジスタにおいで、ｎチャンネルおよびｐ
チャンネルＭＯＳのしきい値電圧ＶｔｎおよびＶｔｐは
、 Ｖｔｎ＝φｍ−χ−Ｅｇ／２・ｑ＋ΨＢ＋√４・εｓ・
ｑ・ＮＡ・ΨＢ／Ｃｉ　（１）Ｖｔｐ＝φｍ−χ−Ｅｇ
／２・ｑ＋ΨＢ−√４・εｓ・ｑ・ＮＤ・ΨＢ／Ｃｉ　
（２）と表わせる。ここでφｍはゲート電極材料の仕事
関数、χは半導体の電子親和力、Ｅｇは半導体のバンド
ギャップエネルギー、ｑは電子の電荷、ΨＢは半導体の
フェルミレベルと真性フェルミレベルとの電位差、εｓ
は半導体の誘電率ＮＡは半導体のアクセプタ不純物濃度
、ＮＤは半導体のドナ不純物濃度、Ｃ１は単位面積あた
りのゲート絶縁物の容量である。半導体としてシリコン
を用いたＣＭＯＳ素子の場合、ｎチャンネルＭＯＳでゲ
ート電極にｎ型多結晶シリコンを用いるとφｍ＝χであ
るので、ＣＭＯＳ素子の微細化に伴って、ゲート絶縁物
の容置、Ｃｉが増加してもＮＡあるいはΨＢの値を適度
な範囲で調節することによって容易にしきい値電圧を０
．５Ｖ〜１．０Ｖ程度の値にできる。
しかし、ｐチャンネルＭＯＳにもゲート電極にｎ型多結
晶シリコンを用いると、（２）式から明らかなように、
各項がすべて負であるので、しきい値電圧を−１．０Ｖ
程度にするためにはＮＤをかなり小さな値にしなければ
ならなくなる。
ここで、ＣＭＯＳ素子を微細化するためには、駆動電圧
を低く押える必要があり、しきい値電圧の絶体値も１Ｖ
以下が望ましい。また、短チャンネル効果を抑えるため
にＮＤもある程度太きた値とする必要がある。
しかし、なから、従来のＣＭＯＳ半導体集積回路ではｐ
チャンネルとｎチャンネルのゲート電極を同一の材料の
層で構成されていたため、いずれかの素子のしきい値を
低下させることができなくなり、微細化が困雉となる欠
点を有していた。
また、従来の珪化白金膜の形成法では、シリコン上に白
金を堆積した後、熱処理を施し堆積した白金を全てシリ
コンと反応させ、珪化白金としていた。この方法では、
珪化白金の膜厚は、堆積する白金の膜厚を制御すること
によって制御されることになる。従って、形成する珪化
白金の膜厚を薄く制御するためには、白金の堆積薄膜を
薄く制御しなければならないが、薄く一様に白金の薄膜
を制御する技術は難しく再現性が悪い欠点があった。
〔発明の目的〕
本発明は、ｐチャンネル素子とｎチヤンネル素子とのゲ
ート電極材料として異なったものを用いて、いずれのチ
ャンネルの素子のしきい値を低下させて、ＣＭＯＳ半導
体装置の微細化を可能とさせるもので、さらにゲート電
極等に用いられる多結晶シリコン層上に珪化白金層を有
する２層構造の配線層の新しい製造法を提案するもので
ある。
〔発明の概要〕
上記目的を達成するため、本発明はＣＭＯＳ半導体装置
をｐチャンネルゲート電極として仕事関数の大きな珪化
白金層を用い、１チャンネルゲート電極として、多結晶
シリコン層のような珪化白金よりも仕事関数の小さな材
質でなる導電層を用いて構成するものであり、さらに、
シリコン層上に形成した白金層に酸素を添加することに
よって、珪化白金層の膜厚を容易に制御できるようにす
るものである。
以下に本発明の実施例を図面を用いて詳細に説明する。
〔発明の実施例〕
第１図は本発明の一実施例の断面図を示すもので、１は
基板のｎチャンネルＭＯＳ領域、２は基板のｎチャンネ
ルＭＯＳ領域を示す。３は珪化白金層、４はｎ型多結晶
シリコン層、５はゲート酸化膜、６はｐチャンネルＭＯ
Ｓのソース・ドレイン拡散層、７はｎチャンネルＭＯＳ
のソース・ドレイン拡散層である。本実施例においてｐ
チャンネルゲート電極の材料となっている珪化白金は、
前記（２）式に示したφｍが５．２〜５．７ｅＶでχ（
約４ｅＶ）と比べて大きいので、ＮＤおよびΨＢの調節
により容易にＶｔｐを０．５〜１．０Ｖ程度の値にする
ことが可能となり、両チャンネル素子のしきい値を１．
０Ｖ以下にすることができ、ＣＭＯＳ半導体装置の微細
化が実現できることになる。さらに本実施例においては
、ｎチャンネルのゲート電極の上にも珪化白金層が設け
られているので、微細化によってゲート電極配線が細く
なることによって生ずる配線抵抗が大きくなる問題を解
決している。
すなわち、珪化白金層は多結晶シリコン層よりも１桁な
いし２桁導電率が良いためである。これより、本実施例
は、高速動作をする素子としても適している。
なお、上記実施例においては、ｎチヤンネルゲート電極
として多結晶シリコン層上に珪化白金層が積層されてい
る構造の場合を示したが、多結晶シリコン層上の珪化白
金層は必ずしも必要でないことは明らかであろう。さら
に、ｎチャンネルゲート電極としては仕事関数の少さい
材質である通常のｎチャンネルＭＯＳのゲート電極とし
て用いられているＡｌ層やＭｏ層等を用いても良いこと
は易論である。
第２図は上記した本発明の一実施例を製造するだめの、
珪化白金層を製造する従来より知らｈている方法を示す
図である。シリコン基板１上に白金層８を堆積し（ａ図
）、これを熱処理することによって堆積した白金膜８が
全部反応し、珪化白金膜３が形成される（ｂ図）。この
時、白金はシリコン基板に対して、白金層薄膜の１．１
〜１．２倍の深さまで反応して、珪化白金層３は略々も
との白金膜８の薄膜の２倍の膜厚を有するようになる。
この方法を用いて、ゲート絶縁膜上に多結晶シリコン層
を形成し、この上に白金層を形成し、ｐチャンネルゲー
ト電極領域には多結晶シリコン層と白金層の２層構造か
らなるパターンを形成し、ｎチャンネルゲート電極領域
には多結晶シリコン層の一層からなるパターンを形成し
、熱処理すれば、ｐチャンネルゲート電極が珪化白金層
からなり、ｎチャンネルゲート電極が多結晶シリコン層
からなるＣＭＯＳ半導体装置が製造できる。しかし、上
記した珪化白金層の製造方法では、堆積した白金が全部
珪化白金となるので、珪化白金膜の厚さを薄く制御しよ
うとする場合には、堆積する白金膜厚を薄く制御しなけ
ればいけない欠点があるため、第１図に示したｎチャン
ネルゲート電極構造のように多結晶シリコン層上に珪化
白金層が積層された構造のものを製造するのは困難であ
る。
第３図は本発明者らが新らたに提案する白金層の一部だ
けが珪化白金層に変化し、珪化白金層を白金層の膜厚に
関係なく形成する方法を説明する図である。シリコン基
板ｌ上に酸素を添加した白金層９を積層し（ａ図）、熱
処理するとシリコンと白金層の一部が反応して珪化白金
層３が形成されるが、この時、白金中に添加されていた
酸素は珪化白金層３の上層に集まって酸素を多量に含む
層１０が未反応の白金層１１との間に形成され、珪化白
金形成反応は白金層の全てで行われず、途中で止る（ｂ
図）。
この方法を用いると、堆積した白金への酸素の添加量に
応じて、珪化白金形成反応の際に酸素を多く含む層１０
が形成され、これが形成された段階で珪化白金形成反応
が止まってしまうので、白金の堆積膜厚に依存せずに、
白金中への酸素の添加量によって、形成される珪化白金
膜厚を制御できる。すなわち、白金中の酸素量が多いほ
ど形成される珪化白金膜厚が薄くなり、酸素量が少いほ
と厚くなる。
白金中への酸素の添加量の制御方法としては、白金堆積
の際の酸素分圧とシリコン基板の温度を制御する方法が
ある。同一の酸素分圧の下では、白金堆積時のシリコン
基板温度が高いほど白金中への酸素の添加量が多くなる
。第４図および第５図は、酸素分圧１×１０−９ｔｏｒ
ｒの真空中でそれぞれ４００℃および２５０℃にシリコ
ン基板を加熱した状態で白金を１２００Å堆積さぜ、そ
の後４００℃の窒素ガス中で３０分の熱処理を施した試
料についてそれぞれ深さ方向の白金（Ｐｔ）、シリコン
（Ｓｉ）、酸素（Ｏ）の分布を示したものである。
この分布は試料表面をアルゴンイオンスパッタで削りな
がらオージェ電子分光の信号強度を測定したものであり
、スパッタの時間が試料深さ方向の位置を示している。
第４図および第５図では、表面に未反反応の白金が残っ
ており、形成された珪化白金（この場合はＰｔＳｉ）と
未反応白金の間に酸素を多量に含む層が形成されている
。また、白金堆積後の熱処理時間を長くしてもあるいは
熱処理温度を高くしても、珪化白金形成反応は第４図お
よび第５図の状態で止まっている。また、第４図と第５
図の比較より、白金堆積の際のシリコン基板温度が高い
第４図の方が形成される珪化白金膜厚が薄くなっている
。これは白金中への酸素の添加量が多いためである。同
様に白金堆積の際の酸素分圧を高くすることによっても
白金中への酸素の添加量を高くできる。この他に、白金
を堆積した後に、白金に酸素をイオン注入することによ
っても、白金中の酸素の量を制御することができる。
なお、第３図（ｂ）に示しだ未反応の白金層１１は王水
に浸すことによって除去でき、酸素を多く含む層ｌθは
緩衝沸酸溶液に浸すことによって除去できるので薄層の
珪化白金層及び多結晶シリコン層のみを選択的に残すこ
とができる。この方法を用いれば、第１図に示した本発
明の一実施例の半導体装置を容易に製造できることにな
る。
第６図は第１図に示した本発明の一実施例の半導体装置
の製造方法を示す図で、シリコン基１、２の主表面上の
ゲート絶縁膜５上に多結晶シリコン層４を形成し、その
上に白金層８を形成し、ｐチャンネルゲート電極領域及
びｎチャンネルゲート電極領域に前記多結晶シリコン層
４及び白金層８からなる２層の電極パターンを通常の方
法で形成し（ａ図）、ａチヤンネル領域２のゲート電極
の白金層にのみ酸素を選択的にイオン注入して、酸素を
添加した白金層９を形成する（ｂ図）。酸素を選択的に
イオン注入する方法の一例を示すならば、ａチヤンネル
のゲート電極領域以外の部分を、低温で形成でき且つ酸
素のイオン注入に耐え得る材料（たとえばＭｏ、あるい
はプラズマＣＶＤ法等で形成したＳｉＯ２膜、Ｓｉ２Ｎ
４膜等）でマスクしておくことで可能である。次にシリ
コンと白金が反応する熱処理を行って、酸素を添加しな
いｐチャンネルゲート電極では白金が全部反応し珪化白
金ゲートとさせ、酸素を添加したｎチヤンネルゲート電
極の白金は、酸素の添加片に応じて多結晶シリコノと反
応し、反応が途中で止まって、多結晶シリコンと珪化白
金の２層構造を形成させる（ｃ図）。未反応の白金１１
と酸素を多く含む層１０を例えば前記した方法で除去す
れば、第６図（ｄ）のような構造が得られる。
上記以後の工程としては通常のＣＭＯＳ半導体装置を製
造する方法を用いれば第１図に示した半導体装置が得ら
れる。
以上はｎチャンネルゲート電極が多結晶シリコン層と珪
化白金層の２層構造からなるＣＭＯＳ半導体装置及びそ
の製造方法について説明したが、第３図に示した製造方
法は、ＣＭＯＳ半導体装置のａチャンネルゲート電極の
製造方法に限定されるものではなく、通常のＭＯＳのｎ
チャンネルゲート電極等配線の製造方法にも適用でき、
配線抵抗の少さな半導体装置が得られることになる。
以上説明したように、ｎチャンネルＭＯＳ素子とｎチャ
ンネルＭＯＳ素子を有する半導体装置において、ｐチャ
ンネルＭＯＳ素子のゲート電線に珪化白金を用いること
により、しきい値制御を容易にしＣＭＯＳ半導体装置の
微細化が可能となる。さらにｎチヤンネルＭＯＳ素子の
多結晶シリコンゲート電極の上部を珪化白金とすれば、
多結晶シリコンゲート配線の低抵抗化できるという利点
がある。
また、白金中へ酸素を添加することによって、珪化白金
形成反応を途中で止めることができるので、白金中への
酸素の添加量を制御することによって、形成される珪化
白金膜厚を、白金の膜厚によらずに薄く制御できるので
多結晶シリコン層上に珪化白金層を積層した半導体装置
を容易に製造できるという利点をもつ。さらに、前述の
ｐチャンネルＭＯＳ素子のゲート電極を珪化白金とし、
ｎチャンネルＭＯＳ素子のゲート電極を上部のみ珪化白
金とした多結晶シリコンとした構造を有する半導体装置
を製造するにもｎチャンネル側ゲート電極として酸素を
添力した白金層を多結晶シリコン層上に設けることによ
って、ｎチヤンネルのゲート電極とｐチャンネルの珪化
白金層からなるｐチャンネルのゲート電極とを同時に製
造できるので、工程を簡単化できるという利点がある。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す断面図、第２図は、
本発明の実施例を製造するために用いる珪化白金層の製
造方法を示す図、第３図は、本発明者らが提案する珪化
白金層を製造する方法を説明する図、第４図は、シリコ
ン基板温度を４００℃として白金を堆積し、その後、熱
処理を施した試料について、白金（Ｐｔ）、シリコン（
Ｓｉ）、酸素（Ｏ）の深さ方向の分布を示した図、第５
図は、白金堆積中の基板温度を２５０℃とした場合につ
いて示した図、第６図は、同一基板上のｐチャンネルＭ
ＯＳ素子のゲート電極を珪化白金とし、ｎチャンネルＭ
ＯＳ素子のゲート電極を上部を珪化白金とした多結晶シ
リコンとする構造を有する半導体装置の製造方法を示す
図である。 １…基板のｐチャンネルＭＯＳ領域、２…基板のｎチャ
ンネルＭＯＳ領域、３…珪化白金層、４…ｎ型多結晶シ
リコン層、５…ゲート絶縁膜、６…ｐチャンネルＭＯＳ
のソース・ドレイン領域、７…ｎチャンネルＭＯＳのソ
ース・ドレイン領域、８…白金膜、９…酸素を添加した
白金膜、１０…酸素を多量に含む層、１１…未反応の白
金層。 指定代理人 １図 第２図 第３Ｅｌ ρ５／θノロ２θ乃３゜ ヌハ０，７時用（分り ８４図 ρ６／θ／３ンθ′７５３θ ヌ１＼０ソ７日ガ間（分９ 第６メ１

Claims (1)

  1. 【特許請求の範囲】 １、同一基板上にｐチャンネルＭＯＳ素子とｎチャンネ
    ルＭＯＳ素子とを有する半導体装置において、ｐチャン
    ネルＭＯＳ素子のゲート電極が珪化白金層でなり、ｎチ
    ャンネルＭＯＳ素子のゲート電極が珪化白金よりも仕事
    関数の小さい材質の導電層でなることを特徴とする半導
    体装置。 ２．ｎチャンネルＭＯＳ素子のゲート電極が多結晶シリ
    コン層上に珪化白金層が積層された層でなることを特徴
    とする特許請求の範囲第１項記載の半導体装置，。 ８、同一基板上にｐチャンネルＭＯ８素子とｎチャンネ
    ルＭＯＳ素子とを有する半導体装置の製造方法において
    、ゲート絶縁膜上に形成された多結晶シリコン層上に白
    金層を形成する第１の工程と、ｐチャンネルゲート電極
    となる領域に前記白金層を残し、他の領域の白金層を除
    去して、ｐチャンネル電極用白金層を形成する第２の工
    程と、前記ｐチャンネル電極用白金層領域下の前記多結
    晶シリコン層を略々前記ｐチャンネル電極用白金層の形
    状に等しくパターン形成する第３の工程と、以後白金と
    多結晶シリコンとを反応させる熱処理を行う第４の工程
    とを順次行うことを特徴とする半導体装置の製造方法。 ４、同一基板上にｐチャンネルＭＯＳ素子とｎチャンネ
    ルＭＯＳ素子とを有する半導体装置の製造方法において
    、ゲート絶縁膜上に形成された多結晶シリコン層上に白
    金層を形成する第１の工程と．ｐチャネルゲート電極領
    域にはｐチャンネル電極用白金層を、ｎチャンネルゲー
    ト電極領域には選択的に酸素を添加したｎチャンネル電
    極用酸素添加白金層をそれぞれ形成する第２の工程と、
    白金と多結晶シリコンとを反応させる熱処理をする第３
    の工程とを順次性行いｐチャンネルゲート電極として珪
    化白金層をｎチャンネルゲート電極として多結晶シリコ
    ン層上に珪化白金層が積層された層をそれぞれ形成する
    ことを特徴とする半導体装置の製造方法。 ５、ノリコン層上に珪化白金層が形成された構造を有す
    る半導体装置の製造方法において、シリコン層上に酸素
    を添加した白金層を形成し、その後ノリコンと白金を反
    応させる熱処理する工程とを行い、珪化白金層の膜厚を
    制御することを特徴とする半導体装置の製造方法。
JP58176825A 1983-09-24 1983-09-24 半導体装置およびその製造方法 Pending JPS6066854A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58176825A JPS6066854A (ja) 1983-09-24 1983-09-24 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58176825A JPS6066854A (ja) 1983-09-24 1983-09-24 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPS6066854A true JPS6066854A (ja) 1985-04-17

Family

ID=16020496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58176825A Pending JPS6066854A (ja) 1983-09-24 1983-09-24 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPS6066854A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6269664A (ja) * 1985-09-24 1987-03-30 Toshiba Corp 相補ｍｏｓ型半導体装置
JP2005228761A (ja) * 2004-02-10 2005-08-25 Rohm Co Ltd 半導体装置及びその製造方法
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
US7528450B2 (en) 2004-03-12 2009-05-05 Kabushiki Kaisha Toshiba Semiconductor device having NMOSFET and PMOSFET and manufacturing method therefor
JP2010161400A (ja) * 2010-03-11 2010-07-22 Rohm Co Ltd 半導体装置とその製造方法
US11958627B2 (en) 2019-02-15 2024-04-16 Mbda Uk Limited Operating a munitions system

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6269664A (ja) * 1985-09-24 1987-03-30 Toshiba Corp 相補ｍｏｓ型半導体装置
JPH0351313B2 (ja) * 1985-09-24 1991-08-06 Tokyo Shibaura Electric Co
JP2005228761A (ja) * 2004-02-10 2005-08-25 Rohm Co Ltd 半導体装置及びその製造方法
US7528450B2 (en) 2004-03-12 2009-05-05 Kabushiki Kaisha Toshiba Semiconductor device having NMOSFET and PMOSFET and manufacturing method therefor
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2010161400A (ja) * 2010-03-11 2010-07-22 Rohm Co Ltd 半導体装置とその製造方法
US11958627B2 (en) 2019-02-15 2024-04-16 Mbda Uk Limited Operating a munitions system

Similar Documents

Publication Publication Date Title
US20030137017A1 (en) Semiconductor integrated circuit device and method of manufacturing thereof
JPH08255846A (ja) 半導体装置及びその製造方法
JP3415496B2 (ja) 半導体装置及びその製造方法
JPS6066854A (ja) 半導体装置およびその製造方法
JPS60160169A (ja) Ｍｏｓトランジスタおよびその製造方法
JPH09237841A (ja) 半導体装置及びその製造方法
JPH03227516A (ja) 半導体装置の製造方法
JP3282417B2 (ja) 半導体装置とその製法
JPH08293598A (ja) 半導体装置とその製造方法
JPH0923013A (ja) 半導体素子及びその製造方法
JPH039572A (ja) 半導体装置の製造方法
JPH0612826B2 (ja) 薄膜トランジスタの製造方法
JP2838315B2 (ja) 半導体装置及びその製造方法
JP3038857B2 (ja) 半導体装置の製造方法
JPH05121744A (ja) Ｓｏｉ型半導体装置とその製造方法
JPH06196689A (ja) 絶縁ゲート電界効果半導体装置およびその製造方法
JPS60133755A (ja) 半導体装置の製造方法
JPS63131575A (ja) Ｍｏｓトランジスタおよびその製造方法
JPH061775B2 (ja) 半導体装置の製造方法
JPS59136973A (ja) 半導体装置
JPS607181A (ja) 半導体装置の製造方法
JPH0453272A (ja) 半導体装置
JPH06314782A (ja) 半導体装置の製造方法
JPS60107856A (ja) Ｃｍｏｓｉｃの製造方法
JPS5935186B2 (ja) Ｍｏｓ型半導体装置の製造方法