JPS63153861A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63153861A JPS63153861A JP29986586A JP29986586A JPS63153861A JP S63153861 A JPS63153861 A JP S63153861A JP 29986586 A JP29986586 A JP 29986586A JP 29986586 A JP29986586 A JP 29986586A JP S63153861 A JPS63153861 A JP S63153861A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は絶縁ゲート型電界・効果トランジスタに関する
。
。
（従来の技術）
周知の如く、従来のように半導体中に形成する素子を微
細化していくと、素子の信頼上様々の間粒が発生してく
る。例えば、微細のＭＯ８素子を動作させると、ソース
側より流れ始めにキャリアがドレーンｍＥによる電界に
加速されなからドレーン領域に流れ込んでいく。この時
、半導体のバンドギャップよりも高いエネルギーにまで
加速された電子が電子、正孔対を発生させるが、これら
の高いエネルギーを持ったキャリアがゲート酸化膜中に
注入されると、ゲートの劣化が始まる。
細化していくと、素子の信頼上様々の間粒が発生してく
る。例えば、微細のＭＯ８素子を動作させると、ソース
側より流れ始めにキャリアがドレーンｍＥによる電界に
加速されなからドレーン領域に流れ込んでいく。この時
、半導体のバンドギャップよりも高いエネルギーにまで
加速された電子が電子、正孔対を発生させるが、これら
の高いエネルギーを持ったキャリアがゲート酸化膜中に
注入されると、ゲートの劣化が始まる。
長時間、この状態が続くと、ゲートのしきい値電圧の変
動を招くなどの影響が出てくる。
動を招くなどの影響が出てくる。
これらの高いエネルギーを持つ熱いキャリアの悪影響を
防ぐ方法としてＬＤＤやＤＧＤなどの構造が考えられて
いる。これらの構造を用いると、ト°レーン近傍での電
界が弱くなり、飽和状態でのエネルギーがやや小さくな
り、トランジスタの劣化をかなりおさえることができる
。しかし、素子のチャネル長が短くなってくると、電界
強度もさらに大きくなり、素子のチャネル長が０．５μ
ｍ程度になってくると、これらの構造でも前記した高エ
ネルギーをもつキャリアがゲート酸化膜中に注入される
ことにより生じるゲートの劣化をおさえることが、極め
て困難になってくる。
防ぐ方法としてＬＤＤやＤＧＤなどの構造が考えられて
いる。これらの構造を用いると、ト°レーン近傍での電
界が弱くなり、飽和状態でのエネルギーがやや小さくな
り、トランジスタの劣化をかなりおさえることができる
。しかし、素子のチャネル長が短くなってくると、電界
強度もさらに大きくなり、素子のチャネル長が０．５μ
ｍ程度になってくると、これらの構造でも前記した高エ
ネルギーをもつキャリアがゲート酸化膜中に注入される
ことにより生じるゲートの劣化をおさえることが、極め
て困難になってくる。
（発明が解決しようとする問題点）
本発明は、前記へ１０８素子の微細化に伴ない、ホット
キャリアによるゲートの劣化が著しくなう、 てくると
いう問題を解決し、信頼性の高いＭＯ８素子を提供する
ことを目的としている。
キャリアによるゲートの劣化が著しくなう、 てくると
いう問題を解決し、信頼性の高いＭＯ８素子を提供する
ことを目的としている。
（問題点を解決させるための手段）
上記目的を達成するために本発明においては、ＭＯ８素
子の構造を改良し、半導体基板表面に曲率を持った開口
部を形成し、その中心部と周辺部に拡ｗＩｉ層を形成し
て、前記中心部と周辺部の中間の曲面にゲートを設け、
チャネル部が曲率を持っていることを特徴とする半導体
装置を提供する。
子の構造を改良し、半導体基板表面に曲率を持った開口
部を形成し、その中心部と周辺部に拡ｗＩｉ層を形成し
て、前記中心部と周辺部の中間の曲面にゲートを設け、
チャネル部が曲率を持っていることを特徴とする半導体
装置を提供する。
（作用）
本発明の作用を図面を用いて説明する。すなわち、第１
図に示すように本発明による半導体装置は、ゲートのａ
〔の下のゲート絶縁膜αυと半導体基板ＣＬ２との界面
は下に向かって凸となる曲率を持つようにしているので
、開口部の中心部に形成された拡散層をソース（１３と
した場合、ソースより走り出したキャリアα４は、前記
開口部の周辺部に形成され・た拡散層のドレーン（１９
に印加される電圧によって加速されるに従い、自由行程
においては、開口部の曲面に形成されたゲート酸化膜（
１１）からしだいに離れてドレーン領域霞に到達するた
め、ドレーン領域（ｔ！９に近づいたところでは、イン
パクトイオン化を起こしても、ゲート酸化膜ａυに注入
されるキャリアは低減し、ゲートの劣化の少ない素子に
することが可能となる。
図に示すように本発明による半導体装置は、ゲートのａ
〔の下のゲート絶縁膜αυと半導体基板ＣＬ２との界面
は下に向かって凸となる曲率を持つようにしているので
、開口部の中心部に形成された拡散層をソース（１３と
した場合、ソースより走り出したキャリアα４は、前記
開口部の周辺部に形成され・た拡散層のドレーン（１９
に印加される電圧によって加速されるに従い、自由行程
においては、開口部の曲面に形成されたゲート酸化膜（
１１）からしだいに離れてドレーン領域霞に到達するた
め、ドレーン領域（ｔ！９に近づいたところでは、イン
パクトイオン化を起こしても、ゲート酸化膜ａυに注入
されるキャリアは低減し、ゲートの劣化の少ない素子に
することが可能となる。
（実施例）
以下、本発明の詳細について図面を用いながら説明する
。第２図（ａ）〜（ｄ）は本発明にょる一実施例を説明
するための工程断面図である。まず、第２図（ａ）に示
すように、公知のエツチング技術たとえばケミカルドラ
イエツチングによりＰ型シリコン基板翰に、直径２μｍ
の曲率を持った開口部（２１）を形成する。次いで、第
２図（ｂ）に示すようにゲート酸化膜＠を形成した後、
ざロン（図示せず）をチャネルイオン注入（２Ｘ ＩＱ
” ｃｍ”’！ ）する。
。第２図（ａ）〜（ｄ）は本発明にょる一実施例を説明
するための工程断面図である。まず、第２図（ａ）に示
すように、公知のエツチング技術たとえばケミカルドラ
イエツチングによりＰ型シリコン基板翰に、直径２μｍ
の曲率を持った開口部（２１）を形成する。次いで、第
２図（ｂ）に示すようにゲート酸化膜＠を形成した後、
ざロン（図示せず）をチャネルイオン注入（２Ｘ ＩＱ
” ｃｍ”’！ ）する。
続いて、ゲート電極となる多結晶シリコン膜１２３を堆
積した後、前記ゲート酸化膜四及び多結晶シリコン膜＠
を外径２．０μｍ１内径１．６μｍのリング状のゲート
となる部分を残して除去する。次いで第２図（Ｃ）に示
すように、ソース、ドレーンとなる領域すなわち、前記
開口部Ｑυの中心部および周辺部に基板と逆導電型のイ
オン＠を注入し、第２図（ｄ）に示すように拡散層（至
）を形成する。図示はしないが、その後、少なくともｌ
ＩＪ記開口開口部１）及び基板表面を絶縁膜で被覆し、
ソース、ドレイン及び・ゲートのそれぞれに接続される
１１！極を形成し、ＭＯ８素子が形成される。このよう
にして形成されたＭＯ８ｇ子であれば、中心部分の拡散
層をソースとし、周辺部分の拡散層をドレーンとし、こ
の素子を動作させると、ソースより流れ出したキャリア
は開口部Ｑυに形成されたゲート（２ｚの下部の曲面部
を通り、ドレーン部分に流れ込む。ここで、キャリアは
ドレーン部分王によって加速されるに従って界面より離
れ、より深い部分を流れるため、熱いキャリアが界面よ
り上の酸化膜のに注入される確率は低減する。
積した後、前記ゲート酸化膜四及び多結晶シリコン膜＠
を外径２．０μｍ１内径１．６μｍのリング状のゲート
となる部分を残して除去する。次いで第２図（Ｃ）に示
すように、ソース、ドレーンとなる領域すなわち、前記
開口部Ｑυの中心部および周辺部に基板と逆導電型のイ
オン＠を注入し、第２図（ｄ）に示すように拡散層（至
）を形成する。図示はしないが、その後、少なくともｌ
ＩＪ記開口開口部１）及び基板表面を絶縁膜で被覆し、
ソース、ドレイン及び・ゲートのそれぞれに接続される
１１！極を形成し、ＭＯ８素子が形成される。このよう
にして形成されたＭＯ８ｇ子であれば、中心部分の拡散
層をソースとし、周辺部分の拡散層をドレーンとし、こ
の素子を動作させると、ソースより流れ出したキャリア
は開口部Ｑυに形成されたゲート（２ｚの下部の曲面部
を通り、ドレーン部分に流れ込む。ここで、キャリアは
ドレーン部分王によって加速されるに従って界面より離
れ、より深い部分を流れるため、熱いキャリアが界面よ
り上の酸化膜のに注入される確率は低減する。
また、この実施例では、開口部Ｃυの中心部分をソース
とし、周辺部分をドレーンとしたが、ソースとドレイン
は、その逆であっても同様の効果を得ることができる。
とし、周辺部分をドレーンとしたが、ソースとドレイン
は、その逆であっても同様の効果を得ることができる。
以上述べたように、本発明によれば、ＭＯ８素子におい
て、熱くなったキャリアがゲート酸化膜中に注入されに
くくでき、よって信頼性の高い素子の動作を図ることが
できる。
て、熱くなったキャリアがゲート酸化膜中に注入されに
くくでき、よって信頼性の高い素子の動作を図ることが
できる。
＠１図は本発明の詳細な説明するための断面図、第２図
は本発明の一実施例を示す製造工程断面図である。 １０．２３・・・ゲート電極、 １１．２２・・・ゲート絶縁膜、 １２．２０・・・基板、 １３．１５．２５・・・拡散層、 １４・・・キャリア。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男
は本発明の一実施例を示す製造工程断面図である。 １０．２３・・・ゲート電極、 １１．２２・・・ゲート絶縁膜、 １２．２０・・・基板、 １３．１５．２５・・・拡散層、 １４・・・キャリア。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男
Claims (1)
- 半導体表面に開口された曲面状の凹部分において、この
中心部と周辺部に拡散層を持ち、前記中心部と拡散部の
中間の曲面部分をゲートすることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299865A JPH0831604B2 (ja) | 1986-12-18 | 1986-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299865A JPH0831604B2 (ja) | 1986-12-18 | 1986-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153861A true JPS63153861A (ja) | 1988-06-27 |
| JPH0831604B2 JPH0831604B2 (ja) | 1996-03-27 |
Family
ID=17877888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299865A Expired - Lifetime JPH0831604B2 (ja) | 1986-12-18 | 1986-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831604B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449418A2 (en) * | 1990-02-26 | 1991-10-02 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a curved channel and method of fabrication |
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284964A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型電界効果トランジスタ及びその製法 |
| JPS61285752A (ja) * | 1985-06-12 | 1986-12-16 | Sanyo Electric Co Ltd | 半導体記憶装置 |
-
1986
- 1986-12-18 JP JP61299865A patent/JPH0831604B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284964A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型電界効果トランジスタ及びその製法 |
| JPS61285752A (ja) * | 1985-06-12 | 1986-12-16 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449418A2 (en) * | 1990-02-26 | 1991-10-02 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a curved channel and method of fabrication |
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831604B2 (ja) | 1996-03-27 |
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