JPS59151469A - 保護回路素子 - Google Patents
保護回路素子Info
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- JPS59151469A JPS59151469A JP58025706A JP2570683A JPS59151469A JP S59151469 A JPS59151469 A JP S59151469A JP 58025706 A JP58025706 A JP 58025706A JP 2570683 A JP2570683 A JP 2570683A JP S59151469 A JPS59151469 A JP S59151469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体集積回路装置に形成される保護回路素子
、特に高耐圧の新しいＭＯＳＦＥＴによシ良く適合する
保護回路素子の構造に関する。
、特に高耐圧の新しいＭＯＳＦＥＴによシ良く適合する
保護回路素子の構造に関する。
伽）′技術の背景
□半導体集積回路装置（以下ＩＣと略称する）において
は、高集積密度化・大規模化などの目的達成のために、
これに用いる例えばＭＩＳ型素子の接合耐圧についての
余裕が切シつめられて、これらの素子を異常高電圧から
保護する保護回路素子がますます重要どなっている。
は、高集積密度化・大規模化などの目的達成のために、
これに用いる例えばＭＩＳ型素子の接合耐圧についての
余裕が切シつめられて、これらの素子を異常高電圧から
保護する保護回路素子がますます重要どなっている。
ＩＣの回路の多くは電源電圧を５〔ｖ〕程度としている
。しかしながら例えば螢光表示管などを駆動するＩＣで
は、ＭＩＳ型素子などは４０乃至５０（Ｖ）程゛度の高
電圧における動作が必要となシ、これに適する動作電圧
をもつ保護回路素子が要求されるが、高動作電圧の保護
回路素子には通常の低動作電圧の保護回路素子とは異な
り、動作電圧を高くする手段が必要とされる。
。しかしながら例えば螢光表示管などを駆動するＩＣで
は、ＭＩＳ型素子などは４０乃至５０（Ｖ）程゛度の高
電圧における動作が必要となシ、これに適する動作電圧
をもつ保護回路素子が要求されるが、高動作電圧の保護
回路素子には通常の低動作電圧の保護回路素子とは異な
り、動作電圧を高くする手段が必要とされる。
（ｃ） 従来技術と問題点
高電圧動作化に適する構造を有するものとして、従来ラ
テラル構造の保護回路素子が知られている。
テラル構造の保護回路素子が知られている。
ラテラル構造の保護回路素子を適用したＰ−チャネルオ
ー”プントレイン高耐圧出力回路は第１図に示す回路図
となシ、出力端子Ｖｏに保護回路素 。
ー”プントレイン高耐圧出力回路は第１図に示す回路図
となシ、出力端子Ｖｏに保護回路素 。
子Ｔ１のドレインが接続され、ソースとゲートト基板と
は基準電位（例えば電源電圧ＶＤ）に接続さ □れて
おシ、出力端子Ｖｏに異常高電圧が印加されると、保護
回路素子Ｔ、はラテラルトランジスタ特性を示し、出力
端子は基準電位側と短絡して、出力トランジスタＴｔの
ドレイン側に高′亀圧が印加しない様に保護している。
は基準電位（例えば電源電圧ＶＤ）に接続さ □れて
おシ、出力端子Ｖｏに異常高電圧が印加されると、保護
回路素子Ｔ、はラテラルトランジスタ特性を示し、出力
端子は基準電位側と短絡して、出力トランジスタＴｔの
ドレイン側に高′亀圧が印加しない様に保護している。
第２図はこの様な保護回路素子Ｔ１の断面構造を例示し
ておシ、Ｎ型半導体基体１上にＮ＋型チャネル・カット
領域２を介して厚いフィールド酸化膜３を形成し、両側
の活性領域にＰ＋型ドレイン領域４、Ｐ 型ソ ス領域
５がそれぞれ設けられる。そしてこの様な構造とした保
護回路素子に出力端子から負の異常高電圧が印加される
と、ドレイン領域４とチャンネル・カット領域２との間
のＰＮ接合がブレークダウンを起し、基体１の電位が下
がる。そこで基体１と基準電位レベルのソース領域５と
が順方向となり、ソース領域５から基体１へ電流が流れ
ると同時に該ラテラルトランジスタが作動し、ソース領
域５からドレイン領域４へと電流が流れ込み保腹素子と
しての役目をはだすことになる。
ておシ、Ｎ型半導体基体１上にＮ＋型チャネル・カット
領域２を介して厚いフィールド酸化膜３を形成し、両側
の活性領域にＰ＋型ドレイン領域４、Ｐ 型ソ ス領域
５がそれぞれ設けられる。そしてこの様な構造とした保
護回路素子に出力端子から負の異常高電圧が印加される
と、ドレイン領域４とチャンネル・カット領域２との間
のＰＮ接合がブレークダウンを起し、基体１の電位が下
がる。そこで基体１と基準電位レベルのソース領域５と
が順方向となり、ソース領域５から基体１へ電流が流れ
ると同時に該ラテラルトランジスタが作動し、ソース領
域５からドレイン領域４へと電流が流れ込み保腹素子と
しての役目をはだすことになる。
このようにラテラル型（横型）構造の保護回路素子はラ
テラル・トランジスタ特性を利用したものであシ、出力
端子Ｖｏ側のドレイン領域４がチャンネル・カット領域
２と接触している部分７でのブレークダウン電圧が、保
障できる耐圧を決めている。一方チヤンネル・力、ット
領域は本来ＩＣＣ全全体寄生トランジスタ動作を抑止す
ること氷主目的であるから、余シ低濃度にはできない。
テラル・トランジスタ特性を利用したものであシ、出力
端子Ｖｏ側のドレイン領域４がチャンネル・カット領域
２と接触している部分７でのブレークダウン電圧が、保
障できる耐圧を決めている。一方チヤンネル・力、ット
領域は本来ＩＣＣ全全体寄生トランジスタ動作を抑止す
ること氷主目的であるから、余シ低濃度にはできない。
従ってこの様な構造のままでは２０乃至３０［Ｖ］以下
程度で作動し、高耐圧素子の保画素子としてソース電極
を示している。
程度で作動し、高耐圧素子の保画素子としてソース電極
を示している。
ラテラル構造の保護回路素子の動作電圧を前記３−
の値より高電圧とすることができる構造を、本発明者は
先に特願昭５６−１３．６６６３号によ）提供、してい
る。
先に特願昭５６−１３．６６６３号によ）提供、してい
る。
該発明によれば、例えば第３図に示すような断面構造の
保護回路素子が提供されする０即ち、該保護回路素子は
Ｎ型半導体（シリコン）基体１１０表面に、その活性化
領域面を画定表出するフィールド酸化膜１２が設けられ
ておシ、該フィールド酸化膜１２によってへだてられた
一方の活性化領域に、周囲がＰ−型低濃度オフセット１
３．で囲まれたＰ１高濃度ドレイン領域１４が、他方の
活性領域にＰ＋型高濃度ソース領域１５が形成されてい
る。又前記フィールド酸化膜１２下部の基板表層部には
前記オフセット領域１３及びソ、−ス領域１５の両方に
接する炉型高濃度チャネル・カット、領域ＩＱが設けら
れている。更にＰＳＧ等の絶縁膜１７、ドレイン電極１
８、ソース電極１！、及びドレイン領舅−ソース領域間
のフィールド酸化膜１２の上部に。
保護回路素子が提供されする０即ち、該保護回路素子は
Ｎ型半導体（シリコン）基体１１０表面に、その活性化
領域面を画定表出するフィールド酸化膜１２が設けられ
ておシ、該フィールド酸化膜１２によってへだてられた
一方の活性化領域に、周囲がＰ−型低濃度オフセット１
３．で囲まれたＰ１高濃度ドレイン領域１４が、他方の
活性領域にＰ＋型高濃度ソース領域１５が形成されてい
る。又前記フィールド酸化膜１２下部の基板表層部には
前記オフセット領域１３及びソ、−ス領域１５の両方に
接する炉型高濃度チャネル・カット、領域ＩＱが設けら
れている。更にＰＳＧ等の絶縁膜１７、ドレイン電極１
８、ソース電極１！、及びドレイン領舅−ソース領域間
のフィールド酸化膜１２の上部に。
位置するゲート電極２０が形成され、前記ドレイン電極
１８が入力端子２１に、ソース電櫨１９及４− びゲート電極２０が基準電位端子２２に接続されてなっ
ている。そして該構造を有する保護回路素子に於ては、
入力端子を介して異常電圧がドレイン領域に加わっても
ＰＮ接合部２３に於けるデブレッシ冒ン層が低不純物濃
度のＰ−型オフセット領域１３内に広く拡がるために、
該保護素子のブレークタウン電圧をオフセット領域とチ
ャンネル・カット領域の比抵抗で決定される値まで高め
るととができる。
１８が入力端子２１に、ソース電櫨１９及４− びゲート電極２０が基準電位端子２２に接続されてなっ
ている。そして該構造を有する保護回路素子に於ては、
入力端子を介して異常電圧がドレイン領域に加わっても
ＰＮ接合部２３に於けるデブレッシ冒ン層が低不純物濃
度のＰ−型オフセット領域１３内に広く拡がるために、
該保護素子のブレークタウン電圧をオフセット領域とチ
ャンネル・カット領域の比抵抗で決定される値まで高め
るととができる。
以上説明した構造を有する保護回路素子は、高耐圧用と
して従来多く用いられているオフセットゲート構造のＭ
ＯＳＦＥＴと同一基板上に同時に形成するのに適してお
り、良好な結果が得られている。
して従来多く用いられているオフセットゲート構造のＭ
ＯＳＦＥＴと同一基板上に同時に形成するのに適してお
り、良好な結果が得られている。
しかしながら本発明者は高耐圧用ＭＯ８ＦＥＴの特性改
善のために後にその詳細を例示する如く、オフセット領
域をそのドレイン領域と同一の活性領域に設けず、ドレ
イン領域とゲート領域との間に設けられたフィールド酸
化膜の下部に配役するｍ浩のＭＯ！Ｑ Ｔｔ’Ｗ！中か
１ｍｌイｌ−１この構造のＭＯＳ ＦＥＴにおいては、
ドレイン領域への高濃度の不純物の選択的導入に際して
オフセット領域にマスクを設ける必要がない。従って前
記保護回路素子をこの新しい構造のＭＯＳ ＦＥＴと同
−ＩＣに搭載するならば、保護回路素子のみについて前
記マスクを用いる結果となシ、新しい構造のＭＯＳ Ｆ
ＥＴにより良く適合する保護回路素子が要望される。
善のために後にその詳細を例示する如く、オフセット領
域をそのドレイン領域と同一の活性領域に設けず、ドレ
イン領域とゲート領域との間に設けられたフィールド酸
化膜の下部に配役するｍ浩のＭＯ！Ｑ Ｔｔ’Ｗ！中か
１ｍｌイｌ−１この構造のＭＯＳ ＦＥＴにおいては、
ドレイン領域への高濃度の不純物の選択的導入に際して
オフセット領域にマスクを設ける必要がない。従って前
記保護回路素子をこの新しい構造のＭＯＳ ＦＥＴと同
−ＩＣに搭載するならば、保護回路素子のみについて前
記マスクを用いる結果となシ、新しい構造のＭＯＳ Ｆ
ＥＴにより良く適合する保護回路素子が要望される。
（ｄ） 発明の目的
本発明はラテラル構造の高電圧用保護回路素子に関して
、高耐圧用ＭＯ８ＦＥＴのオフセット領域をフィールド
酸化膜の下部に配設する構造により良く適合し、かつ静
電破壊に対する強さが高められる構造を提供することを
目的とする。
、高耐圧用ＭＯ８ＦＥＴのオフセット領域をフィールド
酸化膜の下部に配設する構造により良く適合し、かつ静
電破壊に対する強さが高められる構造を提供することを
目的とする。
（ｅ） 発明の構成
本発明の前記目的は、第１の導電型を有する半導体基体
と、該基体の表面近傍に配設され第２の導電型を有する
第１及び第２の半導体領域と、該第１及び第２の各半導
体領域を分離画定する絶縁膜と、該絶縁膜の下部に選択
的忙配設され、前記第１の半導体領域に接し、かつ前記
第１の半導体領域より不純物濃度が小である第２の導電
型の第３の半導体領域と、前記絶縁膜の下部において、
前記第２の半導体領域に接しかつ前記第３の半導体領域
に接し、又は分離して配設され、前記基体より不純物濃
度が大である第１の導電型の第４の半導体領域とを含み
、前記第１の半導体領域が被保護素子に接続され、前記
第２の半導体領域が基準電位に接続される保護回路素子
により達成される。尚、実施例においては、前記の構成
に加え、前記第１の半導体領域と前記第２の半導体領域
との中間において前記絶縁膜上に配設された電極とを含
み、その電極を基準電位に接続する構成を示す０ （ｆ） 発明の実施例 以下本発明にかかる保護回路素子を、同−ＩＣに同時に
形成するＭＯＳＦＥＴとともに、実施例によシ図面を参
照して具体的に説明する。
と、該基体の表面近傍に配設され第２の導電型を有する
第１及び第２の半導体領域と、該第１及び第２の各半導
体領域を分離画定する絶縁膜と、該絶縁膜の下部に選択
的忙配設され、前記第１の半導体領域に接し、かつ前記
第１の半導体領域より不純物濃度が小である第２の導電
型の第３の半導体領域と、前記絶縁膜の下部において、
前記第２の半導体領域に接しかつ前記第３の半導体領域
に接し、又は分離して配設され、前記基体より不純物濃
度が大である第１の導電型の第４の半導体領域とを含み
、前記第１の半導体領域が被保護素子に接続され、前記
第２の半導体領域が基準電位に接続される保護回路素子
により達成される。尚、実施例においては、前記の構成
に加え、前記第１の半導体領域と前記第２の半導体領域
との中間において前記絶縁膜上に配設された電極とを含
み、その電極を基準電位に接続する構成を示す０ （ｆ） 発明の実施例 以下本発明にかかる保護回路素子を、同−ＩＣに同時に
形成するＭＯＳＦＥＴとともに、実施例によシ図面を参
照して具体的に説明する。
第４図（ａ）乃至（ｆ）は本発明の実施例について、そ
の製造工程中の状態を示す模式断面図であり、図７− 中入の部分は保護回路素子、Ｂの部分はＭＯＳ ＰＥＴ
を示し、かつそれぞれの部分を示す符号に添字ａもしく
はｂを付加する。
の製造工程中の状態を示す模式断面図であり、図７− 中入の部分は保護回路素子、Ｂの部分はＭＯＳ ＰＥＴ
を示し、かつそれぞれの部分を示す符号に添字ａもしく
はｂを付加する。
第４図（ａ）参照
不純物濃度が例えば４ Ｘ １０”（ｃＩｎ”３程度の
Ｎ型シリコン（Ｓｔ）基体３１上に膜厚数１０（ｍ〕程
度の二酸化シリコン（８ｉ０＊）膜３２を介して、膜厚
数１００（鱈〕程度の窒化シリコン（ＳｌａＮ＋）膜３
３を形成し、各活性領域を分離画定する絶縁膜（以下フ
ィールド酸化膜という）を形成する領域のｓｔ、ｉ膜３
３を選択的に除去する。
Ｎ型シリコン（Ｓｔ）基体３１上に膜厚数１０（ｍ〕程
度の二酸化シリコン（８ｉ０＊）膜３２を介して、膜厚
数１００（鱈〕程度の窒化シリコン（ＳｌａＮ＋）膜３
３を形成し、各活性領域を分離画定する絶縁膜（以下フ
ィールド酸化膜という）を形成する領域のｓｔ、ｉ膜３
３を選択的に除去する。
次いで、保護回路素子については、ドレイン形成領域の
近傍の選択された範囲を除く全面を、またＭＯＳＦＥＴ
については、前記Ｓ ｉ ｓ Ｎ４ＪＷ ３３の素子間
領域の窓を全面的に、もしくはそのドレイン形成領域近
傍を除外して、レジスト皮Ｊ［３４で被覆する。尚、本
発明の保護回路素子はラテラルトランジスタとして動作
するものであるが、ＭＯＳ ＦＥＴの製作工程と同時に
製作するプ四セス上、エミッタもしくはコレクタはソー
ス、ドレイン領域ぶこ一８＝ ととする。
近傍の選択された範囲を除く全面を、またＭＯＳＦＥＴ
については、前記Ｓ ｉ ｓ Ｎ４ＪＷ ３３の素子間
領域の窓を全面的に、もしくはそのドレイン形成領域近
傍を除外して、レジスト皮Ｊ［３４で被覆する。尚、本
発明の保護回路素子はラテラルトランジスタとして動作
するものであるが、ＭＯＳ ＦＥＴの製作工程と同時に
製作するプ四セス上、エミッタもしくはコレクタはソー
ス、ドレイン領域ぶこ一８＝ ととする。
しかる後に、例えばボロン（Ｂ）をエネルギー２５（Ｋ
ｅＶ）程度、ドーズ量５ Ｘ １０”［ｆｆｌ：ｌ程度
にイオン注入して、Ｐ型不純物導入領域３５を形成する
。
ｅＶ）程度、ドーズ量５ Ｘ １０”［ｆｆｌ：ｌ程度
にイオン注入して、Ｐ型不純物導入領域３５を形成する
。
第４図（ｂ）参照
前記レジスト皮膜３４を剥離し、レジスト皮膜３６によ
ってチャネルカット形成領域以外を被覆して、例えば燐
（Ｐ）をエネルギー８０ （ＫｅＶ）、ドーズ量５ Ｘ
１０”［”♂〕程度にイオン注入して、Ｎ型不純物導
入領域３７を形成する。
ってチャネルカット形成領域以外を被覆して、例えば燐
（Ｐ）をエネルギー８０ （ＫｅＶ）、ドーズ量５ Ｘ
１０”［”♂〕程度にイオン注入して、Ｎ型不純物導
入領域３７を形成する。
第４図（ｃ）参照 □
前記レジスト皮膜３６を剥離し、前記Ｓ １ ｓ Ｎ４
膜３３を耐酸化マスクとして選択熱酸化を行ない、フィ
ールド酸化膜３８を選択的に形成し、前記５ｉＢＮ４膜
３３及びＳｉｎ、膜３２を除去する。
膜３３を耐酸化マスクとして選択熱酸化を行ない、フィ
ールド酸化膜３８を選択的に形成し、前記５ｉＢＮ４膜
３３及びＳｉｎ、膜３２を除去する。
ここで形成されたフィールド酸化膜３８によって、保護
回路素子のドレイン形成領域４０ａ及びソース形成領域
４１ａ１ならびにＭＯＳ ＦＥＴのゲート形成領域３９
ｂ１ドレイン形成領域４０ｂ及びソース形成領域４１ｂ
が分離画定され、その位置及び寸法が定まる。
回路素子のドレイン形成領域４０ａ及びソース形成領域
４１ａ１ならびにＭＯＳ ＦＥＴのゲート形成領域３９
ｂ１ドレイン形成領域４０ｂ及びソース形成領域４１ｂ
が分離画定され、その位置及び寸法が定まる。
なおＰ型不純物導入領域３５及びＮ型不純物導入領域３
７はフィールド酸化膜３８の下部に位置することとなる
。
７はフィールド酸化膜３８の下部に位置することとなる
。
第４図（ｄ）参照
Ｓｔ基基体３面
例えば膜厚７０（ａｍ）程度に５ｔｏ２膜４２を形成す
る。このＳ ｉ Ｏ．膜４２はゲート酸化膜となる。
る。このＳ ｉ Ｏ．膜４２はゲート酸化膜となる。
次いで化学気相成長方法等によって多結晶シリコンよシ
なるＭＯＳＦＥＴのゲート電極４３ｂを形成する。この
ゲート電極４３ｂはゲート形成領域３９を包囲するフィ
ールド酸化膜３８上に延在した形状とすることができる
。ゲート電極４３ｂを形成後、余分のゲート酸化膜をエ
ツチング除去する。その後各ドレイン形成領域４０ａ及
び４０ｂ及びソース形成領域４１ａ及び４１ｂの表出面
上に、膜厚５０（ｍ）程度にｓｔｏｗ膜４４全４４する
。
なるＭＯＳＦＥＴのゲート電極４３ｂを形成する。この
ゲート電極４３ｂはゲート形成領域３９を包囲するフィ
ールド酸化膜３８上に延在した形状とすることができる
。ゲート電極４３ｂを形成後、余分のゲート酸化膜をエ
ツチング除去する。その後各ドレイン形成領域４０ａ及
び４０ｂ及びソース形成領域４１ａ及び４１ｂの表出面
上に、膜厚５０（ｍ）程度にｓｔｏｗ膜４４全４４する
。
次いで、例えばボロン（Ｂ）を、エネルギー２５（Ｋｅ
Ｖ）、ドーズ量Ｉ Ｘ ｌ Ｏ” Ｃｅｒｎ−ｚ）程度
に、保護回路素子及びＭＯＳ ＦＥＴのドレイン形成領
域４０ａ及び４０ｂ１ソース形成領域４１ａ及び４１ｂ
にイオン注入する。この注入に際しては、フィールド酸
化膜３８及びＭＯＳＦＥＴのゲート電極４３ｂが第４図
（ｅ）参照 燐珪酸ガラス（ＰＳＧ）等の表面保護膜４５を基体３１
の全面に設ける。
Ｖ）、ドーズ量Ｉ Ｘ ｌ Ｏ” Ｃｅｒｎ−ｚ）程度
に、保護回路素子及びＭＯＳ ＦＥＴのドレイン形成領
域４０ａ及び４０ｂ１ソース形成領域４１ａ及び４１ｂ
にイオン注入する。この注入に際しては、フィールド酸
化膜３８及びＭＯＳＦＥＴのゲート電極４３ｂが第４図
（ｅ）参照 燐珪酸ガラス（ＰＳＧ）等の表面保護膜４５を基体３１
の全面に設ける。
表面保護膜４５に電極形成のための窓を設け、窓の部分
の除去されたＳｉｎ，膜４４に代る５ｉ０２膜４４′を
低温で形成する。
の除去されたＳｉｎ，膜４４に代る５ｉ０２膜４４′を
低温で形成する。
次いでこれまでに注入されたイオンの活性化とＰＳＧ表
面保護膜４５の表面の円滑化を目的とする加熱処理を行
なう。この加熱処理によって各ドレイン領域４０ａ及び
４０ｂ及びソース領域４１ａ及び４１ｂのＰ＋型不純物
の深さが決定されるが、この加熱処理は窒素雰囲気中に
おいて行なわれ、その条件は例えば温度１０５０〔℃〕
、時間１ｏ分間程度である。
面保護膜４５の表面の円滑化を目的とする加熱処理を行
なう。この加熱処理によって各ドレイン領域４０ａ及び
４０ｂ及びソース領域４１ａ及び４１ｂのＰ＋型不純物
の深さが決定されるが、この加熱処理は窒素雰囲気中に
おいて行なわれ、その条件は例えば温度１０５０〔℃〕
、時間１ｏ分間程度である。
またこの加熱処理によって、Ｐ型不純物導入領１１−
域３５はＰ−型オフセット領域３５又はＰ−型低濃度領
域３５′となシ、Ｎ型不純物導入領域３７は！型チャネ
ルカット領域３７となる。（この領域３７は、保護回路
素子においては、パンチスルー防止のために設けられる
のであるが、ＭＯＳ ＦＥＴのプロセス上チャネルカッ
ト領域３７と仮に呼ぶこととする。） 第４図（ｆ）参照 前記８１０！膜４４′を除去して、例えばアルミニウム
（Ａｔ）を用いて、保護回路素子については、ドレイン
領域４０ｍとソース領域４０ｂとの間のフィールド酸化
膜３８上にゲート電極もしくはシールド電極４３ａ，及
び各領域に接するドレイン電極４６ａ１ソース電極４７
ａを、ＭＯＳ ＦＥＴについては同様にドレイン電極４
６ｂ，ソース電極４７ｂ及びゲート配線４８を設ける。
域３５′となシ、Ｎ型不純物導入領域３７は！型チャネ
ルカット領域３７となる。（この領域３７は、保護回路
素子においては、パンチスルー防止のために設けられる
のであるが、ＭＯＳ ＦＥＴのプロセス上チャネルカッ
ト領域３７と仮に呼ぶこととする。） 第４図（ｆ）参照 前記８１０！膜４４′を除去して、例えばアルミニウム
（Ａｔ）を用いて、保護回路素子については、ドレイン
領域４０ｍとソース領域４０ｂとの間のフィールド酸化
膜３８上にゲート電極もしくはシールド電極４３ａ，及
び各領域に接するドレイン電極４６ａ１ソース電極４７
ａを、ＭＯＳ ＦＥＴについては同様にドレイン電極４
６ｂ，ソース電極４７ｂ及びゲート配線４８を設ける。
電極４３ａは通常のＦＥＴのゲート作用はせず、電位固
定用シールド電極として作用するものであるが、ＭＯＳ
ＦＥＴと同一工程で製作する上から便宜上ゲート電極
と１２− もできる。
定用シールド電極として作用するものであるが、ＭＯＳ
ＦＥＴと同一工程で製作する上から便宜上ゲート電極
と１２− もできる。
以上説明した実施例の製造方法から知られる如く、本来
バイポーラ形素子であるラテラル構造の保護回路素子を
本発明の構造とすることによって、実施例において同時
に説明した新しい構造の高耐圧用のオフセットゲート形
ＭＯ８ ＦＥＴと同時に、を分離することによって保障
耐圧を向上しているが、目的とする動作電圧によっては
両領域を分離する必要はなく、また素子分離領域側のＰ
−型低濃度領域３５′を省略してもよい。
バイポーラ形素子であるラテラル構造の保護回路素子を
本発明の構造とすることによって、実施例において同時
に説明した新しい構造の高耐圧用のオフセットゲート形
ＭＯ８ ＦＥＴと同時に、を分離することによって保障
耐圧を向上しているが、目的とする動作電圧によっては
両領域を分離する必要はなく、また素子分離領域側のＰ
−型低濃度領域３５′を省略してもよい。
本発明の保護回路素子は、ドレイン電極４６ａがＭＯＳ
ＦＥＴよりなる回路の入力端子に、 ソース電極４７
ａ及びゲート電極４３ａが基準電位端子に接続されるこ
とによって、前記従来例の保護回路素子と同様の機能が
得られる。なお本発明の保護回路素子においては、厚い
フィールド酸化膜３８この部分の耐圧が向上している。
ＦＥＴよりなる回路の入力端子に、 ソース電極４７
ａ及びゲート電極４３ａが基準電位端子に接続されるこ
とによって、前記従来例の保護回路素子と同様の機能が
得られる。なお本発明の保護回路素子においては、厚い
フィールド酸化膜３８この部分の耐圧が向上している。
ところで、ゲート電極４３ａはなくても、保護素子とし
ての機能は達せられるが、信頼性を保証するには設置し
ておくのがよい。
ての機能は達せられるが、信頼性を保証するには設置し
ておくのがよい。
なお本発明の保護回路素子は、前記実施例と逆導電型と
してＭＯＳ ＦＥＴの導電型に適合させることも可能で
ある。
してＭＯＳ ＦＥＴの導電型に適合させることも可能で
ある。
（ｇ） 発明の詳細
な説明した如く本発明によれば、特性が改善される新し
いオフセットゲート構造のＭＯＳ ＦＥＴと、その保護
回路素子とを従来より工程数を削減してＩＣ化すること
が容易に可能となり、半導体装置に対する各応用分野か
らの要求によシ良く対応することが可能となる。
いオフセットゲート構造のＭＯＳ ＦＥＴと、その保護
回路素子とを従来より工程数を削減してＩＣ化すること
が容易に可能となり、半導体装置に対する各応用分野か
らの要求によシ良く対応することが可能となる。
第１図は保護回路素子の回路の例を示す図、第２図及び
第３図は従来の保護回路素子の例を示す断面図、第４図
（ａ）乃至（ｆ）は本発明にかかる保護回路素子をＭＯ
Ｓ ＦＥＴとともに製造する工程中の状態を示す模式断
面図である。 図において、３１はＮ型シリコン基板、３３は窒化シリ
コン膜、３５はＰ型不純物導入領域及びＰ−型オフセッ
ト領域、３５′はＰ−型低濃度領域。 ３７はＮ型不純物導入領域及びＮｕチャネルカット領域
、３８はフィールド酸化膜、４０ａ及び４０ｂはドレイ
ン領域、４１ａ及び４１ｂはソース領域、４２はゲート
酸化膜、４３ａ及び４３ｂはゲート電極、４５は保護膜
、４６ａ及び４６ｂはドレイン電極、４７ａ及び４７ｂ
はソース電極を示し、添字ａは保護回路素子、添字すは
ＭＯＳＦＥＴにかかることを示す。 凶 Ｎ ″
Ｎ状 城 ■） 箪Ｐ
第３図は従来の保護回路素子の例を示す断面図、第４図
（ａ）乃至（ｆ）は本発明にかかる保護回路素子をＭＯ
Ｓ ＦＥＴとともに製造する工程中の状態を示す模式断
面図である。 図において、３１はＮ型シリコン基板、３３は窒化シリ
コン膜、３５はＰ型不純物導入領域及びＰ−型オフセッ
ト領域、３５′はＰ−型低濃度領域。 ３７はＮ型不純物導入領域及びＮｕチャネルカット領域
、３８はフィールド酸化膜、４０ａ及び４０ｂはドレイ
ン領域、４１ａ及び４１ｂはソース領域、４２はゲート
酸化膜、４３ａ及び４３ｂはゲート電極、４５は保護膜
、４６ａ及び４６ｂはドレイン電極、４７ａ及び４７ｂ
はソース電極を示し、添字ａは保護回路素子、添字すは
ＭＯＳＦＥＴにかかることを示す。 凶 Ｎ ″
Ｎ状 城 ■） 箪Ｐ
Claims (1)
- 第１の導電型を有する半導体基体と、該基体の表面近傍
に配設され第２の導電型を有する第１及び第２の半導体
領域と、該第１及び第２の各半導体領域を分離画定する
絶縁膜と、該絶縁膜の下部に選択的に配設され、前記第
１の半導体領域に接し、かつ前記第１の半導体領域より
不純物濃度が小である第２の導電型の第３の半導体領域
と、前記絶縁膜の下部において、前記第２の半導体領域
に接しかつ前記第３の半導体領域に接し、又は分離して
配設され、前記基体より不純物濃度が大である第１の導
電型の第４の半導体領域とを含み、前記第１の半導体領
域が被保護素子に接続され、前記第２の半導体領域が基
準電位に接続されることを特徴とする保護回路素子０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025706A JPS59151469A (ja) | 1983-02-18 | 1983-02-18 | 保護回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025706A JPS59151469A (ja) | 1983-02-18 | 1983-02-18 | 保護回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151469A true JPS59151469A (ja) | 1984-08-29 |
| JPH0582068B2 JPH0582068B2 (ja) | 1993-11-17 |
Family
ID=12173224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025706A Granted JPS59151469A (ja) | 1983-02-18 | 1983-02-18 | 保護回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0355951A2 (en) * | 1988-05-25 | 1990-02-28 | Seiko Epson Corporation | Semiconductor device with memory cell region and a peripheral circuit and method of manufacturing the same |
| JP2010045216A (ja) * | 2008-08-13 | 2010-02-25 | Seiko Instruments Inc | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837969A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | 保護回路素子 |
-
1983
- 1983-02-18 JP JP58025706A patent/JPS59151469A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837969A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | 保護回路素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0355951A2 (en) * | 1988-05-25 | 1990-02-28 | Seiko Epson Corporation | Semiconductor device with memory cell region and a peripheral circuit and method of manufacturing the same |
| JP2010045216A (ja) * | 2008-08-13 | 2010-02-25 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582068B2 (ja) | 1993-11-17 |
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