JPS6254953A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを備えた半導体集積回路装置に適用し
て有効な技術に関するものである。

［背景技術］ 外部端子として用いられるボンディングパッドにＭＩＳ
ＦＥＴが接続された半導体集積回路装置では、人体に帯
電した静電気等によってゲート絶縁膜が破壊されるのを
防止することが重要である。

このゲート絶縁膜の静電気破壊を防止するために、前記
Ｍ　Ｉ　Ｓ　ＦＥＴとボンディングパッドとの間に。

抵抗素子とダイオードからなる静電気破壊防止回路が設
けられる。前記ダイオードは、半導体基板と反対導電型
の半導体領域を主面部に設け、この半導体領域と半導体
基板とで構成するものである。

本発明者は、前記ダイオードでは、静電気等によって発
生したサージ電流を迅速に半導体基板中に流すことがで
きないため、グー１〜絶縁膜の絶縁破壊を良好に防止す
ることが困難であるという間層点を見出した。半導体基
板の不純物濃度が小さいため、ダイオードのブレイクダ
ウン電圧が高いからである。

なお、ＭＩＳＦＥＴのゲート絶縁膜の静電気破壊を防止
する技術に関しては１例えば、特願昭５９−２１６１７
２号に記載されている。

［発明の目的］ 本発明の目的は、ＭＩＳＦＥＴのゲート絶縁膜の静電気
破壊を良好に防止することが可能な技術を提供すること
にある。

本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、第１導電型の第１の半導体領域と。

第２導電型の第２の半導体領域とで構成したダイオード
において、第１半導体領域より不純物濃度の高い第１導
電型の第３の半導体領域を第２の半導体領域に接して設
けるものである。前記第３の半導体領域によってサージ
電圧によるエネルギを迅速に吸収できるので、サージ電
圧によるＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊を良好
に防止することができる。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。

［実施例］ 第１図乃至第３図は、本発明の実施例の静電気破壊防止
回路を備えた半導体集積回路装置を説明するための図で
あり、第１図は、半導体集積回路装置の静電気破壊防止
回路の周辺の平面図、第２図は、第１図の■−■切断線
における断面図、第３図は、第１図に示した静電気破壊
防止回路の周辺の等価回路図である。

なお、第１図は、静電気破壊防止回路の周辺の構成を見
易くするために、導ｍ層間に設けられる絶縁膜を図示し
ていない。

第１図乃至第３図において、１はｎ−一型半導体基板で
あり、所定の主面部に’ｐ−−型のウェル領域２が設け
である。３はフィールド絶縁膜であり、半導体基板１の
フィールド絶縁膜３の下部の主面部にはｎ＋型チャネル
ストッパ領域４を設け、また、ウェル領域２のフィール
ド絶縁膜３の下部の主面部にはｐ＋型チャネルストッパ
領域５を設けである。

本実施例の静電気破壊防止回路は、多結晶シリコン層か
らなる抵抗素子６と、半導体基板１の主面部に構成した
ダイオード７およびウェル領域２の主面部に構成したダ
イオード８とで構成しである。抵抗素子６とダイオード
７および８とは、アルミニュウムからなる導電層９によ
って接続孔１０を通して電気的に接続しである。

１１は半導体集積回路装置の外部端子として用いられる
ボンディングパッドであり、接続孔１２を通して抵抗素
子６の端部に接続しである。

１３はｐチャネル型Ｍ　Ｉ　Ｓ　ＦＥＴであり、ｐ−−
型ウェル領域１４に設けたｎ型ＭＩＳＦＥＴＩ５ととも
にインバータを構成している。１６はＭＩＳＦＥＴ１３
のソース領域、ドレイン領域として泪いられるＰ＋型半
導体領域であり、１７はＭＩＳＦＥＴ１５のソース領域
、ドレイン領域として用いられるｎ＋型半導体領域であ
る。１８はＭＩＳＦＥＴ１３．１５のゲート絶縁膜を形
成する際に形成された絶縁膜（以下、単にゲート絶縁膜
１８という）である。ＭＩＳＦＥＴ１３のゲート電極１
９とＭ　Ｉ’　Ｓ　Ｆ　Ｅ　Ｔ　１５のゲート電極１９
とはフィールド＃！！緑膜３上を延在して一体に構成し
てあり、−また導電層９が接続孔２０を通して電気的に
接続されている。

前記ダイオード７は、ｐ″″型半導体領域２１と。

該半導体領域２１に接しかつその周囲を囲むように設け
たｎ−型半導体領域２２および半導体基板１とで構成し
である。半導体領域２２の周囲には、電源電位（例えば
、５［Ｖ］）の導電層２３と半導体基板１との接続抵抗
を低減するためにｎ＋型半導体領域２４が設けである。

導電層２３と半導体領域２４とは、接続孔２５を通して
接続しである。

ダイオード８は、ｎ＋型半導体領域２６と、該半導体領
域２６に接しかつそのＪｍＶＢを囲むように設けたｐ−
型半導体領域２７およびウェル領域２とで構成しである
。半導体領域２７の周囲には、ウェル領域２と接地電位
（例えば、Ｏ［Ｖ］　）の導電層２Ｂとの接続抵抗を低
減するためにＰゝ型半導体領域２９が設けである。導電
層２８と半導体領域２９とは、接続孔３０を通して接続
しである。

ＭＩＳＦＥＴ１３のソース領域となる半導体領域１６に
は、接続孔３１を通して導１１１ｔＭ２３が電気的に接
続してあり、またＭＩＳＦＥＴ１５のソース領域となる
半導体領域１７には、接続孔３２を通して導電層２８が
電気的に接続しである。ウェル領域１４には、接続孔３
３を通して導電層２８が接続しである。接続孔３４を通
して半導体領域１６および１７に電気的に接続した導電
層３５は、インバータの出力端子として用いられるもの
である。３６は絶縁膜である。

Ｈレベル以上の正のサージ電圧（例えば、５゜７［Ｖ］
）がボンディングパッド１１を通して入力されるとこの
サージ電圧は、ダイオード７を通して半導体基板１に放
出される。一方、Ｌレベル以下の負のサージ電圧（例え
ば、−〇、６　〔Ｖ］　）が入力されるとこのサージ電
圧は、ダイオード８によってウェル領域２に放出される
。

前記のように、ｎ−一型半導体基板ｌまたはＰ−一型ウ
エル領域２からなる第１の半導体領域の主面部に、反対
導電型の半導体領域２１または２６を設け、それらに接
して半導体基板ｌまたはウェル領域２より不純物濃度が
高くかつ同一導電型の半導体領域２２または２７を設け
てダイオード７あるいは８を構成したことにより、以下
の効果を得ることができる。

（１）正または負のサージ電圧によってＰ＋型半導体領
域２１またはｎ＋型半導体領域２６に注入されるキャリ
アを、半導体基板１またはウェル領域２より不純物濃度
の高い半導体領域２２または２７によって良好に吸収す
ることができるので。

前記サージ電圧を迅速に低減することができる。

（２）前記（１）により、ＭＩＳＦＥＴ１３および１５
のゲート絶縁［１８の静電気破壊を良好に防止すること
ができる。

次に、本実施例の静電気破壊防止回路の製造方法を説明
する。

前記ダイオードフおよび８は、高耐圧ＭＩＳＦＥＴを形
成する製造工程を用いて形成することができる。高耐圧
Ｍ　Ｉ　Ｓ　ＦＥＴは、ソース領域とドレイン領域との
間に３０［Ｖ］程度の高電圧を印加することができる半
導体素子であり、その用途としては例えば液晶パネルを
駆動するために用いられるものである。

第４図、第６図、第８図、第１０図、第１２図は、静電
気破壊防止回路を構成するためのダイオード７．８の製
造工程における断面図であり、第５図、第７図、第９図
、第１１図、第１３図は、前記ダイオード７．８と同一
製造工程で形成される高耐圧ＭＩＳＦＥＴの製造工程に
おける断面図である。

まず、第４図および第５図に示すように、ｎ−一型半導
体基板ｌに、熱酸化により酸化［３８を形成後、Ｐ−一
型ウエル領域２と、ｎチャネル層高耐圧Ｍ　Ｉ　Ｓ　Ｆ
ＥＴを形成するためのｐ−一型ウエル領域３７および第
１図に示したウェル領域１４を周知の技術１例えば特開
昭５６−１１８３６６号に示されている技術によって形
成する。この技術によれば、酸化膜３８はウェル領域２
形成のための熱処理時に、ウェル領域２上で他よりかな
り厚く成長する。この膜厚差を利用して、チャネルスト
ッパ形成のためにＰ型不純物をイオン打込みして、イオ
ン打込み領域５Ａを形成する。

次に、ｐ−型半導体領域２７を形成するイオン打ち込み
工程、フィールド絶縁膜３を形成する熱酸化工程等のマ
スクとして用いるシリコンナイトライド膜３９を半導体
基板１の全面に形成する。

シリコンナイトライド膜３９は、例えばＣＶＤ技術を用
いて形成する。この後、フィールド絶縁膜３を形成する
領域のシリコンナイトライド膜３９を除去する。続いて
ｎ＋型チャネルストッパ領域４を形成するためリンをイ
オン打込みし、イオン打込み層４Ａを形成する。この工
程は省略してよい０次に、半導体基板１上にレジスト膜
４０　カラなるマスクを形成し、さらにＰ−型半導体領
域２７が設けられる領域上のシリコンナイトライド膜３
９を除去して開孔４１を形成する。また、レジスト膜４
０をマスクとして、ｐチャネル型窩耐圧Ｍ　Ｉ　Ｓ　Ｆ
ＥＴを構成するためのＰ−型半導体領域４３（第７図参
照）が設けられる領域上のシリコンナイトライド膜３９
を除去して開孔４２を形成する。そして、イオン打ち込
みによって開孔４１．４２からｐ型不純物、例えばボロ
ンをウェル領域２および半導体基板１のそれぞれの所定
の表面部に導入する。イオン打ち込みのエネルギは７５
［Ｋｅｖ］程度にし、ドーズ量は２．５ＸＩＯ’”　　
［ａｔｏｍａ／ｃＪ］程度にする。このイオン打ち込み
の後に、前記レジスト膜４ｏを除去する。

次に１図示していないが、半導体基板ｌ上に新なレジス
ト膜からなるマスクを形成した後、Ｐ＋型チャネルスト
ッパ領域５が設けられる領域上のシリコンナイトライド
膜３９を除去する。そして。

前記レジスト膜とシリコンナイトライド膜３９とをマス
クとしてイオン打ち込みによって、例えばボロンをウェ
ル領域２．３７および第１図に示したウェル領域１４の
所定の表面部に導入する。

次に、第６図および第７図に示すように、シリコンナイ
トライド膜３９を耐熱酸化マスクとして、半導体基板ｌ
およびウェル領域２．１４．３７のそれぞれの所定表面
部を、例えば熱酸化してフィールド絶縁膜３を形成する
。この熱酸化工程を用いて、先に半導体基板ｌあるいは
ウェル領域２．１４．３フの表面部に導入したＰ型不純
物およびｎ型不純物を拡散することにより、ｐ−型半導
体領域２７．４３、チャネルストッパ領域４．５のそれ
ぞれを形成する。この後、シリコンナイトライド膜３９
と酸化シリコン膜３Ｂとを除去する。

次に、第８ｒＭおよび第９図に示すように、半導体基板
１、ウェル領域２．３７および第１図に示したウェル領
域１４の全面を１例えば熱酸化することによって高耐圧
ＭＩＳＦＥＴを構成するためのゲート絶縁［４４を形成
する・ このゲート絶縁膜４４は、７５０オングストローム（以
下、［Ａ］と記述する。）程度の膜厚に形成する。ゲー
ト絶縁膜４４が半導体基板１上の全面に設けられる。

ゲート絶縁膜４４を形成した後に、ＭＩＳＦＥＴ１３．
１５のゲート絶縁膜１Ｂ（第１５図参照）を形成するた
めに、高耐圧Ｍ　Ｉ　Ｓ　ＦＥＴが設けられる領域上を
、例えばレジストによって選択的に覆う。そして、この
レジストによって覆われていない領域上のゲート絶縁膜
４４を、例えばウェットエツチングによって２５０［Ａ
］程度エツチングして、ＭＩＳＦＥＴ１３．１５のゲー
ト絶、＊１＊１８を５００［Ａ］径程度膜厚に形成する
。高耐圧Ｍ　Ｉ　Ｓ　ＦＥＴのゲート絶縁膜４４を形成
する工程でダイオード７．８が設けられる領域上にもゲ
ート＃！Ｉ縁Ｍ１４４が形成されるが、このゲート絶縁
膜４４は、ゲート絶縁膜１８を形成するためのエツチン
グ工程によってエツチングされる。したがって、ダイオ
ード７．８が設けられる領域上にも５００［Ａ］径程度
膜厚を有するゲート絶縁膜１８が形成される。第８図に
は、このゲート絶縁膜１８を示した。

次に、第１図に示したＭＩＳＦＥＴ１３．１５にゲート
電極１９、抵抗素子６および高耐圧ＭＩＳＦＥＴのゲー
ト１！極４５とを形成するために、半導体基板ｌ上の全
面に多結晶シリコン層を形成する。この多結晶シリコン
層は、例えばＣＶＤ技術を用いて形成する。そして、前
記多結晶シリコン層に、例えば熱拡散によってｎ型不純
物をそのシート抵抗値が３０［Ω／ｌＪ１程度になるよ
うに導入する０次に、前記多結晶シリコン層の不要な部
分を、例えば異方性のエツチングによって一択的に除去
して、ゲート電極１９．４５および抵抗素子６のそれぞ
れを形成する。

次に１図示はしていないが、ダイオード８のｎ−型半導
体領域２２およびｎ型高耐圧ＭＩＳＦＥＴのｎ−型半導
体領域５１（第１３図参照）を形成するためにｎ型不純
物１例えばリンを、例えばイオン打ち込みによって半導
体基板１の全面に導入する。このｎ型不純物を導入する
ためのエネルギは６０［Ｋｅｖ］程度にし、ドーズ量は
５．ＯＸ　１０’　”　　［：ａｔｏｍ、ｓ／ａＪ］程
度にする。このｎ型不純物を導入するための専用のマス
クを設ける必要はない。

次に、第１０図および第１１図に示すように。

Ｐチャネル型高耐圧ＭＩＳＦＥＴを構成するＰ＋型半導
体領域４６および第１図に示したＰ＋型半導体領域１６
．２１、および２９を形成するためのマスク４７を半導
体基板１上に形成する。このマスク４７は、例えばレジ
ストを用いる。

次に、ｐ型不純物１例えばボロンを６０［ＫａＶ］程度
のイオン打ち込みによって、３Ｘ１０’’　　［ａｔｏ
鳳ｓ／ａＪ］程度のドーズ量で半導体基板１およびウェ
ル領域２，１４の所定の表面部に導入する。この後に、
前記マスク４７を除去し、新にｎ型高耐圧ＭＩＳＦＥＴ
を構成するｎ″″型半導体領域４８（第１３図参照）お
よび第１図に示したｎ９型半導体領域１７．２４．２６
を形成するためのマスク（図示していない））を半導体
基板１上に形成する。そして、ｎ型不純物、例えばリン
を５０　［Ｋｅｙｌ程度のイオン打ち込みによって。

１０１′［ａｅｏｍａ／ｃｄ］程度のドーズ量で半導体
基板ｌおよびウェル領域２，１４．３７の所定表面部に
導入する。次に１例えばＣＶＤ技術によって得られるブ
オスフォシリケートガラスを用いて半導体基板１上の全
面に絶縁膜３６を形成する。

次に、第１２図および第１３図に示すように、半導体基
板１全体をアニールすることによって。

前記Ｐ型不純物とｎ型不純物とをそれぞれ拡散する。こ
のアニール工程によって、Ｐ＋型半導体領域２１．２９
．４６、ｎ″″型半導体領域２２．５１およびｎ＋型半
導体領域２４．２６．４８が完成する。また前記アニー
ル工程によって、第１図に示したＭＩＳＦＥＴ１３のＰ
１１型半導領域１６およびＭＩＳＦＥＴ１５のｎ＋型半
導体領域１７が完成する。

次に、絶縁膜３６およびゲート絶縁膜１８．４４の所定
部を選択的に除去することによって、第１図に示した接
続孔１０，１２．２０，２５．３０．３１．３２．３３
．３４および第１３図の接続孔４９を形成する。

次に、導電層９，５０および第１図に示した導電層２３
．２８．３５とボンディングパッド１１のそれぞれを形
成して本実施例の半導体集積回路装置は、完成する。

［効果］ 本願によって開示された新規な技術によれば。

以下の効果を得ることができる。

（１）、静電気破壊防止回路を構成するためのダイオー
ドにおいて、第１の半導体領域（半導体基板またはウェ
ル領域）の主面部に設けた反対導電型の第２の半導体領
域に接して、半導体基板またはウェル領域より不純物濃
度が高くかつ同一導電型の第３の半導体領域を設けたこ
とにより、サージ電圧を迅速に低減することができる。

（２）、前記（１）により、ボンディングパッドに接続
されたＭＩＳＦＥＴのゲート絶縁膜の静電気破壊を良好
に防止することができる。

（３）、前記（２）により、半導体集積回路装置の電気
的信頼性を向上することができる。

以上１本発明者によってなされた発明を実施例にもとず
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、前記実施例ではダイオードを抵抗素子とＭＩＳ
ＦＥＴとの間に設けたが、前記ダイオードはボンディン
グパッドと抵抗素子との間に設けることもできる。

【図面の簡単な説明】

第１図乃至第３図は、本発明の実施例Ｉの静電気破壊防
止回路を備えた半導体集積回路装置を説明するための図
であり、 第１図は、半導体集積回路装置の静電気破壊防止回路の
周辺の平面図、 第２図は、第１図のトｌ切断線における断面図、 第３図は、第１図に示した静電気破壊防止回路の周辺の
等価回路図である。 第４図、第６図、第８図、第１０図、第１２図は、静電
気破壊防止回路を構成するためのダイオードの製造工程
における断面図であり、第５図、第７図、第９図、第１
１図、第１３図は、前記ダイオードと同一工程で形成さ
れる高耐圧ＭＩＳＦＥＴの製造工程における断面図であ
る。 １・・・半導体基板、２．１４，３７・・・ウェル領域
、３・・・フィールド絶縁膜、４．５・・・チャネルス
トッパ領域、６・・・抵抗素子、７，８・・・ダイオー
ド、９．２３．２８．３５．５０・・・導電層、１０．
１２．２０．２５．３０．３１．３２．３３．３４．４
９・・・接続孔、１１・・・ボンディングパッド、１３
゜１５・・・ＭＩＳＦＥＴ、１６．１７，２１．２２゜
２４．２６．２７．２９．４３．４６．４８，５１・・
・半導体領域、１８．４４・・・ゲート絶縁膜、１９．
４５・・・ゲート電極、３６・・・絶縁膜、３８・・・
酸化シリコン膜、３９・・・シリコンナイトライド膜。 ４０・・・レジスト膜、４１．４２・・・開孔、４７・
・・マスク。

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１の
   半導体領域の主面部に、第２導電型の第２の半導体領域
   を設け、該第２の半導体領域に電気的に接続された外部
   端子を設けてなる半導体集積回路装置であって、前記第
   ２の半導体領域に接するように、前記第１の半導体領域
   と同一導電型でかつ第１半導体領域より不純物濃度の高
   い第３の半導体領域を設けてなることを特徴とする半導
   体集積回路装置。 ２、前記外部端子は、ボンディングパッドであることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 ３、前記第２の半導体領域は、第３の半導体領域および
   第１の半導体領域とでダイオードを構成してなることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 ４、前記外部端には、前記ダイオードを介してＭＩＳＦ
   ＥＴが接続されていることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ５、前記外部端子と、ＭＩＳＦＥＴとの間には抵抗素子
   が設けてあることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。 ６、前記第２の半導体領域または第３の半導体領域は、
   高耐圧ＭＩＳＦＥＴのソース領域またはドレイン領域を
   構成する第４半導体領域あるいは該第４半導体領域より
   不純物濃度の高い第５半導体領域を形成する工程と同一
   工程によって形成した半導体領域であることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ７、前記ダイオードと抵抗素子とは、静電気破壊防止回
   路を構成してなることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。