CN1158713C - 半导体器件及其制作方法 - Google Patents

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Abstract

一种半导体器件及其制作方法。硼离子被注入到场氧化物薄膜与P型阱的边缘，形成一个第一高能硼注入P型层，接着，硼离子被注入到场氧化物薄膜中沿厚度方向靠近中央的位置，形成一个第二高能硼注入P型层，第一和第二高能硼注入P型层是与N型扩散层分离的。

Description

半导体器件及其制作方法
技术领域
本发明涉及一种半导体器件及其制作方法，尤其是一种防辐射半导体器件及其制作方法。
背景技术
当把包含MOS晶体管的半导体器件用作空间应用的元件时，由于宇宙射线(如伽玛射线)的效应，使静态消耗电流增大。当一种半导体器件被暴露于伽玛射线时，在把元件相互分离开的场氧化物薄膜中就会产生空穴电子对，并且，在空穴电子对中具有较小迁移率的空穴被在硅衬底和氧化硅薄膜之间的界面所捕获，并形成一种稳定的正电荷，使得寄生N型沟道MOS晶体管的阈值电压降低，与场氧化物薄膜接触的硅衬底表面的导电类型可能被改变，从而增大漏电流。
在现有技术当中，为避免这种漏电流增大的情况，在N型沟道MOS晶体管的周围形成一种称作保护带的P型高浓度掺杂区，以防止P型衬底(或P型阱)表面的导电类型的改变。
例如，针对门阵列的情况，K.Ohsono等在1994年7月20日举行的1994IEEE(美国电气与电子工程师协会)辐射效应数据研讨会(RadiationEffects Date Workshop)文集第37-40页发表的文章“一种与商用产品相兼容的防辐射的CMOS 177K门阵列”(尤其是图1)中提出了一种方案，为了防止元件内发生漏电(源和漏区之间的漏电)，在源和场氧化物薄膜的边界处，以及在漏和场氧化物薄膜的边界处形成一个起保护作用的掺杂高浓度硼掺杂P型层，为了防止元件之间的漏电，在N型沟道MOS晶体管周围形成一个高能硼掺杂P型层或高浓度硼掺杂P型层，从而防止了导电类型的改变。
同样，在号码为61-164265的日本专利公开文件中也公开了一种高浓度硼掺杂P型层以防止在元件内的漏电，在号码为2-304949和号码6-1405 02的日本专利公开文件中公开了一种用来防止元件之间发生漏电的高能量硼掺杂P型层，在号码为62-5654的日本专利公开文件中也公开了一种用于防止元件之间发生漏电的高浓度硼掺杂P型层。此外，在号码为9-82793的日本专利公开文件中公开了一种与场氧化物薄膜下表面相接触的沟道阻挡层的形成方法。
下面对现有技术中的相关半导体技术加以描述，首先描述一种作为普通用途的没有防辐射的半导体器件，然后描述一种防辐射的半导体器件的结构和制作方法。
首先，参照图1A和1B描述一种作为用于普通用途的现有半导体器件的门阵列。图1A是该门阵列的平面视图，图1B是图1A沿K-K’线的剖面图。
如图1A和图1B所示，这种门阵列含有一个基本单元34。在一个实际门阵列中，这种基本单元34是在四个侧面(在图1A中用虚线表示)上重复地对称地制作，从而形成门阵列。
在一个PMOS区31中，在P型衬底11上，在N型阱12(表面侧)中形成三个P型扩散层15、位于P型扩散层之间的栅电极18、以及N型阱接触区16，并且一对P沟道MOS晶体管也被形成。在每个NMOS区32和用于传输门的NMOS区33中，在P型阱13中形成三个N型扩散层14、栅电极18和P型阱接触区17，这样，一对N沟道MOS晶体管被形成了。
接着，采用场氧化物薄膜19，把PMOS区31和NMOS区32、用于传输门的NMOS区32和NMOS区33，以及用于传输门的NMOS区33彼此分离开来。在形成于P型阱13一侧的场氧化物薄膜19中的下方立即形成一个起保护作用的环状硼层25。
下面描述这种门阵列的一个制作方法：
首先，准备P型衬底11，并且N型阱12和P型阱13被选择性地形成。在N型阱区12，PMOS区31最终被形成，在P型阱区13，NMOS区32和用于传输门的NMOS区33最终被形成。
接着，形成保护环状硼层25，硼离子被注入(100KeV(千电子伏)，1×1013cm-2)到除了用于形成N型扩散层14的和P型阱区13的P型阱接触区17之外的区域。然后，采用LOCOS(局部硅氧化)方法，在随后的工艺过程中场氧化物薄膜19被选择性的形成于用来形成N型扩散层14，P型扩散层15，N型阱接触区16，以及P型阱接触区17的区域之外的区域。这样，保护环状硼层25就在P型阱13的一侧的场氧化物薄膜19的下方被形成。
随后，硼离子被注入以便控制N沟道MOS晶体管的阈值电压和控制P沟道MOS晶体管的阈值电压。接着，形成一个栅电极18。
为了形成N型扩散层14和N型阱接触区16，砷(或磷)离子被注入，类似地，为了形成P型扩散层15和P型阱接触区17，硼(或氟化硼)离子被注入。
然后，采用重复的、象BPSG这样的层间膜生长步骤，形成接触孔和用于电连接的通孔，并形成铝连线及其他部件，由此，一个半导体器件就被制作完成。
至此，作为普通用途的门阵列就被制作完成。
下面，对防辐射的半导体器件及其制作方法加以描述。
如图2A和2B所示，为了避免单独形成于NMOS区32和用于传输门的NMOS区33的N沟道MOS晶体管的源和漏区之间的漏电(在每个区的三个N型扩散层14中，中间扩散层与位于其两侧的扩散层之间的漏电)，一个防辐射的门阵列除了含有图1所示的结构组成之外，还含有与场氧化物薄膜19和N型扩散层14相接触的起保护作用的一个高浓度硼P型层23。
此外，为了防止N型阱12与NMOS区32的N沟道MOS晶体管的源(或漏)区之间发生漏电，也为了防止NMOS区32的N沟道MOS晶体管的源(或漏)区与用于传输门的NMOS区33的N沟道MOS晶体管的漏(或源)区之间发生漏电，以及为了防止用于传输门的NMOS区33的N沟道MOS晶体管的漏(或源)区与相邻基础单元(在图的右边，没有显示)的N沟道MOS晶体管的源(或漏)区之间发生漏电，一个保护带P型层24和一个高能硼注入P型层21被形成。
接下来，高能硼注入P层21被形成于在用于传输门的两个NMOS区33的一个中的N沟道MOS晶体管的源(或漏)区与形成于另一个NMOS区33的N沟道MOS晶体管的漏(或源)区之间，以防止他们之间的漏电。
这种对这种半导体器件的制作方法加以描述。
首先，准备P型衬底11，并且N型阱12和P型阱13被选择性地形成。在N型阱区12，PMOS区31最终被形成，在P型阱区13，NMOS区32和用于传输门的NMOS区33最终被形成。
接着，为了形成起保护作用的环状硼层25，硼离子被注入(100KeV，1×1013cm-2)到除用于形成N型扩散层14和P型阱区13的P型阱区接触区17的区域之外的区域。下一步，在随后的工艺过程中，采用LOCOS(局部硅氧化)方法，场氧化物薄膜19被选择性地形成于除用于形成N型扩散层14、P型扩散层15、N型阱接触区16、以及P型阱接触区17的区域之外的区域。于是，保护环状硼层25就在P型阱13一侧的场氧化物薄膜19的下方被形成。至此为止，该半导体器件的制作方法与作为普通用途的半导体器件的制作方法是相同的。
接着，通过利用不同的掩膜，通过选择性的注入硼离子，一个高能硼注入P型层21、一个保护高浓度硼P型层23、及一个保护带P型层24被形成。此外，为了控制N沟道MOS晶体管的阈值电压和控制P沟道MOS晶体管的阈值电压，还要进行硼离子注入。这里，对硼离子注入的次序不作具体叙述。
再接着，一个栅电极18被形成。为了形成N型扩散层14和N型阱接触区16，砷(或磷)离子被注入，类似地，为了形成P型扩散层15和P型阱接触区17，硼(或氟化硼)离子被注入。
最后，通过重复地进行象BPSG这样的层间薄膜生长步骤，形成接触孔和用于电连接的通孔，并形成铝连线及其它部件，从而完成一个半导体器件的制作。
至此，防辐射的门阵列被制作完成。
然而，这些现有技术中的半导体器件具有几个问题。第一问题，防辐射的半导体器件，较之于作为普通用途的产品，需要更多的制作步骤，需要更长的制作时间，因此，成本就会增加。
原因是，为了防辐射，除作为普通用途产品的所需要的工艺之外，它需要增加形成高能硼注入P型层和起保护作用的高浓度硼P型层所需要的工艺。
第二个问题，在为了防辐射而增加的三个P型层中，对于起保护作用的保护硼P型层和保护带P型层的两个P型层，掩膜数据不能从作为普通用途的产品的布图中很容易地得到。这就意味着，在象CPU这样的专用LSI中，为了防辐射而进行的设计难度是很大的。
原因是，形成起保护作用的保护高浓度硼P型层和保护带P层的位置(形状)与场氧化物薄膜等其它薄膜不一致。
第三个问题，在保护带P型层与栅电极的交叉部分，在栅与衬底之间的寄生电容增大。原因是，由于场氧化物薄膜厚度薄，在保护带P型层与栅电极的交叉部分，栅电极与衬底之间的电容也大。
发明内容
本发明的一个目的是提供一种防辐射的半导体器件及其制作方法，它不需要为了防辐射而增加任何特殊的布图设计，可以很容易地采用用于普通用途的掩膜布图，并能减少制作步骤。
本发明提供的含有一个N沟道MOS晶体管的半导体器件，其含有通过采用一个第一高能量在形成所述N沟道MOS晶体管和一个场氧化物薄膜的P型衬底或P型阱的边缘注入硼而形成的一个第一P型区，其中所述场氧化物薄膜形成于所述P型衬底或P型阱的表面，还含有采用一个低于所述第一高能量的第二高能量向所述场氧化物薄膜沿厚度方向的中央附近位置注入硼而形成的一个第二P型区，其中，场氧化物薄膜、第一P型区和第二P型区均是与组成所述N沟道MOS晶体管的源和漏区的N型扩散层分离的。
本发明提供的制作含有一个N沟道MOS晶体管的半导体器件的方法含有以下步骤，在形成所述N沟道MOS晶体管的一个栅电极之前和形成一个用于将元件分离开的场氧化物薄膜之后，采用一个第一高能量注入硼形成一个第一P型区；采用一个低于所述第一高能量的第二高能量注入硼形成一个第二P型区，其中，用于选择所述第一P型区的一掩膜的制作是在表示用来选择形成所述场氧化物薄膜的一个区域的掩膜图形的掩膜数据与表示用来选择形成一个P型阱的一个区域的掩膜图形的掩膜数据的“或”基础上进行的，其中所述P型阱是用于形成所述N沟道MOS晶体管的。
在形成于NMOS区和用于传输门的NMOS区的每个N沟道MOS晶体管中，第一高能硼注入P型层和第二高能硼注入P型层防止了源和漏区之间的漏电。第一和第二高能硼注入P型层的是离开N型扩散层的源和漏区一个特定的距离分布的。
类似地，第一高能硼注入P型层和第二高能硼注入P型层防止了N型阱和NMOS区的源(或漏)区之间的漏电。而且，通过第一高能硼注入P型层和第二高能硼注入P型层防止了NMOS区的N沟道MOS晶体管的源(或漏)区与用于传输门的NMOS区的N沟道MOS晶体管的漏(或源)区之间的漏电。此外，通过第一高能硼注入P型层和第二高能硼注入P型层防止了用于传输门的NMOS区的N沟道MOS晶体管的源(或漏)区与用于形成于相邻单元的传输门的NMOS区的N沟道MOS晶体管的漏(或源)区之间的漏电。
此外，通过第一高能硼注入P型层和第二高能硼注入P型层还防止了形成于用于传输门的两个NMOS区中的一个NMOS区的N沟道MOS晶体管的源(或漏)区与形成于另一个NMOS区的N沟道MOS晶体管的漏(或源)区之间的漏电。
附图说明
图1A和1B是作为一般用途的现有技术中的一个半导体器件的示意图，其中图1A是一个平面视图，图1B是图1A沿K-K’线的剖视图；
图2A和2B是现有技术中的一个防辐射半导体器件的示意图，其中图2A是一个平面视图，图2B是图1A沿K-K’线的剖视图；
图3A到3C是作为本发明的第一实施例的示意图，其中图3A是一个平面视图，图3B是图3A沿K-K’线的剖视图，图3C是在图3B中D部分的放大视图；
图4是用来形成一个场氧化物薄膜的掩膜图形的示意图；
图5是用来形成一个P型阱的掩膜图形的示意图；
图6是用来形成一个第一高能硼注入P型层的掩膜图形的示意图；
图7是用来形成一个第二高能硼注入P型层的掩膜图形的示意图；
图8是用于控制一个N沟道MOS晶体管的阈值电压的一个硼注入图形的示意图；
图9是对通过图4和图8中图形的相“与”而得到的图形进行收缩而获得的图形的示意图；
图10是用于形成一个N沟道SD层的掩膜图形的示意图；
图11是通过图4和图8中图形的相“与”而得到的图形示意图；
图12是对通过图4和图8中图形的相“或”而得到的图形进行收缩而获得的图形的示意图。
具体实施方式
下面结合附图对本发明的实施例进行详细说明。
图3A至图3C给出了本发明的一个实施例。图3A是该实施例所提供的一个半导体器件的一个平面视图，图3B是图3A中沿K-K’的剖视图，图3C是图3B中D部分的放大视图。
图3A至图3C所给出的半导体器件是一个门阵列，其基本单元34含有一个PMOS区31，一个NMOS区32，和用于传输门的两个NMOS区33。一对P沟道MOS晶体管形成于PMOS区31中，一对N沟道MOS晶体管形成于NMOS区32，一对N沟道MOS晶体管分别形成于用于传输门的两个NMOS区33中。实际门阵列的组成是通过在基本单元的四个面上进行重复、对称地制作而实现的(图3A中虚线所示)。
PMOS区31的P沟道MOS晶体管是通过在N型阱12中形成P型扩散层15、栅电极18和N型阱接触区16构成的。NMOS区32的和用于传输门的两个NMOS区33的N沟道MOS晶体管是通过在P型阱13中形成N型扩散层14、栅电极18和P型阱接触区17构成的。
接着，利用场氧化物薄膜19(例如厚度为450nm)把PMOS区31和NMOS区32、NMOS区32和用于传输门的NMOS区33、以及用于传输门的两个NMOS区33彼此分离开来。
在场氧化物薄膜19和P型阱13的界面处，一个第一高能硼注入P型层21(例如，离子注入能量：150keV，注入剂量：1×1014cm-2)被形成。在P型边缘阱中，在接近场氧化物薄膜中央的地方(沿厚度的方向)，一个第二高能硼注入P型层22(例如，离子注入能量：80keV，注入剂量：2×1013cm-2)被形成。第二高能硼注入P型层22的大小等于或大于第一高能硼注入P型层21的大小。第一高能硼注入P型层21和第二高能硼注入P型层22远离N型扩散层14(0.5至1.5微米，例如，0.8微米)，以使其不接触作为NMOS区32和用于传输门的两个NMOS区33中的每个N沟道晶体管的源和漏区的N型扩散层14。场氧化物薄膜19也远离N型扩散层14(0.5至2.5微米)，使其不接触N型扩散层14。这种关系可以从图3C中看出。
同时，第一高能硼注入P型层和第二高能硼注入P型层还可以形成于P型阱接触区17之下，以便对N沟道MOS晶体管施加一个衬底电势。
第一高能硼注入P型层21和第二高能硼注入P型层22远离N型扩散层14的原因是这样的。硼离子浓度越高，第一高能硼注入P型层21和第二高能硼注入P型层22对于防辐射的效果越强。然而，如果第一高能硼注入P型层21或第二高能硼注入P型层22与N型扩散层14相接触，那么，N型扩散层14与P型阱13之间的PN结的绝缘能力就会下降，第一高能硼注入P型层21或第二高能硼注入P型层22的硼浓度也将不能被升到足够高。所以，高能硼注入P型层21、22必须远离N型扩散层14。
第一高能硼注入P型层21形成于场氧化物薄膜19与P型阱13之间的界面处，因而可以主要地防止元件之间的漏电。就是说，第一高能硼注入P型层21抑制了N型阱12与NMOS区32的N沟道MOS晶体管的源(或漏)区之间的漏电、NMOS区32的N沟道MOS晶体管的源(或漏)区与相邻的用于传输门的NMOS区33的N沟道MOS晶体管的漏(或源)区之间的漏电、一个用于传输门的NMOS区33的N沟道MOS晶体管的漏(或源)与另一个用于传输门的NMOS区33的N沟道MOS晶体管的源(或漏)区之间的漏电、以及用于传输门的NMOS区33的N沟道MOS晶体管的漏(或源)区与相邻基本单元(图中未示出)的用于传输门的NMOS区33的N沟道MOS晶体管的源(或漏)区之间发生漏电。
第二高能硼注入P型层22形成于在厚度方向(深度：约0.23微米)靠近场氧化物薄膜19中央的位置，所以可以主要地抑制每个N沟道MOS晶体管元件内的漏电，即N沟道MOS晶体管的源与漏区之间的漏电。
第一高能硼注入P型层21的大小小于第二高能硼注入P型层22(间隔0至0.5微米，例如可以是0.2微米)的原因是，如上所述，由于要被抑制的漏电流是不同的电流，所以最好在场氧化物薄膜19的底部形成第一高能硼注入P型层21，在场氧化物薄膜19的周围区域形成第二高能硼注入P型层22。
在P型阱接触区17的下方，并不总是需要第一高能硼注入P型层21和第二高能硼注入P型层22。这是因为这些层的存在或不存在与P型阱接触区17的电特性没有关系。
在这种构造中，NMOS区32和用于传输门的NMOS区33的每个N沟道MOS晶体管中源与漏区之间的漏电都被第一高能硼注入P型层21和第二高能硼注入P型层22所防止。
类似地，N型阱12与NMOS区32的源(或漏)区之间的漏电可被第一高能硼注入P型层21和第二高能硼注入P型层22所防止。NMOS区32的N沟道MOS晶体管的源(或漏)区与用于传输门的NMOS区33的N沟道MOS晶体管的漏(或源)区之间的漏电被第一高能硼注入P型层21和第二高能硼注入P型层22所防止。而且，用于传输门的NMOS区33的N沟道MOS晶体管的源(或漏)区与形成于相邻基础单元的用于传输门的NMOS区的N沟道MOS晶体管(图中未示出)的漏(或源)区之间的漏电也被第一高能硼注入P型层21和第二高能硼注入P型层22所防止。
形成于用于传输门的两个NMOS区33中的一个NMOS区33的N沟道MOS晶体管的源(或漏)区与形成于另一个NMOS区33的N沟道MOS晶体管的漏(或源)区之间的漏电也被第一高能硼注入P型层21和第二高能硼注入P型层22所防止。
所以，在本实施例所提供的半导体器件中，通过利用第一高能硼注入P型层21和第二高能硼注入P型层22这两个P型层，可以获得现有技术中通过利用高能硼注入P型层、起保护作用的高浓度P型层23、和保护带P型层24这三个层所能获得的同样的效果。
更具体而言，人们知道，形成于NMOS区32和用于传输门的NMOS区的每个N沟道晶体管的源与漏之间的漏电是由存在于从场氧化物薄膜到栅氧化物薄膜(厚度增大区)的连续部分的寄生晶体管而引起的。为了减少因这种寄生MOS晶体管所引起的漏电，就得增大它的阈值电压。通过提高寄生MOS晶体管的阈值电压、增大栅氧化物薄膜的厚度、或提高衬底杂质浓度，可以实现这种效果。其中，栅氧化物薄膜的厚度的增大导致当器件受到γ射线辐射时所生成的空穴电子对数目的增大。因此，最好增大衬底杂质浓度。衬底杂质浓度的增大可以通过设置P型层而得到。
在现有技术中，为了防止因寄生MOS晶体管而导致的漏电，采用了起保护作用的保护高浓度硼P型层23，但在本发明的这个实施例中，第二高能硼注入P型层22起到了这种防止的作用。由于该第二高能硼注入P型层22远离N型扩散层14，它的浓度可以被提高到很大，因而获得足够的防漏电效果。
此外，在现在技术当中，N型阱12与形成于NMOS区32的N沟道晶体管的源(或漏)之间的漏电、以及形成于用于传输门NMOS区33的N沟道MOS晶体管的源(或漏)区与形成于相邻单元的用于传输门的NMOS区的N沟道MOS晶体管的漏(或源)区之间的漏电被保护带P型层所防止。但在实际中，由于受到器件尺寸的限制，大多数情况下都没有形成保护带P型层。即是说，保护带P型层并不是绝对必要的，第一高能硼注入P型层22就要以获得足够的防漏电效果。
下面对本实施例所提供的半导体器件的制作方法加以描述。
首先，准备一个P型衬底11(例如，一个杂质浓度为1×1015cm-2的硅衬底)，并且选择性地形成N型阱12和P型阱13。N型阱12是用作PMOS区31，P型阱13是用作NMOS区32以及用于传输门的沟道NMOS区33，最终在N型阱12中形成P沟道MOS晶体管，在P型阱13中形成N沟道MOS晶体管。
接着，采用LOCOS方法，在随后的工艺过程中在用于形成N型扩散层14、P型扩散层15、N型阱接触区16、以及P型阱接触区17的区域以外的区域(为了精确，离开这些区域大约1微米的距离)形成一种场氧化物薄膜19(例如，450nm厚)。
然后，采用不同的掩膜(以后将要描述)，通过选择性地注入硼离子形成一个第一高能量硼注入P型层21(离子注入的能量是：120到180KeV，剂量是：3×1013到3×1014cm-2)和一个第二高能量硼注入P型层22(离子注入的能量是：60到100KeV，剂量是：1×1013到1×1014cm-2)。为了控制N沟道MOS晶体管的阈值电压和控制P沟道MOS晶体管的阈值电压，还需要进一步注入硼离子。这里对硼离子注入次序不作详细叙述(限于在形成场氧化物薄膜以后和形成场氧化物栅电极以前)。
接下来，形成一个栅电极18。为形成N形扩散层14和N形阱接触区16，砷(或磷)离子被注入。类似地，为形成P形扩散层15和P形阱接触区17，硼(或氟化硼)离子被注入。
然后，采用重复的、象BPSG(掺硼磷硅酸盐玻璃)这样的层间膜生长步骤，形成用于电连接的接触孔和通孔，并形成铝连线及其他部件，由此，一个半导体器件就被制作完成。
下面来描述用于制作第一高能量注入P形层21和第二高能量注入P形层22的掩膜(掩膜版)的制作方法。
图4给出了一个场氧化物薄膜的图形。图5给出了一个P形阱的图形。这些图形对应于基本单元34，并且通过沿虚线向后折，形成门阵列的一个掩膜图形。图中的阴影部分对应于用来阻挡用于使光刻胶感测的光的金属图形。
用于形成第一高能量硼注入P型层21的掩膜图形能够从图4和图5所示的图形得到。也就是说，它能够通过把图4和图5所示的图形转化成数字化的数据然后进行数字化操作而得到。
每个图形被划分成矩阵，当一个被分成的微小区域对应于阴影部分时，用逻辑值1进行赋值，当对应于非阴影部分时，用逻辑值0进行赋值，从而转化成数字化数据，并获得了场氧化物薄膜掩膜图形与P型阱掩膜图形数据的二维“或”。由此得到的掩膜图形(掩膜数据)在图6中给出。这是为形成第一高能量硼注入P型层而采用的掩膜图形。
接着，对图6所示的掩膜图形进行处理，方式是进行二维收缩(阴影所表示的图案的边沿朝中央方向向后拉，例如，0.5到1.5微米)。其中，与基本单元34(用F指示)边沿相接触的部分不进行与相邻单元有关的收缩处理，因而不发生变形。于是，获得了如图7所示的掩膜图形。这是为形成第二高能量硼注入P型层而采用的掩膜图形。
下面描述用来制作第一高能量注入P型层21和第二高能量注入P型层22的掩膜(掩膜版)的另一种制作方法。
在这种方法中，用于制作第一高能量硼注入P型层21和第二高能量硼注入P型层22的掩膜图形是从场氧化物薄膜图形和用于注入对N沟道MOS晶体的阈值电压起控制作用的硼而采用的掩摸图形中得到的。
因此，为了便于理解用于注入对N沟道MOS晶体的阈值电压起控制作用的硼而采用的掩摸图形，在这里对用来制作N沟道SD(源/漏)层的掩摸图形的进行准备的方法加以描述。
N沟道SD层图形是从图4所示的场氧化物薄膜图形及用来选择用于注入对图8所示的N沟道MOS晶体管的阈值电压起控制作用的硼离子的部分而采用的掩膜图形中获得的。即是说，确定了表示图4中的掩膜图形的掩膜数据和表示图8中的掩膜图形的掩膜数据的“与”，并采用两维收缩(0.5至2.5微米)的方式对获得的掩膜图形进行处理，从而获得图9所示的掩膜图形。通过对该掩膜图形进行反转换处理，获得图10所示的N沟道DS层选择掩膜图形。
所以，注入用于控制N沟道MOS晶体管的阈值电压的硼所采用的掩膜图形获得N沟道SD层掩膜图形所必须的掩膜图形，而不是专为制作第一高能量硼注入P型层21和第二高能量硼注入P型层22而准备的掩膜图形。
下面的描述将回到制作第一高能量硼注入P型层21和第二高能量硼注入P型层22所采用的掩膜图形的制作方法。
首先，确定表示场氧化物薄膜(参见图4)的掩膜数据与表示注入对N沟道MOS晶体管的阈值电压起控制作用的硼离子(参见图8)而采用的掩膜图形的掩膜数据的二维“与”，从而确定图11所示的掩膜图形。接着，在表示图11所示的掩膜图形的掩膜数据与表示图5所示的P型阱掩膜图形的掩膜数据之间，确定二维“或”。如此获得的掩膜图形是用于形成第一高能量硼注入P型层21的掩膜图形。在对该掩膜图形进行收缩处理(例如，0.5至2.5微米)时，获得了图1 2所示的图形。这是用于形成第二高能量硼注入P型层22的掩膜图形。
于是，在任何情况下，采用制作作为普通用途的半导体器件的掩膜图形，就可以轻易地获得用于形成第一和第二高能量硼注入P型层的掩膜图形。
其第一个效果是，由于它需要更少的制作步骤，制作时间被缩短，制作成本也下降。
原因是，在现有技术中用于防辐射的起保护作用的高浓度硼P型层和保护带P型层被省略了，而引入了第二高能量硼注入P型层以增强第一和第二高能量硼注入P型层对漏电现象的抑制效果。
第二效果是，制作被加入普通用途的产品中的两个高能量硼注入P型层的采用的掩膜图形可以轻易地从用于制作普通用途的产品的掩膜图形中获得。所以，即使是在象CPU这样的专用LSI(大规模集成电路)中，也可以很容易地进行防辐射的设计。
这是因为，用于制作第一和第二高能量硼注入P型层的掩膜图形要以很容易地从用于形成场氧化物薄膜的掩膜图形和用于形成P型阱的掩膜图形中获得。
第三个效果是，发生于保护带P型层与栅电极的交叉部分的栅与衬底之间的寄生电容可以被去除。
其原因是，由于保护带P型层被省略，不必为保护带P型层而形成一个薄的场氧化物薄膜。

Claims (15)

1、一种含有一个N沟道MOS晶体管的半导体器件，其特征在于，它还含有：
通过采用一个第一高能量在形成所述N沟道MOS晶体管和一个场氧化物薄膜的P型衬底或P型阱的边缘注入硼而形成的一个第一P型区，其中所述场氧化物薄膜形成于所述P型衬底或P型阱的表面，和
采用一个低于所述第一高能量的第二高能量向所述场氧化物薄膜沿厚度方向的中央附近位置注入硼而形成的一个第二P型区，其中，所述场氧化物薄膜、所述第一P型区和所述第二P型区均与组成所述N沟道MOS晶体管的源和漏区的N型扩散层分离开。
2、如权利要求1所述的半导体器件，其特征在于，所述第一P型区和所述第二P型区还形成于一个P型阱接触区中以便施加一个衬底电势给所述N沟道MOS晶体管。
3、如权利要求1所述的半导体器件，其特征在于，从所述半导体器件的上表面一侧看到的所述第一P型区的尺寸不大于所述第二P型区的尺寸。
4.如权利要求1所述的半导体器件，其特征在于，所述N型扩散层与所述第一P型区和所述第二P型区彼此分离开的距离范围是0.5至1.5微米。
5.如权利要求1所述的半导体器件，其特征在于，所述N型扩散层与所述场氧化物薄膜彼此分离开的距离范围是0.5至2.5微米。
6.一种含有一个N沟道MOS晶体管的半导体器件的制作方法，其特征在于，它含有以下步骤：
在形成所述N沟道MOS晶体管的一个栅电极之前和形成一个用于将元件分离开的场氧化物薄膜之后，采用一个第一高能量注入硼形成一个第一P型区；
采用一个低于所述第一高能量的第二高能量注入硼形成一个第二P型区；
其中，用于选择所述第一P型区的一掩膜的制作是在表示用来选择形成所述场氧化物薄膜的一个区域的掩膜图形的掩膜数据与表示用来选择形成一个P型阱的一个区域的掩膜图形的掩膜数据的“或”基础上进行的，其中所述P型阱是用于形成所述N沟道MOS晶体管的。
7.如权利要求6所述的方法，其特征在于，形成所述第一P型区是在离子注入能量为120至180keV，注入剂量为3×1013至3×1014cm-2的条件下进行的。
8.如权利要求6所述的方法，其特征在于，形成所述第二P型区是在离子注入能量为60至100keV，注入剂量为1×1013至1×1014cm-2的条件下进行的。
9.如权利要求6所述的方法，其特征在于，用于选择所述第二P型区的一个掩膜的制作过程是，确定表示用来选择用于形成所述场氧化物薄膜的一个区域的掩膜图形的掩膜数据与表示用来选择用于形成一个P型阱的一个区域的掩膜图形的掩膜数据的“或”，进行收缩处理，收缩成为用所述“或”表示的一个掩膜图形，其中所述P型阱是用于形成所述N沟道MOS晶体管。
10.如权利要求9所述的方法，其特征在于，所述收缩处理的范围是0.5至1.5微米。
11.如权利要求6所述的方法，其特征在于，用于选择组成所述N沟道MOS晶体管的N型扩散层的掩膜的制作过程是，确定表示用来选择用于形成所述场氧化物薄膜的一个区域的掩膜图形的掩膜数据与用来选择注入对所述N沟道MOS晶体管的阈值电压起控制作用的硼离子所采用的一个区域的掩膜数据的“与”，进行收缩处理，收缩成为用确定的“与”表示的一个掩膜图形，并通过对该逻辑值进行反转换获得掩膜图形。
12.如权利要求11所述的方法，其特征在于，所述收缩处理的范围是0.5至2.5微米。
13.如权利要求6所述的方法，其特征在于，用于选择所述第一P型区的掩膜的制作过程是，确定表示用来选择用于形成所述场氧化物薄膜的一个区域的掩膜图形的掩膜数据与表示用于选择注入对所述N沟道MOS晶体管的阈值电压起控制作用的硼离子所采用的一个区域的掩膜数据的“与”，并确定该“与”与表示用来选择用于形成一个P型阱的一个区域的掩膜图形的掩膜数据的“或”，其中所述P型阱是用于形成所述N沟道MOS晶体管。
14.如权利要求6所述的方法，其特征在于，用于选择所述第二P型区的掩膜的制作过程是，确定表示用来选择用于形成所述场氧化物薄膜的一个区域的掩膜图形的掩膜数据与表示用于选择注入对所述N沟道MOS晶体管的阈值电压起控制作用的硼离子所采用的一个区域的掩膜数据的“与”，并确定该“与”与表示用来选择用于形成一个P型阱的一个区域的掩膜图形的掩膜数据的“或”，进行收缩处理，收缩成为用确定的“或”表示的一个掩膜图形，且其中所述P型阱是用于形成所述N沟道MOS晶体管。
15.如权利要求14所述的方法，其特征在于，所述收缩处理的范围是0.5至2.5微米。
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