CN1885554A - 制造电子元件的方法以及电子元件 - Google Patents
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Abstract
在用于制造电子元件的方法中通过引入掺杂原子来对衬底进行掺杂。在掺杂衬底中借助利用掺杂原子的掺杂来构造电子元件的至少一个连接区。此外，至少在至少一个连接区的下面借助利用掺杂原子的掺杂来构造至少一个附加的掺杂区。此外，在所述衬底中借助利用掺杂原子的掺杂形成至少一个阱区，这样使得至少在至少一个附加的掺杂区的下面阻止阱区掺杂。
Description
技术领域
本发明涉及一种用于制造电子元件的方法以及一种电子元件。
背景技术
很希望在制造电子元件期间阻止静电产生的电压峰值的出现。
一方面这通过公知的静电保护措施、例如导电的工作表面、抗静电带、相应的设备、覆盖物、底部遮盖物(Bodenbelag)、电离的环境空气或接地来实现。
另一方面，防止ESD的电子元件、例如晶体管经常包括一个或多个用于改善防止静电放电的防护效果的附加的掺杂区(下面也称ESD区或ESD注入)。在场效应晶体管(FET)的情况下，ESD注入通常被引入到源极/漏极区和待改善的晶体管的接触上(所谓的接触孔注入)。
发明内容
在用于制造电子元件的方法中，衬底借助引入掺杂原子来掺杂。此外，衬底中的电子元件的至少一个连接区借助利用掺杂原子的掺杂来构造，并且至少在至少一个连接区下面借助利用掺杂原子的掺杂来构造至少一个附加的掺杂区，其中该至少一个附加的掺杂区被构造为ESD区，所述ESD区用于防止静电产生的放电。此外，在所述衬底中借助利用掺杂原子的掺杂来构造至少一个阱区，其中至少在至少一个附加的掺杂区下面阻止阱区掺杂，这样使得每个被阻止阱区掺杂的区域中的掺杂浓度在所述方法结束时对应于衬底的掺杂浓度。
此外，提供一种电子元件。该电子元件具有掺杂衬底，以及借助利用掺杂原子的掺杂所构造的连接区。此外，该电子元件具有至少一个附加的掺杂区，该附加的掺杂区至少被构造在至少一个连接区的下面。至少一个附加的掺杂区被构造为ESD区以防止静电产生的放电。此外，该电子元件具有至少一个借助利用掺杂原子的掺杂所构造的阱区，这样构造所述阱区，使得至少在至少一个附加的掺杂区下面阻止阱区掺杂。
附图说明
本发明的示例性的扩展方案在图中示出并且下面更详细地说明。在这些图中相同或类似的元件只要有意义就配备有相同的附图标记。
图1A和图1B示出传统的场效应晶体管的示意性结构；
图2示出在具有ESD注入和传统布局的NMOS晶体管的情况下泄漏电流与沟道长度的相关性；
图3示出在不具有ESD注入和传统布局的NMOS晶体管的情况下泄漏电流与沟道长度的相关性；
图4示出不同制造批次的具有或者不具有ESD注入的NMOS晶体管的平均泄漏电流；
图5示出p掺杂阱区的透射电子显微镜照片；
图6示出在具有ESD注入和不同制造工艺的n沟道场效应晶体管的情况下泄漏电流的分布；
图7A示出在根据本发明实施例的用于制造电子元件的方法中的第一个工艺步骤；
图7B示出在根据本发明实施例的用于制造电子元件的方法中的第二个工艺步骤；
图7C示出在根据本发明实施例的用于制造电子元件的方法中的第三个工艺步骤；
图7D示出在根据本发明实施例的用于制造电子元件的方法中的第四个工艺步骤；
图7E示出在根据本发明实施例的用于制造电子元件的方法中的第五个工艺步骤；
图7F示出在根据本发明实施例的用于制造电子元件的方法中的第六个工艺步骤；
图7G和图7H示出根据本发明实施例的场效应晶体管的示意性结构；
图8A和图8B示出根据本发明第二实施例的场效应晶体管的示意性结构；
图9和图9B示出根据本发明第三实施例的二极管的示意性结构；
图10示出根据本发明第四实施例的双极性晶体管的示意性结构。
具体实施方式
下面说明的本发明的扩展方案不仅涉及用于制造电子元件的方法而且涉及所述电子元件。
规定，至少一个附加的借助利用掺杂原子的掺杂的掺杂区被构造为ESD区，所述ESD区用于防止静电产生的放电。换句话说，至少一个掺杂区或ESD区被构造为ESD注入。
可以被理解为本发明的一个或多个实施例的基础的知识是，具有ESD注入和传统布局的电子元件、例如图1A和图1B中所示的场效应晶体管100中的泄漏电流由阱区101中的缺陷和/或位错引起。阱区中的缺陷或者位错在此情况下被理解为与衬底材料的正常的晶格结构的偏差，在硅衬底的情况下例如为与正常的金刚石晶格结构的偏差。当掺杂原子借助离子注入方法被引入时，阱区中的这种缺陷或位错例如作为用掺杂原子进行掺杂的结果而产生。
阱区中由于注入掺杂原子而产生的缺陷或位错通过接下来的ESD注入以及另一些工艺步骤被电激活并且因此引起电子元件中的泄漏电流。换句话说，阱区中的缺陷/位错形成泄漏电流路径，所述泄漏电流路径通过ESD注入变成电激活。
可以被理解为本发明的一个或多个实施例的基础的另一知识是，当至少在电子元件中的一个ESD区(或者ESD注入)下面或者至少在电子元件中的多个ESD区(ESD注入)下面持续地阻止阱区掺杂时，可以几乎完全去除电子元件中的由于阱区中缺陷或位错的产生而引起的泄漏电流，即在电子元件中至少在一个ESD区下面或者至少在多个ESD区下面采用与在衬底中相同的掺杂。借助阻止阱区掺杂也实现，至少在一个ESD区下面或至少在多个ESD区下面不是与其余的阱区中相同的掺杂。在借助离子注入方法进行掺杂的情况下，可以例如在使用掺杂掩模的情况下实现阱区掺杂的阻止。
泄漏电流的减小基本上可归因于，通过阻止阱区掺杂至少阻止在ESD区(ESD注入)下面构成位错或缺陷。
根据本发明的示例性的扩展方案，提供一种新颖的电子元件制造方法，其中阱区中可能导致电子元件中的不希望的泄漏电流的缺陷或位错的产生可以借助所述方法例如通过以下方式来抑止，即在所述方法的整个持续时间期间至少在ESD区下面抑止或者阻止阱区掺杂，以致不仅在所述方法的整个持续时间期间而且在所述方法结束后所阻止的区域中的掺杂浓度对应于衬底的掺杂浓度。
根据本发明的扩展方案，在用于制造电子元件的方法中提供衬底，该衬底例如由碳和/或由硅和/或由锗和/或IV-IV半导体材料和/或由III-V半导体材料和/或II-VI半导体材料构成。
根据另一扩展方案规定，所述衬底由IV-IV半导体材料构成，其中IV-IV半导体材料可以例如是SiC和/或SiGe。
根据本发明的另一扩展方案，所述衬底借助利用掺杂原子的掺杂来掺杂，其中所述衬底可以是p掺杂或n掺杂的。衬底的p掺杂可以例如通过引入硼原子来实现，衬底的n掺杂可以例如通过引入氮原子和/或砷原子和/或磷原子来实现。衬底的掺杂可以例如借助离子注入方法来实现。
根据本发明的另一扩展方案，在用于制造电子元件的方法的范围内借助利用掺杂原子的掺杂在衬底中构造一个或多个掺杂阱区。在此情况下，各个阱区可以是p掺杂或n掺杂的。在多个阱区的情况下，第一阱区可以例如是p掺杂的，而第二阱区可以同样是p掺杂的或者是n掺杂的。相反，不仅第一阱区而且第二阱区都可以是n掺杂的。在这方面，应注意的是，可以任意地调换阱区的标记并且不包含固定的编号。上述考虑按意义也适用于多于两个的阱区的构造。
根据本发明的另一扩展方案，一个或多个阱区的构造借助离子注入方法来实现。一个阱区或多个阱区的p掺杂可以例如通过引入硼原子来实现，而一个阱区或者多个阱区的可能的n掺杂可以例如通过引入氮原子和/或砷原子和/或磷原子来实现。
根据本发明的另一扩展方案，在用于制造电子元件的方法中在衬底的预定位置上的阱区掺杂被抑止或者换句话说被阻止。
通过阻止在衬底的预定位置上的阱区掺杂来实现，在这些位置上掺杂浓度对应于衬底的掺杂浓度，而不对应于其余的一个阱区或者其余的多个阱区的掺杂浓度。
在本发明的另一扩展方案中规定，一个阱区或多个阱区的掺杂借助离子注入方法或者简而言之通过离子注入来实现。在衬底的预定位置上的阱区掺杂的阻止可以例如通过以下方式来实现，即在离子注入时使用掺杂掩模或者注入掩模。
根据本发明的另一扩展方案，至少在衬底中这样的位置上实现阱区掺杂的阻止，这些位置位于至少一个要在另一工艺步骤中构造的附加的掺杂区下面。在此，至少一个要在另一工艺步骤中构造的附加的掺杂区可以被构造为ESD区或者ESD注入，所述ESD区用于防止静电产生的放电。
利用至少在被构造为ESD区的附加的掺杂区下面阻止阱区掺杂来实现，在要在另一工艺步骤中构造的ESD区的下面不形成缺陷或者位错，所述缺陷或位错在随后的工艺步骤期间可以被激活并且可能导致不希望的泄漏电流。
此外，在用于制造电子元件的方法的范围内规定，在衬底中借助利用掺杂原子的掺杂来构造电子元件的至少一个连接区。在此情况下，这些连接区可以是p掺杂或n掺杂，其中关于各个连接区的掺杂，与关于阱区的掺杂的考虑类似的考虑适用，即可以仅仅构造n掺杂连接区或仅仅构造p掺杂连接区，或者可以构造至少一个p掺杂连接区以及至少一个n掺杂连接区。所述掺杂可以例如借助离子注入方法来实现，其中连接区的p掺杂可以例如通过将硼原子引入到衬底中来实现，而n掺杂可以例如通过引入氮原子和/或砷原子和/或磷原子来实现。
此外，在用于制造电子元件的方法的范围内规定至少一个附加的掺杂区的构造，其中至少一个附加的掺杂区的构造借助利用掺杂原子的掺杂来实现。此外规定，至少一个附加的掺杂区至少被构造在电子元件的一个或者多个连接区的下面。
规定，至少一个附加的掺杂区被构造为ESD区，所述ESD区用于防止静电产生的放电。明显地，至少一个在用于制造电子元件的方法的范围内被构造的掺杂区可以是ESD注入。
根据本发明的另一扩展方案规定，电接触电子元件的至少一个连接区，所述电子元件是借助用于制造电子元件的方法制造的。
根据另一扩展方案，借助构造至少一个自对准硅(Salizid)层来实现至少一个连接区的电接触。
根据本发明的另一扩展方案规定，在使用掩模的情况下实现自对准硅层的构造，所述自对准硅层用于电接触电子元件的连接区。
根据本发明的另一扩展方案，所述电子元件被构造为场效应晶体管。在此，所述场效应晶体管可以是MOS场效应晶体管，所述场效应晶体管尤其可以是PMOS场效应晶体管或NMOS场效应晶体管。
在本发明的另一扩展方案中规定，所述电子元件被构造为NMOS场效应晶体管。在这种情况下，所述衬底是p掺杂的，其中衬底掺杂可以例如在1015cm-3与1018cm-3之间。此外，阱区是p掺杂的，其中阱区掺杂可以例如在1016cm-3与1019cm-3之间，连接区是n掺杂的，其中连接区的掺杂可以例如在1017cm-3与1021cm-3之间，被构造为ESD区的附加的掺杂区是p掺杂的，其中ESD区的掺杂可以例如在1015cm-3与1020cm-3之间。
根据本发明的另一扩展方案规定，所述电子元件被构造为PMOS场效应晶体管。在这种情况下所述衬底是n掺杂的，其中衬底掺杂可以例如在1015cm-3与1018cm-3之间。此外，阱区是n掺杂的，其中阱区掺杂可以例如在1016cm-3与1019cm-3之间，连接区是p掺杂的，其中连接区的掺杂可以例如在1017cm-3与1021cm-3之间，被构造为ESD区的附加的掺杂区是n掺杂的，其中ESD区的掺杂可以例如在1015cm-3与1020cm-3之间。
根据本发明的另一扩展方案规定，所述电子元件被构造为二极管，其中所述二极管可以是pn二极管或pin二极管或者肖特基二极管。
根据本发明的另一扩展方案，所述电子元件被构造为双极性晶体管。
根据本发明的另一个扩展方案，提供一种用于制造电子元件的方法，其中所述方法具有：借助引入掺杂原子来对衬底进行掺杂；在所述衬底中构造电子元件的至少一个连接区；至少在至少一个连接区下面构造至少一个附加的掺杂区，其中至少一个附加的掺杂区被构造为ESD区，所述ESD区用于防止静电产生的放电；以及在所述衬底中构造至少一个阱区，其中至少在至少一个附加的掺杂区下面阻止阱区掺杂，这样使得每个所阻止的区域中的掺杂浓度直到电子元件的制造结束时保持不变。
本发明的优点可以在以下方面看到，即根据本发明的示例性的扩展方案提供一种具有ESD保护装置的电子元件，在所述电子元件中例如泄漏电流大大提高或泄漏电流剧烈分散的不利效应被减小。
在制造现代电子元件时，必要的是防止敏感元件由于电流而损坏，所述电流可能由于元件中的静电放电(electrostatic discharge，简写ESD)而产生。例如在由例如二极管或晶体管的半导体元件构成的集成电路中ESD是最常见的故障原因之一。
例如，MOS晶体管(金属氧化物半导体)的栅极连接具有1012Ω-1013Ω数量级的很高的输入阻抗。此外，栅极氧化物的击穿电压为大约10V-20V，其中随着氧化物层的厚度减小，击穿电压同样减小。另一方面，可能由于在制造电子元件时所参与的机器或人员的静电充电而产生1.5kV数量级的静电电势。
具有上述数量级的静电电势的、静电充电的机器或静电充电的人员与MOS晶体管或另一电子元件的输入端子的接触因此可以容易地触发该元件的具有可能致命的后果(例如完全失效)的静电放电(ESD)。
图1A和图1B示意性地一次作为俯视图(图1A)以及作为沿图1A中用虚线画出的切割线A-A′的横截面(图1B)示出具有两个ESD区或ESD注入105的场效应晶体管100的传统结构，所述ESD区或ESD注入用于防止静电产生的放电。
场效应晶体管100通过以下方式来构造，即在衬底101中借助利用掺杂原子的掺杂来构造掺杂阱区102。在n沟道场效应晶体管的情况下，阱区102是p掺杂的，在p沟道场效应晶体管的情况下阱区102相应地是n掺杂的。此外，图1A和图1B中所示的场效应晶体管100具有两个源极/漏极连接区104，所述源极/漏极连接区可以分别通过自对准硅区106和一个或多个接触孔107电接触。
自对准硅化(Salizidierung)可以例如借助掩模这样来实现，使得图1A中通过点划线标出的区域B、C和D禁止(ausnehmen)、即阻止自对准硅化。
在n沟道场效应晶体管的情况下，这两个源极/漏极连接区104是n掺杂的，在p沟道场效应晶体管的情况下，这两个源极/漏极连接区相应地是p掺杂的。此外，所述场效应晶体管100具有栅极连接区103。
在这两个源极/漏极连接区104中的每一个下面分别借助利用掺杂离子的掺杂来构造ESD区或者ESD注入105，所述ESD区105用于防止静电产生的放电。在图1A中的俯视图中，这两个位于源极/漏极连接区下面的ESD区105通过虚线示出。在n沟道场效应晶体管的情况下，ESD区105是p掺杂的，在p沟道场效应晶体管的情况下，ESD区105相应地是n掺杂的。
现在，ESD区或ESD注入105的作用在于，减小ESD区105下面的击穿电压。由此改善保护效果、使电流均匀并且将其从灵敏的栅极连接区103引到深处。
以传统方式构造的ESD注入的缺点是晶体管的经常强烈地提高的泄漏电流以及晶体管特性的大的分散性。
图2针对具有ESD注入和传统布局、即如图1A和图1B中示意性地示出的布局的NMOS晶体管示出泄漏电流Idoff与沟道长度Ldrawn、即两个源极/漏极连接区之间的间距的相关性。示出了，除很小的沟道长度以外，泄漏电流独立于沟道长度强烈分散，部分地超过最多四个数量级。尤其是观察不到，泄漏电流随着沟道长度增加而系统地减小。
相反，图3针对不具有ESD注入的NMOS晶体管示出泄漏电流Idoff与沟道长度Ldrawn的相关性。清楚地看到泄漏电流的显著更小的分散性，对于所有被检查的沟道长度来说所述分散性明显小一个数量级。此外，观察到：与图2中所示的具有ESD注入的NMOS晶体管的特性不同，泄漏电流随着不具有ESD注入的NMOS晶体管的沟道长度增加而系统地减小。
在图4中绘出了不具有ESD注入的晶体管(正方形)和具有ESD注入和传统布局的晶体管(菱形)的平均泄漏电流Idoff_Medium，其中分别确定了三个不同制造批次(Lot)的平均值。清楚地看到：在所有制造批次中具有ESD注入的晶体管的平均泄漏电流明显高于不具有ESD注入的晶体管的平均泄漏电流，其中差别为至少一个数量级并且在三个制造批次之一中所述差别大于两个数量级。
从图2至图4可以看出，在采用传统布局的情况下在电子元件中用于防止静电产生的放电的ESD注入的使用仅仅有条件地带来一些优点，因为所实现的ESD防护效果随着例如明显提高的泄漏电流以及泄漏电流的强烈分散性的不利副作用而出现。具有ESD注入和传统布局的电子元件中的提高的泄漏电流显著地使这些元件在具有小的电流消耗的产品(例如基带产品)和对泄漏电流敏感的电路(例如模拟电路)中的应用变得困难。此外，泄漏电流由于其静态特性而只能被不充分地建模。
在此应提及的是，上面根据场效应晶体管的例子所进行的考虑类似地可以推广到另外的电子元件、尤其是另外的半导体元件、例如二极管(pn二极管、pin二极管、肖特基二极管)或双极性晶体管。
图5作为俯视图示出场效应晶体管的p掺杂阱区504的TEM(透射电子显微镜)照片501，其中所检查的样本的厚度为3μm。在TEM照片501中，可以看到作为黑线的、p掺杂阱区504内的晶格结构中的位错或缺陷505。
此外，在图5中描绘了横截面502的放大视图，所述横截面502源于TEM照片501中的两条实线之间的区域。横截面502同样借助TEM被拍摄，其中所检查的样本的厚度为2μm。在该横截面的照片中再次可以看到作为黑线的、p掺杂阱区504中的位错或缺陷505。此外，从TEM照片501以及TEM照片502中可以看到，在p掺杂阱区504中位错或缺陷505与衬底表面成角度地分布，即位错或缺陷505相对于衬底表面倾斜地分布，尤其是位错或缺陷505与衬底表面不平行并且不垂直地分布。
此外，图5示出横截面502的TEM照片的局部放大503，在所述局部放大503中这些位错或缺陷505作为黑线标出。
图6中的曲线图600示出在具有ESD注入和不同制造工艺的n沟道晶体管的情况下n+扩散的泄漏电流Ileak的分布。在横坐标上绘有泄漏电流的强度，而在纵坐标上绘有晶体管的百分比数，这些晶体管具有小于或者等于横坐标上的相应值的泄漏电流，即图6中的曲线图600示出泄漏电流的累积频率分布。
从图6中看出，大约40％的、在使用传统工艺顺序的情况下制造的晶体管(在曲线图中通过测量曲线605表示)具有大大提高的泄漏电流。通过改变例如注入剂量或注入能量的工艺参数(在曲线图中通过测量曲线602、603、604和606表示)可以部分地稍微减少具有高泄漏电流的元件的份额，但是原理特性保持不变。此外，电子元件的ESD强度通过刚才所述的方法被大大降低。
图6中的测量曲线601示出n沟道晶体管的泄漏电流特性，所述n沟道晶体管是借助根据本发明实施例的用于制造电子元件的方法来制造的。根据所述方法的实施例，阱区掺杂在n沟道晶体管的ESD区下面被阻止。如根据图6中的测量曲线601认识到的，可以通过在ESD注入的下面阻止阱区(在该情况下为p掺杂阱区)来明显地减小泄漏电流、即减小一个数量级以上。同时，在所述方法中ESD强度得到保持。
图6中所示的测量结果表明，通过阻止在电子元件的一个ESD区下面或者多个ESD区下面的阱区可以实现泄漏电流的所希望的减小(对照图6中的测量曲线601)，其中同时实现高的ESD强度。
下面，借助图7A至图10更详细地说明本发明的实施例。这些图中所示的图片是示意性地并且因此不是按正确比例的。
接着，借助图7A至图7G来说明根据本发明实施例的用于制造电子元件(在所示的例子中为n沟道场效应晶体管)的方法。
为了制造n沟道场效应晶体管700，在图7A中所示的第一工艺步骤中提供衬底701并且接着通过引入掺杂原子来进行p掺杂。所述衬底可以例如是硅衬底。例如通过离子注入来实现该掺杂，其中例如硼原子可以被用作掺杂原子。
在图7B中所示的第二工艺步骤中，在衬底701中借助利用掺杂离子的掺杂来构造p掺杂阱区702。与在对衬底701进行掺杂的情况下类似，借助离子注入方法来实现阱区702的掺杂，其中硼原于可以被用作掺杂原子。在阱区702的掺杂期间，禁止或者阻止预定区域708进行阱区掺杂。这通过在离子注入期间使用掺杂掩模来实现。因此，被禁止或者阻止阱区掺杂的区域708具有与衬底701相同的掺杂，而掺杂阱区702具有另一掺杂。
在图7C中所示的第三工艺步骤中，在中心区上、换句话说基本上在掺杂阱区的中心构造栅极连接区703。为了构造栅极连接区703，可以使用沉积方法和/或结构化方法。
在图7D中所示的第四工艺步骤中，借助利用掺杂离子的掺杂在所述衬底中构造两个n掺杂连接区704，所述连接区704用作n沟道场效应晶体管700的源极/漏极连接区。例如通过离子注入来实现所述掺杂，其中例如氮原子和/或砷原子和/或磷原子可以被用作掺杂原子。在这种情况下，这两个源极/漏极连接区704分别被构造在被阻止阱区掺杂的区域708上面。
在图7E中所示的第五工艺步骤中，借助利用掺杂原子的掺杂在所述衬底中构造两个附加的p掺杂区705，所述附加的掺杂区705被构造为ESD区并且用于防止静电产生的放电。例如通过离子注入来实现所述掺杂，其中例如硼原子可以被用作掺杂原子。在这种情况下，这两个ESD区705分别被这样构造在场效应晶体管700的两个源极/漏极连接区之一的下面，使得在这两个ESD区705中的每一个ESD区下面分别构造有被排除或阻止阱区掺杂的区域708。
明显地，也即构造两个从下向上分布的层序列，所述层序列分别具有被阻止阱区掺杂的区域708、被构造为ESD区的附加的掺杂区705以及源极/漏极连接区704。被阻止阱区掺杂的区域708的横向扩展在所示的实施例中与被构造在其上的ESD区705的横向扩展完全一样大。但是这不是必要的特性。被阻止阱区掺杂的区域708的横向扩展同样可以大于或小于相应的ESD区705的横向扩展。
在图7F中所示的第六工艺步骤中，场效应晶体管的这两个源极/漏极连接区704通过自对准硅化分别与自对准硅层706电接触。自对准硅化可以例如在使用掩模的情况下这样来实现，使得预定区域被禁止、即被阻止进行自对准硅化。
在第七工艺步骤中，分别通过一个或多个接触孔707来电接触被构造在这两个源极/漏极连接区704上的自对准硅层706。图7G和图7H示出在构造了接触孔707后的场效应晶体管700。图7H示出通过上面所说明的工艺步骤所构造的场效应晶体管700的俯视图或布局，而图7G中所示的视图作为沿着图7H中的虚线A-A′的横截面视图而得到。图7H中的被源极/漏极连接区704遮盖的ESD区705和被禁止阱区掺杂的区域708通过用虚线画出的轮廓线来表示。此外，在图7H中自对准硅阻止区F、G和H、即被禁止自对准硅化的区域通过用点划线画出的轮廓线来表示。
图8A和图8B示出本发明的另一实施例。
示出了被构造为n沟道场效应晶体管800的电子元件，所述n沟道场效应晶体管800与图7A和图7B中的场效应晶体管类似。图8B示出根据本发明的n沟道场效应晶体管的俯视图或布局，而图8A中所示的视图作为沿着图8B中的虚线A-A′的横截面视图而得到。
图8A和图8B中所示的n沟道场效应晶体管800与图7G和图7B中所示的n沟道场效应晶体管700的主要区别在于，在n沟道场效应晶体管800中被禁止阱区掺杂的区域708具有比被构造在其上的ESD区705更大的横向扩展。
被禁止阱区掺杂的区域708明显地在侧旁超出被构造为ESD区的附加的掺杂区705，其中根据本发明的示例性的扩展方案，被禁止阱区掺杂的区域708在侧旁超出ESD区705大约250nm。
被禁止阱区掺杂的区域708的更大的横向扩展导致掺杂阱区702中的位错或缺陷也不到达ESD区705，所述位错或缺陷与衬底表面成角度地分布。
清晰地表达，也即防止掺杂阱区702中的倾斜分布的位错或缺陷与ESD区705之间的接触。
图9A和图9B示出根据本发明的另一实施例的二极管900。图9B示出根据本发明的二极管的俯视图或布局，而图9A中所示的视图作为沿着图9B中的虚线A-A′的横截面视图得到。
所述二极管900具有p掺杂衬底901，在该衬底901中构造有同样p掺杂的阱区902。此外，所述二极管900具有第一连接区903以及第二连接区904，所述第一连接区是p掺杂的，所述第二连接区是n掺杂的。二极管900的这两个连接区903和904分别通过硅层906和一个或多个接触孔907来电接触。在n掺杂的第二连接区904的下面构造有附加的掺杂区905，所述附加的掺杂区被构造为ESD区并且用于防止静电产生的放电。在图9B中的俯视图中，被第二连接区904遮盖的ESD区905通过虚线来表示。
此外，二极管900具有被禁止阱区掺杂的区域908，所述区域908被构造在ESD区905的下面并且具有比ESD区905更大的横向扩展，即被禁止阱区掺杂的区域908在侧旁超出ESD区905。由此防止，倾斜地分布在阱区902中的位错或者缺陷与ESD区905可能形成接触。在图9B中的俯视图中，被禁止阱区掺杂的区域908通过虚线来表示。
图10示出根据本发明的另一实施例的双极性晶体管1000。所述双极性晶体管1000具有p掺杂阱区1001，所述阱区1001被构造在掺杂衬底(未示出)中。阱区1001的掺杂可以例如在使用离子注入方法的情况下来实现。硼原子可以被用作用于对阱区1001进行掺杂的掺杂原子。此外，在双极性晶体管1000的p掺杂阱区1001中构造n掺杂的第一连接区1002、同样n掺杂的第二连接区1003以及p掺杂的连接区1004。n掺杂的第一连接区1002通过第一隔离层1005与n掺杂的第二连接区1003分离，第一隔离层1005可以例如由氧化硅构成。此外，n掺杂的第一连接区1002以背对第一隔离层1005的一侧紧靠着第二隔离层1006，第二隔离层1006可以例如由氧化硅构成。n掺杂的第二连接区1003以背对第一隔离层1005的一侧紧靠着p掺杂的连接区1004。p掺杂的连接区1004又以背对n掺杂的第二连接区1003的一侧紧靠着第三隔离层1007，所述第三隔离层1007可以例如由氧化硅构成。可以分别通过一个或多个接触层1008来电接触n掺杂的第一连接区1002和n掺杂的第二连接区1003。在n掺杂的第一连接区1002的下面构造有附加的p掺杂区1009，所述附加的p掺杂区1009被构造为ESD区并且用于防止静电产生的放电。在通过虚线示出轮廓的区域1010中阻止阱区掺杂。所述阻止可以在使用掺杂掩模的情况下实现。由于在区域1010中对阱区掺杂的阻止而导致p掺杂ESD区1009下面的区域中的掺杂浓度对应于衬底掺杂浓度。通过在区域1010中阻止阱区掺杂来实现，在ESD区1009下面的区域中不构成位错或缺陷，所述位错或者缺陷可能导致双极性晶体管1000中的不希望的泄漏电流。
虽然详细说明了示例性的扩展方案和它们的优点，但是应该注意的是，在不偏离如通过所附的权利要求所定义的本发明的本质和范围的情况下能够进行多种改变、替代和更新。例如熟悉专业领域的人员可轻松地看到，可以这样改变在此所说明的很多特征、功能、工艺和材料，使得所进行的改变还在本发明的范围内。此外，并不打算将本发明的范围限制于工艺、机器、制造、材料组成、装置、方法和步骤的特殊扩展方案，这些特殊扩展方案在说明书中被提及。如普通专业人士可以容易地从本发明的公开内容中得知的那样，根据本发明可以使用目前存在或者稍后研发的并且执行与在此所说明的相应扩展方案基本上相同的任务或者实现与在此所说明的相应扩展方案基本上相同的结果的工艺、机器、制造方法、材料组成、装置、方法或步骤。因此，所附的权利要求旨在在其范围内包括这样的工艺、机器、制造方法、材料组成、装置、方法或步骤。
Claims (25)
1.用于制造电子元件的方法，具有：
●借助引入掺杂原子来对衬底进行掺杂；
●在所述衬底中借助利用掺杂原子的掺杂来构造电子元件的至少一个连接区；
●至少在所述至少一个连接区的下面借助利用掺杂原子的掺杂来构造至少一个附加的掺杂区，其中所述至少一个附加的掺杂区被构造为ESD区，所述ESD区用于防止静电产生的放电；
●在所述衬底中借助利用掺杂原子的掺杂来构造至少一个阱区，其中至少在所述至少一个附加的掺杂区的下面阻止阱区掺杂，这样使得每个被阻止阱区掺杂的区域中的掺杂浓度在所述方法结束时对应于所述衬底的掺杂浓度。
2.根据权利要求1所述的方法，其中，所述衬底由
●碳和/或
●硅和/或
●锗和/或
●IV-IV半导体材料和/或
●III-V半导体材料和/或
●II-VI半导体材料构成。
3.根据权利要求1所述的方法，其中，所述衬底和/或至少一个连接区和/或至少一个附加的掺杂区和/或至少一个阱区的掺杂借助离子注入方法来实现。
4.根据权利要求1所述的方法，其中，阱区掺杂的阻止在使用掺杂掩模的情况下实现。
5.根据权利要求1所述的方法，其中，电接触所述至少一个连接区。
6.根据权利要求5所述的方法，其中，所述至少一个连接区的电接触借助构造至少一个自对准硅层来实现。
7.根据权利要求6所述的方法，其中，所述至少一个自对准硅层的构造在使用掩模的情况下实现。
8.用于制造电子元件的方法，具有：
●借助引入掺杂原子来对衬底进行掺杂；
●在所述衬底中构造电子元件的至少一个连接区；
●至少在所述至少一个连接区的下面构造至少一个附加的掺杂区，其中所述至少一个附加的掺杂区被构造为ESD区，所述ESD区用于防止静电产生的放电；
●在所述衬底中构造至少一个阱区，其中至少在所述至少一个附加的掺杂区的下面阻止阱区掺杂，这样使得每个被阻止的区域中的掺杂浓度直到所述电子元件的制造结束时保持不变。
9.根据权利要求8所述的方法，其中，所述衬底由
●碳和/或
●硅和/或
●锗和/或
●IV-IV半导体材料和/或
●III-V半导体材料和/或
●II-VI半导体材料构成。
10.根据权利要求8所述的方法，其中，通过构造至少一个自对准硅层来电接触所述至少一个连接区。
11.根据权利要求10所述的方法，其中，所述至少一个自对准硅层的构造在使用掩模的情况下实现。
12.一种电子元件，具有：
●掺杂衬底；
●至少一个借助利用掺杂原子的掺杂所构造的连接区；
●至少一个附加的掺杂区，所述至少一个附加的掺杂区至少被构造在所述至少一个连接区的下面，其中所述至少一个附加的掺杂区被构造为ESD区，用于防止静电产生的放电；
●至少一个借助利用掺杂原子的掺杂所构造的阱区，这样来构造所述阱区，使得至少在所述至少一个附加的掺杂区的下面阻止阱区掺杂。
13.根据权利要求12所述的电子元件，其中，所述衬底由
●碳和/或
●硅和/或
●锗和/或
●IV-IV半导体材料和/或
●III-V半导体材料和/或
●II-VI半导体材料构成。
14.根据权利要求12所述的电子元件，其中，所述至少一个连接区被电接触。
15.根据权利要求14所述的电子元件，其中，所述至少一个连接区的电接触借助自对准硅层来实现。
16.根据权利要求12所述的电子元件，其中，所述电子元件被构造为pn二极管或pin二极管或肖特基二极管。
17.根据权利要求12所述的电子元件，其中，所述电子元件被构造为双极性晶体管。
18.根据权利要求12所述的电子元件，其中，所述电子元件被构造为场效应晶体管。
19.根据权利要求18所述的电子元件，其中，所述电子元件被构造为MOS场效应晶体管。
20.根据权利要求19所述的电子元件，其中，所述电子元件被构造为NMOS场效应晶体管或PMOS场效应晶体管。
21.根据权利要求20所述的电子元件，其中，所述电子元件被构造为NMOS场效应晶体管，
●具有p掺杂衬底，其中衬底掺杂为1015cm-3-1018cm-3；
●具有p掺杂阱区，其中阱区掺杂为1016m-3-1019cm-3；
●具有n掺杂连接区，其中连接区的掺杂为1017cm-3-1021cm-3；
●具有p掺杂ESD区，其中ESD区的掺杂为1015cm-3-1020cm-3。
22.根据权利要求20所述的电子元件，其中，所述电子元件被构造为PMOS场效应晶体管，
●具有n掺杂衬底，其中衬底掺杂为1015cm-3-1018cm-3；
●具有n掺杂阱区，其中阱区掺杂为1016cm-3-1019cm-3；
●具有p掺杂连接区，其中连接区的掺杂为1017cm-3-1021cm-3；
●具有n掺杂ESD区，其中ESD区的掺杂为1015cm-3-1020cm-3。
23.根据权利要求12所述的电子元件，其中，构造有至少一个p掺杂阱区。
24.根据权利要求12所述的电子元件，其中，构造有至少一个n掺杂阱区。
25.根据权利要求12所述的电子元件，其中，构造有至少一个p掺杂阱区和至少一个n掺杂阱区。
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