CN102569397A - 高电压半导体元件 - Google Patents

Abstract

本发明公开了一种高电压半导体元件，用于高电压应用，包括一掺杂源基极区、一N+源极区、一P+源极区和一栅极结构。此掺杂源基极区为P型。此N+源极区向下延伸入此掺杂源基极区。此P+源极区邻近此N+源极区并向下延伸入此掺杂源基极区，且相较于此掺杂源基极区是具有较重掺杂。此栅极结构耦接至此N+源极区且邻近此P+源极区。

Description

高电压半导体元件

技术领域

本发明是有关于一种高电压金属氧化物半导体(HV MOS)元件，且特别是有关于一种横向双扩散金属氧化物半导体(LD MOS)元件，用于增加安全操作区域。

背景技术

运用一种双极性-CMOS(互补金属氧化物半导体)-DMOS(双扩散金属氧化物半导体)(以下简称“BCD”)的工艺，功率集成电路可作为高电压、高功率和高积体密度的应用。在BCD工艺中，一种高电压N型MOS(HVNMOS)，例如横向双扩散N型MOS(LDNMOS)或扩展漏极N型MOS(EDNMOS)，于测量安全操作区域(SOA)的烧坏测试(burn-out test)方面是不佳。

请参照图1，其绘示现有技术的HV LDNMOS元件10的剖面视图。HV LDNMOS元件10包括两个LDNMOS晶体管10A和10B。在以下的描述将针对LDNMOS晶体管10A和10B其中之一作说明，但其叙述是适用于说明两者而可互相参照。

LDNMOS晶体管10A包括工作件20。工作件20包括P型硅衬底21、N型埋层(NBL)区22、外延生长硅层23、掺杂高电压N型阱(HV NW)区24以及场氧化层(FOX)隔离区251和252。P型硅衬底21是提供为被NBL区22覆盖，NBL区22是由常见的方法所形成。在NBL区22形成之后，外延生长硅层23沉积在NBL区22与P型硅衬底21之上，用以形成各种掺杂区域。例如，在外延生长硅层23形成之后，进行离子注入来形成掺杂HV NW区24，以及进行LOCOS工艺来形成FOX隔离区251和252。

进行后续常见的工艺于工作件20当中形成掺杂NW区31、P型基极区15、N+漏极区32、N+源极区16、P+基极接触区17以及P+衬底主体区33。此外，栅极结构18以及金属接触351和352，是形成于工作件20的一上表面201之上。

请参照图2，其绘示图1中HV LDNMOS元件10的上视图。图1中的剖面视图是由图2中位于剖切线A-A’的剖面而得。如图2所示，金属接触351包括多个部分3511、3512、3513、......、3514，金属接触351连接N+源极区16至P+基极接触区17用以形成源极端。金属接触352包括多个部分3521、3522、......、3523，金属接触352连接至N+漏极区32用以形成漏极端。P+基极接触区17设置于两个N+源极区16之间。栅极结构18设置于工作件20上。

请参照图3和图4，其分别绘示图1中HV LDNMOS元件10的第一晶体管性能和第二晶体管性能。图3表示在栅极-源极电压Vgs的范围从2伏特至20伏特以电压间距为1.6364伏特逐步改变的情况下，在漏极-源极电压Vds范围从0至47伏特(x轴)下所测试得的漏极-源极电流Idd(单位为安培)(y轴)的图形，其中HV LDNMOS元件10是配置为一电路包括LDNMOS晶体管10A和10B以并联连接。

图4表示在栅极-源极电压Vgs的范围从2伏特至20伏特以电压间距为1.6364伏特逐步改变的情况下，在漏极-源极电压Vds范围从0至48伏特(x轴)下所测试得的漏极-源极电流Idd(单位为安培)(y轴)的图形，其中HV LDNMOS元件10相同于图3的HV LDNMOS元件10。HV LDNMOS元件10在栅极-源极电压Vgs和漏极-源极电压Vds分别等于13.1伏特和48伏特的操作点下烧坏。以图3和图4来看，HV LDNMOS元件10的SOA具有以下特性：栅极-源极电压Vgs的安全操作范围为0至20伏特，漏极-源极电压Vds的安全操作范围为0至47伏特。

HV LDNMOS元件10具有其它特性：在栅极-源极电压Vgs和漏极-源极电压Vds分别等于5伏特和0.2伏特的操作点下，接通电阻Ron为98mΩ-mm²。阈值电压为1.39伏特。零栅极电压漏极电流Ioff为27pA。在栅极-源极电压Vgs和漏极电流Idd分别等于0和1μA的操作点下，漏极-源极电压其击穿电压Vbd为58.7伏特。在栅极-源极电压Vgs和漏极-源极电压Vds分别等于20伏特和40伏特的操作点下，饱和漏极电流Idsat为18mA。

HV LDNMOS元件10可用于功率电子应用，例如LCD驱动器、功率转换以及消费性音响。高电压应力和高电流应力经常发生于此些应用的切换电路中。因此，必须进一步改善HV LDNMOS元件10的SOA。

发明内容

本发明是有关于通过降低寄生双载子结晶体管的基极电阻以及热空穴电流聚集，来加宽HV LDNMOS元件的SOA。

根据实施例的一方面，提出一种半导体元件。该半导体元件包括一掺杂源基极区、一N+源极区、一P+源极区和一栅极结构。该掺杂源基极区是P型。该N+源极区向下延伸入该掺杂源基极区。该P+源极区邻近该N+源极区，并向下延伸入该掺杂源基极区，且相较于该掺杂源基极区是具有较重掺杂。该栅极结构耦接至该N+源极区且邻近该P+源极区。

根据实施例的另一方面，提出一种半导体元件。该半导体元件包括一掺杂源基极区、一N+源极区、一P+源极区和一栅极结构。该掺杂源基极区是P型。该N+源极区设置于该掺杂源基极区中。该P+源极区邻近该N+源极区，并设置于该掺杂源基极区中，且相较于该掺杂源基极区是具有较重掺杂。该栅极结构邻近该P+源极区。

根据实施例的再一方面，提出一种半导体元件。该半导体元件包括一掺杂源基极区、一P+源极区、一N+源极区和一栅极结构。该掺杂源基极区是N型。该P+源极区设置于该掺杂源基极区中。该N+源极区邻近该P+源极区，并设置于该掺杂源基极区中，且相较于该掺杂源基极区是具有较重掺杂。该栅极结构邻近该N+源极区。

为了对实施例的上述及其它方面有更佳的了解，下文特举较佳实施例子，并配合所附图式，作详细说明如下。

附图说明

图1绘示现有技术的HV LDNMOS元件的剖面视图。

图2绘示图1中HV LDNMOS元件10的上视图。

图3和图4分别绘示图1中HV LDNMOS元件的第一晶体管性能和第二晶体管性能。

图5绘示根据第一实施例的半导体元件的上视图。

图6和图7分别绘示图5中半导体元件的第一剖面视图和第二剖面视图。

图8绘示图5中半导体元件的晶体管性能。

图9绘示根据第二实施例的半导体元件的上视图。

【主要元件符号说明】

10：HV LDNMOS元件

10A、10B：LDNMOS晶体管

15：P型基极区

16：N+源极区

17：P+基极接触区

18：栅极结构

20、50：工作件

201、501：上表面

21：P型硅衬底

22：N型埋层(NBL)区

23：外延生长硅层

24：掺杂高电压N型阱(HV NW)区

251、252：场氧化层(FOX)隔离区

31：掺杂NW区

32、62：N+漏极区

33：P+衬底主体区

351、352、651、652：金属接触

3511、3512、3513、......、3514：金属接触351的多个部分

3521、3522、......、3523：金属接触352的多个部分

40、40A、40B、70、70A、70B：半导体元件

40A1、40B1：N型晶体管

41：源极

42：漏极

446：侧壁

45：掺杂源基极区

46：N+源极区

461、462、463、464、761、762、763、764、765：N+源极区的源极子区域

47：P+源极区

471：P+源极区的基底子区域

472、473、474、475、476、771、772、773、774：P+源极区的子区域

48：栅极结构

481：栅介电层

482：栅电极层

483：介电质间隔物

487：栅极结构的边缘

51：半导体衬底

511：表面

52、61：掺杂区

53：外延半导体层

54：漂流区

551、552：隔离区

63：衬底主体区

64：通道区

6511、6512、6513、......、6514：金属接触651的多个部分

6521、6522、......、6523：金属接触652的多个部分

67：轻掺杂区

871、872、873、874：间隔

D1：轻掺杂区67的深度

D2：N+源极区46的深度

D3：P+源极区47的深度

Idd：漏极-源极电流

Q1：NPN寄生BJT

Rb：基极电阻

Vds：漏极-源极电压

Vgs：栅极-源极电压

具体实施方式

实施例将参照以下的例子作更具体地描述。需注意的是，以下在此提出的较佳实施例的描述仅为了举例和描述，并非详尽无遗，或限制于所揭露的具体形式。

以下将描述实施例关于较佳例子的详细内容，亦即一种高电压双扩散MOS(HV DMOS)元件。然而，实施例也可应用于其它晶体管结构和其制造方法。虽然各图中所示为两个晶体管，可以有许多个晶体管同时形成于单一半导体工作件之上(未标示)。根据此些实施例，虽然此处是描述N通道半导体元件，通过将N通道半导体元件的N型和P型分别取代为P型和N型，可应用为P通道半导体元件。

请参照图5、图6和图7。图5绘示根据第一实施例的半导体元件40的上视图。图6和图7分别绘示图5中半导体元件40的第一剖面视图和第二剖面视图。图6中的第一剖面视图是由图5中位于剖切线B-B’的剖面而得，图7中的第二剖面视图是由图5中位于剖切线C-C’的剖面而得。如图5、图6和图7所示，半导体元件40包括两个半导体元件40A和40B，例如两个晶体管。在以下的描述将针对两半导体元40A和40B其中之一作说明，但其叙述是适用于说明两者而可互相参照。

在一实施例中，半导体元件40A包括掺杂源基极区45、N+源极区46、P+源极区47以与栅极结构48。例如，半导体元件40A和40B分别包括N型晶体管40A1和40B1。N型晶体管40A1包括掺杂源基极区45、N+源极区46、P+源极区47以与栅极结构48。掺杂源基极区45为P型。N+源极区46设置于掺杂源基极区45中。P+源极区47邻近于N+源极区46，P+源极区47设置于掺杂源基极区45中，且相较于掺杂源基极区45是具有较重掺杂。栅极结构48邻近P+源极区47。

在一实施例中，半导体元件40A包括掺杂源基极区45、N+源极区46、P+源极区47以与栅极结构48。掺杂源基极区45为P型。N+源极区46向下延伸入掺杂源基极区45。P+源极区47邻近于N+源极区46，P+源极区47向下延伸入掺杂源基极区45，且相较于掺杂源基极区45是具有较重掺杂。栅极结构48耦接至N+源极区46并且邻近P+源极区47。

在一实施例中，半导体元件40A包括工作件50其具有上表面501。工作件50更包括半导体衬底51、掺杂区52、外延半导体层53、漂流区54以及隔离区551和552。半导体衬底51具有P型及一表面511。掺杂区52为N型，且自表面511向下延伸。例如，掺杂区52为N掺杂埋层521。外延半导体层53具有P型及一上表面501，并自表面511向上延伸。

漂流区54具有N型，并自上表面501向下延伸入外延半导体层53。例如，漂流区54可为高电压N阱。例如，掺杂源基极区45自上表面501向下延伸入漂流区54，且可为双扩散区。例如，掺杂源基极区45自上表面501向下延伸入外延半导体层53，且邻接于漂流区54。N+源极区46和P+源极区47自上表面501向下延伸入掺杂源基极区45。隔离区551和552设置于工作件50中。

在一实施例中，半导体元件40A更包括掺杂区61、N+漏极区62、衬底主体区63、通道区64以及金属接触651和652。掺杂区61具有N型，且自上表面501向下延伸入漂流区54。例如，掺杂区61可为N阱。N+漏极区62自上表面501向下延伸入掺杂区61，且相较于掺杂区61是具有较重掺杂。衬底主体区63为P型，且自上表面501向下延伸入外延半导体层53，且相较于外延半导体层53是具有较重掺杂。通道区64设置于掺杂源基极区45中，在栅极结构48之下，且在N+源极区46和N+漏极区62之间。金属接触651包括多个部分6511、6512、6513、......、6514，金属接触651连接N+源极区46至P+源极区47用以形成源极端。金属接触652包括多个部分6521、6522、......、6523，金属接触652连接至N+漏极区62用以形成漏极端。

隔离区551设置于漂流区54中，且位于栅极结构48和N+漏极区62之间。隔离区551包括一场氧化层区5511和一浅沟道隔离区的其中之一(未标示)。栅极结构48设置于上表面501上，且覆盖通道区64。N型晶体管40A1包括栅极结构48、源极41以及漏极42。源极41可包括N+源极区46和P+源极区47。例如，P+源极区47可用于与掺杂源基极区45有佳的接触。漏极42可包括掺杂区61和N+漏极区62。N型晶体管40A1可自一群组选出其中之一，该群组包括横向双扩散MOS晶体管元件、扩展漏极MOS晶体管元件、双扩散漏极MOS晶体管元件以及低电压MOS晶体管元件。例如，低电压MOS晶体管元件的漏极-源极操作电压是小于12伏特。

在一实施例中，栅极结构48包括栅介电层481、栅电极层482和介电质间隔物483。栅介电层481设置于上表面501上。栅电极层482覆盖栅介电层481，其中栅介电层481和栅电极层482具有一侧壁446。介电质间隔物483形成于侧壁446上，且耦接至N+源极区46和邻近P+源极区47。例如，栅电极层482可包括一多晶硅材料。在一实施例中，栅极结构48覆盖N+源极区46的一部分和P+源极区47的一部分的至少其中之一。例如，介电质间隔物483覆盖N+源极区46的该部分和P+源极区47的该部分的至少其中之一。在一实施例中，栅极结构48邻接N+源极区46的一部分和P+源极区47的一部分的至少其中之一。例如，介电质间隔物483邻接N+源极区46的该部分和P+源极区47的该部分的至少其中之一。

在一实施例中，栅介电层481形成之后，形成栅电极层482。栅电极层482形成之后，形成N+源极区46。N+源极区46形成之后，形成P+源极区47。P+源极区47形成之后，形成介电质间隔物483。在一实施例中，半导体元件40A中的N型导电型和P型导电型可各自被P型导电型和N型导电型所取代，以形成P型半导体晶体管元件。

在一实施例中，半导体元件40A更包括一轻掺杂区67。轻掺杂区67自上表面501向下延伸入掺杂源基极区45，且支撑栅极结构48。例如，轻掺杂区67可包括一N型轻掺杂漏极(NLDD)区。例如，轻掺杂区67可包括一P型轻掺杂漏极(PLDD)区。例如，轻掺杂区67可包括一PLDD区和一NLDD区。在一实施例中，轻掺杂区67邻接介电质间隔物483。N+源极区46和P+源极区47延伸穿越轻掺杂区67，且相较于轻掺杂区67是具有较重掺杂。

在一实施例中，栅介电层481形成之后，形成栅电极层482。栅电极层482形成之后，形成轻掺杂区67。轻掺杂区67形成之后，形成介电质间隔物483。介电质间隔物483形成之后，形成N+源极区46。N+源极区46形成之后，形成P+源极区47。

在一实施例中，轻掺杂区67具有深度D1，N+源极区46具有深度D2，以及P+源极区47具有深度D3。例如，各深度D2和D3是大于深度D1。例如，深度D3可大于或匹配于深度D2。在一实施例中，半导体衬底51、掺杂区52、漂流区54、掺杂源基极区45、掺杂区61、N+源极区46和P+源极区47的剂量可分别为1012、1013～1014、1011～1012、1013、1012～1013、1015和1015(ions/cm³)等级。

如图5、图6和图7所示，N+源极区46包括多个源极子区域461、462、463和464。P+源极区47包括基底子区域471和多个突出的子区域472、473、474、475和476自基底子区域471横向地排列。各多个源极子区域461、462、463和464设置于多个突出的子区域472、473、474、475和476其中两个之间。在一实施例中，栅极结构48具有一边缘487横越N+源极区46和P+源极区47。例如，介电质间隔物483具有边缘487。

在半导体元件40A中，N+源极区46、掺杂源基极区45和漂流区54形成一NPN寄生双载子结晶体管(BJT)Q1，其具有一基极，且在金属接触651和NPN寄生BJT Q1之间具有一基极电阻Rb。基极电阻Rb可由P+源极区47和掺杂源基极区45所形成。在图1和图2中，P+基极接触区17设置于两个N+源极区16之间。在图5、图6和图7中，栅极结构48耦接至N+源极区46并且邻近P+源极区47。与图1的LDNMOS晶体管10A相比，图5的半导体元件40A的基极电阻Rb可被减少以用来降低NPN寄生BJT Q1的触发能力(triggering capability)，并通过使用扩大的P+源极区47去邻近栅极结构48，以释放掺杂源基极区45中的热空穴的电流聚集(current crowing)。透过横向地延伸P+源极区47去邻近栅极结构48，可使半导体元件40A的SOA相较于LDNMOS晶体管10A的SOA更宽。

请参考图8，其绘示图5中半导体元件40的晶体管性能。图8表示在栅极-源极电压Vgs的范围从2伏特至20伏特以电压间距为1.6364伏特逐步改变的情况下，在漏极-源极电压Vds范围从0至60伏特(x轴)下所测试得的漏极-源极电流Idd(单位为安培)(y轴)的图形，其中半导体元件40是配置为一电路包括半导体元件40A和40B以并联连接。以图8来看，半导体元件40的SOA具有以下特性：栅极-源极电压Vgs的安全操作范围为0至20伏特，漏极-源极电压Vds的安全操作范围为0至60伏特。将半导体元件40的SOA与LDNMOS晶体管10A的SOA(Vgs＝0～20V，Vds＝0～47V)相比较，可见半导体元件40的SOA在没有增加额外的掩模之下，比起LDNMOS晶体管10A的SOA更宽。

半导体元件40具有其它的特性：在栅极-源极电压Vgs和漏极-源极电压Vds分别等于5伏特和0.2伏特的操作点下，接通电阻Ron为185mΩ-mm²。阈值电压Vth为1.41伏特。零栅极电压漏极电流Ioff为29pA。在栅极-源极电压Vgs和漏极电流Idd分别等于0和1μA的操作点下，漏极-源极电压其击穿电压Vbd为58.6伏特。在栅极-源极电压Vgs和漏极-源极电压Vds分别等于20伏特和40伏特的操作点下，饱和漏极电流Idsat为7.93mA。

请参考图9，其绘示根据第二实施例的半导体元件70的上视图。如图所示，半导体元件70包括两个半导体元件70A和70B。比较图9的实施例与图5的实施例，大部分的元件的结构皆相同或相似，因此省略相同或相似结构的部分的描述。在图9中，半导体元件70A包括掺杂源基极区45、N+源极区46、P+源极区47以与栅极结构48。栅极结构48具有边缘487横越N+源极区46和P+源极区47。N+源极区46包括多个源极子区域761、762、763、764和765于边缘487的方向依序排列，这些多个源极子区域761、762、763、764和765形成至少一个间隔871、872、873和874于其间。P+源极区47包括至少一个子区域771、772、773和774设置于各自至少一个间隔871、872、873和874中。

图5的半导体元件40A和图9的半导体元件70A可用于BCD工艺中来构成LDNMOS元件或EDNMOS元件。一般而言，半导体元件40A或70A作为一HV NMOS元件。用于HV NMOS元件的半导体元件40A的P+源极区47A可变成HV PMOS元件的N+源极区，其具有与P+源极区47A相同的形状。在图5或图9中的结构并非限于形成LDNMOS元件或EDNMOS元件(其具有一LOCOS结构或一浅沟道隔离(STI)结构)，亦可应用至双扩散漏极MOS元件或低电压MOS元件，用来改善其击穿电压(on-breakdown voltage)且加宽其SOA。

综上所述，虽然实施例已以较佳例子揭露如上，然其并非用以限定实施例。本领域技术人人员，在不脱离实施例的精神和范围内，当可作各种的更动与润饰。因此，保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体元件，其特征在于，包括：

一掺杂源基极区，是P型；

一N+源极区，向下延伸入该掺杂源基极区；

一P+源极区，邻近该N+源极区，并向下延伸入该掺杂源基极区，且相较于该掺杂源基极区是具有较重掺杂；以及

一栅极结构，耦接至该N+源极区，且邻近该P+源极区。

2.根据权利要求1所述的半导体元件，其特征在于，更包括：

一工作件，具有一上表面；

一第一掺杂区，是N型，自该上表面向下延伸；

一N+漏极区，自该上表面向下延伸入该第一掺杂区，且相较于该第一掺杂区是具有较重掺杂；以及

一金属接触，连接该N+源极区至该P+源极区；其中

各该掺杂源基极区、该P+源极区和该N+源极区是自该上表面向下延伸；以及

该栅极结构被设置于该上表面之上。

3.根据权利要求2所述的半导体元件，其特征在于，该工作件更包括：

一半导体衬底，是P型，具有一第一表面；

一第二掺杂区，是N型，自该第一表面向下延伸；

一外延半导体层，是P型，具有该上表面，自该第一表面向上延伸；

一漂流区，是N型，自该上表面向下延伸入该外延半导体层；以及

一隔离区，设置于该漂流区中，并位于该栅极结构和该N+漏极区之间。

4.根据权利要求3所述的半导体元件，其特征在于，该隔离区包括一场氧化层区和一浅沟道隔离区的其中之一。

5.根据权利要求3所述的半导体元件，其特征在于，该第一掺杂区被设置于该漂流区内，该掺杂源基极区被设置于该漂流区和该外延半导体层的其中之一。

6.根据权利要求2所述的半导体元件，其特征在于，该栅极结构包括：

一栅介电层，设置于该上表面之上；

一栅电极层，覆盖该栅介电层，其中该栅介电层和该栅电极层具有一侧壁；以及

一介电质间隔物，形成于该侧壁上，耦接至该N+源极区，且邻近该P+源极区。

7.根据权利要求2所述的半导体元件，其特征在于，更包括：

一通道区，设置于该掺杂源基极区中，并位于该N+源极区和该N+漏极区之间；以及

一轻掺杂区，自该上表面向下延伸入该掺杂源基极区，且支撑该栅极结构，其中该N+源极区和该P+源极区延伸穿越该轻掺杂区，且相较于该轻掺杂区是均具有较重掺杂。

8.根据权利要求1所述的半导体元件，其特征在于，该N+源极区更包括一部分，该P+源极区更包括一部分，该栅极结构是覆盖该N+源极区的该部分与该P+源极区的该部分至少其中之一。

9.根据权利要求1所述的半导体元件，其特征在于，该半导体元件包括选自一群组之一，该群组包括一横向双扩散NMOS元件、一扩展漏极NMOS元件、一双扩散漏极NMOS元件以及一低电压NMOS元件。

10.根据权利要求1所述的半导体元件，其特征在于，

该N+源极区包括多个源极子区域；

该P+源极区包括一基底子区域和多个突出的子区域自该基底子区域横向地排列；以及

各该些多个源极子区域被设置于该些多个突出的子区域其中两个之间。

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