JPH11274488A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 狭いソース・ドレイン部の高融点金属シリサ
イド膜の低抵抗率化を可能にし、高集積で、高速化した
半導体装置およびその製造方法を提供する。 【解決手段】 サイドウォール絶縁膜１８上の下方領域
に形成したサイドウォールポリシリコン膜とソース・ド
レイン部６、７、８のソース・ドレイン層１９表面とを
一つのシリサイド化領域とすることで、ソース・ドレイ
ン部６、７、８におけるシリサイド化領域を拡大し、そ
の後サリサイド工程を行うことにより、ソース・ドレイ
ン部６、７、８に低抵抗率のＣｏＳｉ₂ 膜５４、５５、
５６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、ポリシリコンゲー
ト電極およびソース・ドレインの表面に自己整合的に高
融点金属シリサイド膜を形成する、サリサイド構造のＭ
ＯＳトランジスタを含む半導体装置およびその製造方法
に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化、高速化、
低消費電力化に伴い、半導体装置の各構成素子等の微細
化や、信号の伝搬速度や消費電力等に関係する、ゲート
電極や配線等の低抵抗化と配線相互間に存在する層間絶
縁膜等の低誘電率化等の開発が盛んに行われている。半
導体装置の高集積化のために、構成素子としてのＭＯＳ
トランジスタを微細化してゆくと、高速化の要望を満た
すためにゲート電極の低抵抗化が必要となる。また、微
細化したＭＯＳトランジスタにおける所望のＭＯＳトラ
ンジスタ特性を得るために、ソース・ドレインの拡散層
の接合を浅くしなければならず、このためソース・ドレ
インの拡散層の抵抗が問題となり、この拡散層の低抵抗
化も必要となる。

【０００３】上述の要望より、ゲート電極の低抵抗化に
は、従来のポリシリコンゲート電極の代わりに、ポリシ
リコン膜と高融点金属シリサイド膜とを積層した、所謂
ポリサイドゲート電極が用いられ、一方ソース・ドレイ
ンの拡散層の低抵抗化には、ソース・ドレインの拡散層
表面を高融点金属シリサイド膜にする方法が採られてい
る。このゲート電極のポリサイドゲート電極化と、ソー
ス・ドレインの拡散層表面の高融点金属シリサイド膜形
成を、自己整合的に同時に形成する方法、所謂サリサイ
ド法により形成する、サリサイド構造のＭＯＳトランジ
スタがある。

【０００４】通常、サリサイド構造のＭＯＳトランジス
タで、直線的なゲート電極で構成される基本セル部の概
略構成は、図５に示すような概略平面構造になってい
る。ここで、図５（ａ）は、サリサイド構造の２個のＭ
ＯＳトランジスタを直結して配列した構造の基本セル部
であり、図５（ｂ）はサリサイド構造の１個のＭＯＳト
ランジスタによる基本セル部である。これら基本セル部
の素子領域は、一辺の長さが、例えばゲート電極幅Ｗ₀
の縦方向の長さで、他方の辺の長さがＬ₁ 又はＬ₂ の横
方向の長さの、矩形状となっている。従って、通常最小
加工寸法で設計されるゲート電極長Ｌ₀ を与え、ＭＯＳ
トランジスタの特性に関係するゲート電極幅Ｗ₀ とゲー
ト電極長Ｌ₀ の比を固定した場合の、基本セル部の素子
領域の面積は、Ｌ₁ 又はＬ₂ の長さによるため、基本セ
ル部を多数個有して構成される半導体装置の高集積化に
は、このＬ₁ 又はＬ₂を小さくする必要がある。

【０００５】図５（ａ）や図５（ｂ）のＬ₁ 又はＬ₂ を
小さくして、半導体装置の高集積化を図る方法の一つと
して、図６に示すようなゲート電極を屈曲させたベント
ゲート電極構造を用いた基本セル部構造がある。図６
（ａ）はベントゲート電極構造の２個のＭＯＳトランジ
スタを直結して配列した、図５（ａ）に対応する基本セ
ル部構造の概略平面図であり、図６（ｂ）はベントゲー
ト電極構造のＭＯＳトランジスタによる、図５（ｂ）に
対応する基本セル部構造の概略平面図である。上述した
ベントゲート電極構造とすることで、設計の基本となる
加工寸法等を同じにしたまま、基本セル部の素子領域
の、ゲート電極長方向の辺を、Ｌ₁ よりＬ₃ へ、又Ｌ₂
よりＬ₄ へと減少させることができ、基本セル部の素子
領域の面積が小さくなり、半導体装置の高集積化が達成
される。上述したベントゲート電極構造のＭＯＳトラン
ジスタで構成する基本セル部においては、ソース・ドレ
イン層表面にシリサイド層を形成したとしても、ゲート
電極幅方向のシリサイド層抵抗が無視できなくなり、コ
ンタクトホール部より離れた部分のソース・ドレイン電
流の応答特性に影響がでて、このシリサイド層抵抗の要
因による高周波動作特性が劣化し、半導体装置の高速性
が犠牲となる可能性がある。

【０００６】ここでは、従来の直線的なゲート電極構造
で、２個のサリサイド構造のＭＯＳトランジスタを含む
基本セル部を多数個有する、高集積で、高速化した半導
体装置およびその製造方法の一例を、図７および図８を
参照して説明する。まず、図７（ａ）に示すように、Ｐ
型半導体基板１１表面に、トレンチ形成とそのトレンチ
部への絶縁膜の形成等により素子分離領域１２を形成
し、その素子分離領域１２で囲まれた素子領域の半導体
基板１１表面に、熱酸化によるＳｉＯ₂ 膜１３を形成す
る。その後、不純物のドープされていないポリシリコン
膜１４を、減圧ＣＶＤ法等により堆積する。

【０００７】次に、図７（ｂ）に示すように、上述した
ポリシリコン膜１４とＳｉＯ₂ 膜１３とをパターニング
して、基本セル部１の素子領域にポリシリコンゲート電
極１５とゲート酸化膜１６とで構成する、第１のＭＯＳ
トランジスタ部２のゲート電極部３と第２のＭＯＳトラ
ンジスタ部４のゲート電極部５を形成する。その後、イ
オン注入法により、ソース・ドレイン部６、７、８にＮ
型不純物となるイオンによるイオン注入を行い、ＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層１７を
形成する。

【０００８】次に、図７（ｃ）に示すように、減圧ＣＶ
Ｄ法等によりＣＶＤ絶縁膜を形成し、その後このＣＶＤ
絶縁膜を異方性プラズマエッチング等によりエッチング
して、ゲート電極部３、５側壁にサイドウォール絶縁膜
１８を形成する。その後、イオン注入法により、ソース
・ドレイン部６、７、８にＮ型不純物となるイオンによ
る、高濃度のイオン注入を行い、Ｎ⁺ 型ソース・ドレイ
ン層１９を形成すると同時に、ゲート電極部３、５のポ
リシリコンゲート電極１５にＮ型不純物をドープする。
その後、熱処理を行い、ソース・ドレイン部６、７、８
や、ゲート電極部３、５のポリシリコンゲート電極１５
に注入したイオンの活性化を行う。

【０００９】次に、図８（ｄ）に示すように、スパッタ
リング法により高融点金属膜であるＣｏ膜を堆積し、続
いてまず比較的低温の熱処理を行って、ソース・ドレイ
ン部６、７、８のソース・ドレイン層１９表面やゲート
電極部３、５のポリシリコンゲート電極１５表面のシリ
コンと、Ｃｏとを反応させて、ソース・ドレイン層１９
表面やポリシリコンゲート電極１５表面に、高融点金属
シリサイド膜である、低温形成状態のＣｏＳｉ₂ 膜を形
成する。この段階で形成された低温形成状態のＣｏＳｉ
₂ 膜の抵抗率は、まだ所期の低い抵抗率にならず、高抵
抗率のＣｏＳｉ₂ 膜である。

【００１０】次に、上述した比較的低温の熱処理では絶
縁膜と反応しない、素子分離領域１２上やサイドウォー
ル絶縁膜１８上等に堆積したＣｏ膜、所謂未反応のＣｏ
膜を硫酸過水液で除去する。その後、高温の熱処理を行
って、ソース・ドレイン部６、７、８のソース・ドレイ
ン層１９表面やゲート電極部３、５のポリシリコンゲー
ト電極１５表面の高抵抗のＣｏＳｉ₂ 膜を、高温形成状
態の、所期の低い抵抗率を持つＣｏＳｉ₂ 膜にし、ソー
ス・ドレイン部６、７、８のソース・ドレイン層１９表
面や、ゲート電極部３、５のポリシリコンゲート電極１
５表面に低抵抗率の高融点金属シリサイド膜である、Ｃ
ｏＳｉ₂ 膜２０、２１、２２および２３、２４を形成す
る。

【００１１】上述した方法により、ソース・ドレイン部
６、７、８のソース・ドレイン層１９表面やゲート電極
部３、５のポリシリコンゲート電極１５表面に自己整合
的に低抵抗率のＣｏＳｉ₂ 膜２０、２１、２２および２
３、２４を形成する工程、所謂サリサイド工程により、
ソース・ドレイン層１９部の拡散層抵抗の低減、および
ゲート電極部３、５のポリシリコンゲート電極１５と高
融点金属シリサイド膜であるＣｏＳｉ₂ 膜２３、２４と
によるゲート電極の抵抗低減を図っている。

【００１２】次に、図８（ｅ）に示すように、ＣＶＤ法
等により、層間絶縁膜２５を堆積する。その後この層間
絶縁膜２５をパターニングして、ソース・ドレイン部
６、７、８のコンタクトホールの開口２６、２７、２８
を形成する。その後は、図面は省略するが、常法に準ず
る製法により、コンタクトホールの開口２６、２７、２
８に埋め込みプラグを形成し、更にその後構成素子間等
の配線形成、パッシベーション膜の堆積、配線のパッド
部への開口形成等を行って、半導体装置を作製する。

【００１３】しかしながら、上述した多数個の基本セル
部１を含む半導体装置およびその製造方法においては、
基本セル部１の素子領域の面積を縮小することで高集積
化を達成しようとするために、ゲート電極部３、５やソ
ース・ドレイン部６、７、８の面積を縮小しなければな
らないが、ゲート電極部３、５のゲート電極長Ｌ₀ は最
小加工寸法で形成したとしても、ソース・ドレイン部
６、７、８のゲート電極長方向の長さが、層間絶縁膜２
５に形成するコンタクトホールの開口２６、２７、２８
の深さと開口径の比、即ちアスペクト比が大きいこと等
の関係で、通常最小加工寸法以上となり、更にコンタク
トホールの開口２６、２７、２８と、ゲート電極部３、
５や素子分離領域１２との間のパターン合わせ精度も考
慮したソース・ドレイン部６、７、８の長さを必要と
し、その上に、半導体装置の高速化を目指す場合には、
ソース・ドレイン部６、７、８のソース・ドレイン層１
９表面の、高融点金属シリサイド膜である、ＣｏＳｉ₂
膜２０、２１、２２の低抵抗率化を可能にするための、
ＣｏＳｉ₂ 膜２０、２１、２２の幅Ｌ_S1、Ｌ_S2、Ｌ
_S3（図８（ｄ）参照）を考慮したソース・ドレイン層１
９の長さが必要である。

【００１４】上述した半導体装置の製造方法により半導
体装置を作製する際の、ソース・ドレイン層１９表面に
形成する高融点金属シリサイド膜の低抵抗率化は、シリ
サイド化領域の面積、特にシリサイド化領域の短い方の
幅が狭いと、低抵抗率のシリサイドの形成が困難になる
という現象があり、このためＣｏＳｉ₂ 膜２０、２１、
２２の幅Ｌ_S1、Ｌ_S2、Ｌ_S3（図８（ｄ）参照）を、ある
程度広く取る必要がある。上述した理由により、従来の
サリサイド構造のＭＯＳトランジスタを含む、高集積化
した半導体装置およびその製造方法は、更なる高集積化
を達成することが難しいという問題がある。

【００１５】

【発明が解決しようとする課題】上述した如く、上記従
来の半導体装置およびその製造方法は、ソース・ドレイ
ン層表面の高融点金属シリサイド膜の低抵抗率化を達成
するために、ソース・ドレイン部のゲート電極長方向の
長さを所定長さ確保しなければならず、更なる高集積化
した半導体装置作製が困難であるという問題があった。
本発明は、上記事情を考慮してなされたものであり、そ
の目的は、狭いソース・ドレイン部の高融点金属シリサ
イド膜の低抵抗率化を可能にし、高集積で、高速化した
半導体装置およびその製造方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、サリサイド構造
のＭＯＳトランジスタを含む半導体装置において、ＭＯ
Ｓトランジスタの、ゲート酸化膜とポリシリコンゲート
電極とによるゲート電極部側壁のサイドウォール絶縁膜
上の下方領域にまで広がる、ソース・ドレイン層の高融
点金属シリサイド膜を有することを特徴とするものであ
る。

【００１７】また、本発明の半導体装置の製造方法は、
サリサイド構造のＭＯＳトランジスタを含む半導体装置
の製造方法において、ＭＯＳトランジスタの、ゲート酸
化膜とポリシリコンゲート電極とによるゲート電極部を
形成する工程と、異方性プラズマエッチング法により、
ゲート電極部側壁にサイドウォール絶縁膜を形成する工
程と、ＭＯＳトランジスタのソース・ドレイン層を形成
する工程と、異方性プラズマエッチング法により、サイ
ドウォール絶縁膜上の下方領域に、サイドウォールシリ
コン膜を形成する工程と、高融点金属膜を堆積する工程
と、熱処理により、ソース・ドレイン層表面、サイドウ
ォールシリコン膜およびゲート電極部のポリシリコンゲ
ート電極表面に高融点金属シリサイド膜を形成する工程
とを有することを特徴とするものである。

【００１８】本発明によれば、ゲート電極部側壁のサイ
ドウォール絶縁膜上の下方領域にサイドウォールシリコ
ン膜を形成し、このサイドウォールシリコン膜とソース
・ドレイン層表面をソース・ドレイン部のシリサイド化
領域とすることにより、シリサイド化領域の幅を広げら
れるため、ゲート電極長方向のソース・ドレイン部幅を
狭くしても、ソース・ドレイン部の高融点金属シリサイ
ド膜の低抵抗率化が可能となる。従って、狭いソース・
ドレイン部の高融点金属シリサイド膜の低抵抗率化を可
能にし、高集積で、高速化した半導体装置の作製が可能
となる。

【００１９】

【発明の実施の形態】以下、本発明の具体的実施の形態
例につき、添付図面を参照して説明する。なお従来技術
の説明で参照した図７および図８中の構成部分と同様の
構成部分には、同一の参照符号を付すものとする。

【００２０】本実施の形態例は、２個のサリサイド構造
のＭＯＳトランジスタを含む基本セル部を多数個有す
る、高集積で、高速化した半導体装置およびその製造方
法に本発明を適用した例であり、これを図１〜図４を参
照して説明する。まず、図１（ａ）に示すように、半導
体基板、例えばＰ型半導体基板１１表面に、例えばトレ
ンチ形成とそのトレンチ部への絶縁膜の形成等により素
子分離領域１２を形成し、その素子分離領域１２で囲ま
れる素子領域の半導体基板１１表面に熱酸化によるＳｉ
Ｏ₂ 膜１３を膜厚約５ｎｍ程度形成する。その後、例え
ば減圧ＣＶＤ法等により、ポリシリコン膜、例えば不純
物のドープされていないポリシリコン膜１４を膜厚約１
５０ｎｍ程度堆積する。

【００２１】次に、図１（ｂ）に示すように、上述した
ポリシリコン膜１４とＳｉＯ₂ 膜１３とをパターニング
して、基本セル部５０の素子領域にポリシリコンゲート
電極１５とゲート酸化膜１６とで構成する、第１のＭＯ
Ｓトランジスタ部２のゲート電極部３と、第２のＭＯＳ
トランジスタ部４のゲート電極部５を形成する。その
後、イオン注入法により、ソース・ドレイン部６、７、
８にＮ型不純物となるイオン、例えば砒素（Ａｓ）イオ
ンをイオン注入して、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）層１７を形成する。このＡｓイオン
のイオン注入条件としては、例えば打ち込みエネルギー
１０ｋｅＶ、ドーズ量４Ｅ１３／ｃｍ² 程度とする。な
お、イオン注入時の汚染防止等のために、Ａｓイオン注
入前に、半導体基板１１表面に熱酸化等によるスクリー
ン酸化膜を形成してもよい。このスクリーン酸化膜の形
成により、ゲート電極部３、５のポリシリコンゲート電
極１５表面および側壁にも酸化膜が形成されるが、ポリ
シリコンゲート電極１５表面の酸化膜は、後述するサイ
ドウォール絶縁膜１８形成時の、異方性プラズマエッチ
ング法によるエッチバック時に除去されてしまうもので
ある。

【００２２】次に、図１（ｃ）に示すように、減圧ＣＶ
Ｄ法等により絶縁膜、例えばＳｉ₃Ｎ₄ 膜を膜厚約１０
０ｎｍ程度堆積し、その後このＳｉ₃ Ｎ₄ 膜を、エッチ
ング異方性の高い、異方性プラズマエッチング法、例え
ばエッチング異方性の高い、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチバック
し、ゲート電極部３、５側壁にＳｉ₃ Ｎ₄ 膜のサイドウ
ォール絶縁膜１８を形成する。このサイドウォール絶縁
膜１８は、Ｓｉ₃ Ｎ₄ 膜をエッチング異方性の高い、Ｒ
ＩＥ法を用いたエッチバックで形成するために、ゲート
電極部３、５側壁のサイドウォール絶縁膜１８は、図１
（ｃ）に示すように、ゲート電極部３、５側壁に略平行
して、Ｓｉ₃ Ｎ₄ 膜の堆積時の膜厚と略等しい膜厚が残
り、Ｓｉ₃ Ｎ₄膜上面はゲート電極部３、５側壁に略平
行になる。

【００２３】次に、イオン注入法により、ソース・ドレ
イン部６、７、８にＮ型不純物となるイオン、例えばＡ
ｓイオンによる、高濃度のイオン注入を行い、Ｎ⁺ 型ソ
ース・ドレイン層１９を形成すると同時に、ゲート電極
部３、５のポリシリコンゲート電極１５にもＡｓイオン
を注入して、Ｎ型不純物のドープされたポリシリコンゲ
ート電極とする。このＡｓイオンのイオン注入条件は、
例えば打ち込みエネルギー５０ｋｅＶ、ドーズ量３Ｅ１
５／ｃｍ² 程度とする。その後、ソース・ドレイン部
６、７、８や、ゲート電極部３、５のポリシリコンゲー
ト電極１５に注入したＡｓイオンの活性化等のための熱
処理、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ）法による、１０００℃、１０ｓｅｃ
程度の熱処理をする。

【００２４】次に、図２（ｄ）に示すように、例えば減
圧ＣＶＤ法により、シリコン膜、例えばポリシリコン膜
を膜厚約５０ｎｍ程度堆積し、その後このポリシリコン
膜をパターニングして、基本セル部５０の素子分離領域
１２で囲まれた素子領域を覆うポリシリコンパッド部５
１を形成する。なお、このポリシリコンパッド部５１の
外縁部は、僅かに素子分離領域１２上に入る位置とす
る。

【００２５】次に、図２（ｅ）に示すように、エッチン
グ異方性の高い、異方性プラズマエッチング法、例えば
エッチング異方性の高い、ＲＩＥ法を用いて、ポリシリ
コンパッド部５１をエッチバックし、ゲート電極部３、
５側壁のサイドウォール絶縁膜１８上の下方領域に、サ
イドウォールシリコン膜であるサイドウォールポリシリ
コン膜５２を形成する。図２（ｅ）に示すサイドウォー
ルポリシリコン膜５２は、ポリシリコンパッド部５１の
エッチバックをオーバーエッチング条件で行った場合で
あり、この様なオーバーエッチング条件でのエッチバッ
クを行うと、ゲート電極部３、５のポリシリコンゲート
電極１５もエッチングされ、ポリシリコンゲート電極１
５表面位置がサイドウォール絶縁膜１８の先端位置より
下方になる。

【００２６】なお、上述したサイドウォールポリシリコ
ン膜５２形成工程を下記のようにしてもよい。まず、図
１（ｃ）に示す工程の終了後に、ポリシリコン膜を堆積
する。その後上記ポリシリコン膜をエッチバックして、
図２（ｅ）に示すように、ゲート電極部３、５側壁のサ
イドウォール絶縁膜１８上の下方領域に、サイドウォー
ルシリコン膜であるサイドウォールポリシリコン膜５２
を形成する。次に、フォトレジストを塗布し、このフォ
トレジストをパターニングして、基本セル部５０の素子
分離領域１２で囲まれた素子領域を覆うようなフォトレ
ジストパターンを形成し、このフォトレジストパターン
をマスクとして、素子分離領域１２上の、ゲート電極部
３、５側壁のサイドウォール絶縁膜１８上の下方領域に
形成されたサイドウォールポリシリコン膜５２をプラズ
マエッチング等により除去する。この様に工程順序を変
えても、図２（ｅ）に示すような、素子領域のみのゲー
ト電極部３、５側壁のサイドウォール絶縁膜１８上の下
方領域に、サイドウォールポリシリコン膜５２を形成す
ることができる。

【００２７】上述したオーバーエッチング条件でのポリ
シリコンパッド部５１をエッチバックすると、ゲート電
極部３、５のポリシリコンゲート電極１５表面より、サ
イドウォールポリシリコン膜５２の上端までの距離が長
くなる。この様にすると、後述する高融点金属シリサイ
ド膜であるＣｏＳｉ₂ 膜５４、５５、５６、５７、５８
を形成するサリサイド工程の際に、ソース・ドレイン部
６、７、８のＣｏＳｉ₂ 膜５４、５５、５６とゲート電
極部３、５のＣｏＳｉ₂ 膜５７、５８とが接続する、短
絡現象が抑制できる。

【００２８】次に、図２（ｆ）に示すように、例えばス
パッタリング法等により、高融点金属膜、例えばＣｏ膜
５３を膜厚約３０ｎｍ程度堆積する。

【００２９】次に、図３（ｇ）に示すように、まず比較
的低温の熱処理、例えばＮ₂ ガス雰囲気中でのＲＴＡ法
による、５００℃、６０ｓｅｃ程度の熱処理をする。こ
の熱処理により、ソース・ドレイン部６、７、８のソー
ス・ドレイン層１９表面とサイドウォール絶縁膜１８上
の下方領域のサイドウォールポリシリコン膜５２とで形
成する一つのシリサイド化領域と、ゲート電極部３、５
のポリシリコンゲート電極１５表面のシリコンとＣｏと
が反応して、ソース・ドレイン層１９表面とサイドウォ
ールポリシリコン膜５２との部分、およびゲート電極部
３、５のポリシリコンゲート電極１５表面に高融点金属
シリサイド膜である、低温形成状態のＣｏＳｉ₂ 膜が形
成される。この低温形成状態のＣｏＳｉ₂ 膜の抵抗率
は、所期の低い抵抗率とはならず、まだ高抵抗率の状態
である。

【００３０】次に、上記比較的低温の熱処理では絶縁膜
と反応しない、素子分離領域１２上や、サイドウォール
ポリシリコン膜５２の形成されていないサイドウォール
絶縁膜１８上等に堆積したＣｏ膜５３、所謂未反応のＣ
ｏ膜５３を硫酸過水液で除去する。

【００３１】次に、高温の熱処理、例えばＮ₂ ガス雰囲
気中でのＲＴＡ法による、８００℃、３０ｓｅｃ程度の
熱処理をする。この高温の熱処理により、ソース・ドレ
イン層１９表面よりサイドウォール絶縁膜の下方領域に
形成された低温形成状態のＣｏＳｉ₂ 膜、およびポリシ
リコンゲート電極１５表面の低温形成状態のＣｏＳｉ₂
膜を、高温形成状態で所期の低い抵抗率となる、ＣｏＳ
ｉ₂ 膜５４、５５、５６、およびＣｏＳｉ₂ 膜５７、５
８に変える。

【００３２】上述した方法、即ちソース・ドレイン部
６、７、８やゲート電極部３、５に、自己整合的に低い
抵抗率のＣｏＳｉ₂ 膜５４、５５、５６、およびＣｏＳ
ｉ₂ 膜５７、５８等の高融点金属シリサイド膜を形成す
る方法、所謂サリサイド方法を用いてＭＯＳトランジス
タを形成することにより、ソース・ドレイン部６、７、
８のソース・ドレイン層１９の拡散層抵抗の低減、およ
びゲート電極抵抗の低減を図り、周波数特性の良いＭＯ
Ｓトランジスタを形成している。

【００３３】上述したサリサイド工程によるソース・ド
レイン部６、７、８におけるＣｏＳｉ₂ 膜５４、５５、
５６は、シリサイド化領域の幅の狭い方向の長さが、図
３（ｇ）に示すＬ_S4、Ｌ_S5、Ｌ_S6である部分に形成され
るものなので、幅の狭いシリサイド化領域に対する、低
抵抗率のシリサイド膜形成の困難さが緩和される。上述
した理由により、本実施の形態例の基本セル部５０のソ
ース・ドレイン部６、７、８のゲート電極長方向の長さ
を、従来例の基本セル部１のソース・ドレイン部６、
７、８のゲート電極長方向の長さより短かくでき、従っ
て基本セル部５０の素子領域のゲート電極長方向の長さ
Ｌ₅ （図３（ｇ）参照）を従来例の長さＬ₁ （図８
（ｄ）参照）より短くできる。

【００３４】次に、図３（ｈ）に示すように、ＣＶＤ法
等により、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜２５
を堆積する。その後この層間絶縁膜２５をパターニング
して、ソース・ドレイン部６、７、８のコンタクトホー
ルの開口２６、２７、２８を形成する。その後は、図面
は省略するが、常法に準ずる製法により、コンタクトホ
ールの開口２６、２７、２８に埋め込みプラグを形成
し、更にその後素子間等の配線形成、パッシベーション
膜の堆積、配線のパッド部への開口形成等を行って、半
導体装置を作製する。

【００３５】上述した半導体装置の基本セル部５０の概
略平面図を、従来技術の説明に用いた図５（ａ）と対応
させて示したのが、図４（ａ）である。この基本セル部
５０の素子領域におけるゲート電極長方向の長さＬ
₅ は、シリサイド膜の低抵抗率化が容易になったため
に、図５（ａ）に示す従来の素子領域におけるゲート電
極長方向の長さＬ₁ より短くできる。

【００３６】また、上述した半導体装置およびその製造
方法は、直線的なゲート電極部３、５形状の基本セル部
５０で説明したが、ゲート電極が屈曲した、ベントゲー
ト電極による基本セル部構造の場合にも、上述したと同
様にして半導体装置が作製でき、この時の半導体装置の
基本セル部の概略平面図を、従来技術の説明に用いた図
６（ａ）と対応させて示したのが、図４（ｂ）である。
このベントゲート電極による基本セル部の素子領域にお
けるゲート電極長方向の長さＬ₆ も、本発明を適用すれ
ば、シリサイド膜の低抵抗率化が容易になったために、
図６（ａ）に示す従来の素子領域におけるゲート電極長
方向の長さＬ₃ より短くできる。

【００３７】更に、１個のＭＯＳトランジスタによる基
本セル部の場合の、従来技術の説明に用いた図５（ｂ）
および図６（ｂ）に対応する、本発明を適応した半導体
装置の基本セル部における素子領域におけるゲート電極
長方向の長さも、従来例より短くできることは明らかで
ある。また、従来例ではベントゲート電極による基本セ
ル部構成を採った時、コンタクトホール近傍以外の領域
でソース・ドレイン部の幅を、最小加工寸法程度に狭く
するソース・ドレイン層表面の高融点金属シリサイド膜
の抵抗が高くなり、高融点金属シリサイド膜抵抗の要因
による高周波動作特性が劣化して、半導体装置の高速化
が犠牲となる可能性があったが、本発明を適用すれば、
コンタクトホール近傍以外の狭いソース・ドレイン層表
面にも低抵抗率の高融点金属シリサイド膜を形成できる
ので、ベントゲート電極のＭＯＳトランジスタによる基
本セル部構成を採っても、高周波動作特性の劣化が抑制
されて、半導体装置の高速化が可能となる。

【００３８】上述した半導体装置およびその製造方法に
おいては、ゲート電極部３、５側壁のサイドウォール絶
縁膜１８上の下方領域にサイドウォールポリシリコン膜
５２を形成し、このサイドウォールポリシリコン膜５２
と、ソース・ドレイン部６、７、８のソース・ドレイン
層１９とを一つのシリサイド化領域として、ソース・ド
レイン部６、７、８にＣｏＳｉ₂ 膜５４、５５、５６を
形成するため、シリサイド化領域の減少、特に幅の狭い
方の減少による、高融点金属シリサイド膜の低抵抗率が
困難となる現象を抑制でき、ソース・ドレイン部６、
７、８に低抵抗率のＣｏＳｉ₂ 膜５４、５５、５６が形
成できる。また、サイドウォール絶縁膜１８上の下方領
域にサイドウォールポリシリコン膜５２を形成する際、
オーバーエッチング条件でポリシリコンパッド部５１を
エッチバックすると、ゲート電極部３、５のポリシリコ
ンゲート電極１５表面位置がサイドウォール絶縁膜１８
の先端位置より下方になり、サリサイド工程の際に、ソ
ース・ドレイン部６、７、８のＣｏＳｉ₂ 膜５４、５
５、５６とゲート電極部３、５のＣｏＳｉ₂ 膜５７、５
８とが接続して短絡する現象を抑制することができる。

【００３９】以上、本発明を実施の形態例により説明し
たが、本発明はこの実施の形態例に何ら限定されるもの
ではない。例えば、本発明の実施の形態例では、基本セ
ル部のサリサイド構造のＭＯＳトランジスタをＮ型ＭＯ
Ｓトランジスタにより説明したが、Ｐ型ＭＯＳトランジ
スタでも、又１個のＮ型ＭＯＳトランジスタによる基本
セル部と１個のＰ型ＭＯＳトランジスタによる基本セル
部とによるＣＭＯＳ型ＭＯＳトランジスタであってもよ
いことは明白である。また、本発明の実施の形態例で
は、サイドウォール絶縁膜をＳｉ₃ Ｎ₄ 膜として説明し
たが、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓ
ｉｌｉｃａｔｅ）酸化膜、ＣＶＤＳｉＯ₂ 膜、ＳｉＯＮ
膜、ＳｉＯＦ膜等の絶縁膜であってもよい。更に、本発
明の実施の形態例では、サイドウォール絶縁膜上の下方
領域に形成したシリコン膜をポリシリコン膜として説明
したが、アモルファスシリコン膜であってもよい。

【００４０】また、本発明の実施の形態例では、高融点
金属膜にＣｏ膜を用い、高融点金属シリサイド膜をＣｏ
Ｓｉ₂ 膜として説明したが、Ｎｉ膜、Ｔｉ膜等の高融点
金属膜を用い、高融点金属シリサイド膜をＮｉＳｉ膜、
ＴｉＳｉ₂ 膜等としてもよい。その他、本発明の技術的
思想の範囲内で、プロセス条件は適宜変更が可能であ
る。

【００４１】

【発明の効果】以上の説明から明らかなように、本発明
のサリサイド構造のＭＯＳトランジスタを含む半導体装
置およびその製造方法は、ゲート電極部側壁のサイドウ
ォール絶縁膜上の下方領域にサイドウォールシリコン膜
を形成し、このサイドウォールシリコン膜とソース・ド
レイン層表面をソース・ドレイン部のシリサイド化領域
とすることにより、シリサイド化領域の幅を広げられる
ため、ゲート電極長方向のソース・ドレイン部幅を狭く
しても、ソース・ドレイン部の高融点金属シリサイド膜
の低抵抗率化が可能となる。また、サイドウォールシリ
コン膜形成時の異方性プラズマエッチング条件をオーバ
ーエッチング条件とすることで、サリサイド工程におけ
るゲート電極部の高融点金属シリサイド膜とソース・ド
レイン部の高融点金属シリサイド膜とが接続する、短絡
現象が抑制できる。従って、狭いソース・ドレイン部の
高融点金属シリサイド膜の低抵抗率化を可能にし、高集
積で、高速化した半導体装置の作製が可能となる。

【図面の簡単な説明】

【図１】本発明を適用した実施の形態例の工程を工程順
に説明する、半導体装置の基本セル部の概略断面図で、
（ａ）は半導体基板表面にＳｉＯ₂ 膜を形成し、その後
ポリシリコン膜を堆積した状態、（ｂ）は第１のＭＯＳ
トランジスタ部と第２のＭＯＳトランジスタ部のゲート
電極部を形成し、その後ＬＤＤ層を形成した状態、
（ｃ）はゲート電極部側壁にサイドウォール絶縁膜を形
成し、その後ソース・ドレイン層を形成した状態であ
る。

【図２】本発明を適用した実施の形態例の、図１に続く
工程を工程順に説明する、半導体装置の基本セル部の概
略断面図で、（ｄ）はポリシリコン膜を堆積し、その後
パターニングしてポリシリコンパッド部を形成した状
態、（ｅ）はポリシリコンパッド部をエッチバックし
て、サイドウォール絶縁膜上の下方領域にサイドウォー
ルポリシリコン膜を形成した状態、（ｆ）はスパッタリ
ング法によりＣｏ膜を堆積した状態である。

【図３】本発明を適用した実施の形態例の、図２に続く
工程を工程順に説明する、半導体装置の基本セル部の概
略断面図で、（ｇ）はサリサイド工程により、ソース・
ドレイン部およびゲート電極部にＣｏＳｉ₂ 膜を形成し
た状態、（ｈ）は層間絶縁膜を堆積した後、ソース・ド
レイン部にコンタクトホールの開口を形成した状態であ
る。

【図４】本発明を適用した実施の形態例の基本セル部の
概略平面図で、（ａ）は直線的なゲート電極のＭＯＳト
ランジスタによる基本セル部の概略平面図で、（ｂ）は
ゲート電極が折れ曲がった、ベントゲート電極のＭＯＳ
トランジスタによる基本セル部の概略平面図である。

【図５】従来の半導体装置の基本セル部の概略平面図
で、（ａ）は直線的なゲート電極の、２個のＭＯＳトラ
ンジスタによる基本セル部の概略平面図で、（ｂ）は直
線的なゲート電極の、１個のＭＯＳトランジスタによる
基本セル部の概略平面図である。

【図６】従来の半導体装置の基本セル部の概略平面図
で、（ａ）はベントゲート電極の、２個のＭＯＳトラン
ジスタによる基本セル部の概略平面図で、（ｂ）はベン
トゲート電極の、１個のＭＯＳトランジスタによる基本
セル部の概略平面図である。

【図７】従来の半導体装置の工程を工程順に説明する、
半導体装置の基本セル部の概略断面図で、（ａ）は半導
体基板表面にＳｉＯ₂ 膜を形成し、その後ポリシリコン
膜を堆積した状態、（ｂ）は第１のＭＯＳトランジスタ
部と第２のＭＯＳトランジスタ部のゲート電極部を形成
し、その後ＬＤＤ層を形成した状態、（ｃ）はゲート電
極部側壁にサイドウォール絶縁膜を形成し、その後ソー
ス・ドレイン層を形成した状態である。

【図８】従来の半導体装置の、図７に続く工程を工程順
に説明する、半導体装置の基本セル部の概略断面図で、
（ｄ）はサリサイド工程により、ソース・ドレイン部お
よびゲート電極部にＣｏＳｉ₂ 膜を形成した状態、
（ｅ）は層間絶縁膜を堆積した後、ソース・ドレイン部
にコンタクトホールの開口を形成した状態である。

【符号の説明】

１，５０…基本セル部、２…第１のＭＯＳトランジスタ
部、３、５…ゲート電極部、４…第２のＭＯＳトランジ
スタ部、６，７，８…ソース・ドレイン部、１１…半導
体基板、１２…素子分離領域、１３…ＳｉＯ₂ 膜、１４
…ポリシリコン膜、１５…ポリシリコンゲート電極、１
６…ゲート酸化膜、１７…ＬＤＤ層、１８…サイドウォ
ール絶縁膜、１９…ソース・ドレイン層、２０，２１，
２２，２３，２４，５４，５５，５６，５７，５８…Ｃ
ｏＳｉ₂ 膜、２５…層間絶縁膜、２６，２７，２８…開
口、５１…ポリシリコンパッド部、５２…サイドウォー
ルポリシリコン膜、５３…Ｃｏ膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 サリサイド構造のＭＯＳトランジスタを
   含む半導体装置において、 前記ＭＯＳトランジスタの、ゲート酸化膜とポリシリコ
   ンゲート電極とによるゲート電極部側壁のサイドウォー
   ル絶縁膜上の下方領域にまで広がる、ソース・ドレイン
   層の高融点金属シリサイド膜を有することを特徴とする
   半導体装置。
2. 【請求項２】 前記サイドウォール絶縁膜上の下方領域
   の前記高融点金属シリサイド膜は、前記サイドウォール
   絶縁膜上の下方領域に形成したサイドウォールシリコン
   膜をシリサイド化したものであることを特徴とする、請
   求項１に記載の半導体装置。
3. 【請求項３】 前記高融点金属シリサイド膜は、ＣｏＳ
   ｉ₂ 膜、ＮｉＳｉ膜およびＴｉＳｉ₂ 膜のうち、いずれ
   か一つの膜であることを特徴とする、請求項１に記載の
   半導体装置。
4. 【請求項４】 前記サイドウォールシリコン膜は、アモ
   ルファスシリコン膜およびポリシリコン膜のうち、いず
   れか一方の膜であることを特徴とする、請求項２に記載
   の半導体装置。
5. 【請求項５】 サリサイド構造のＭＯＳトランジスタを
   含む半導体装置の製造方法において、 前記ＭＯＳトランジスタの、ゲート酸化膜とポリシリコ
   ンゲート電極とによるゲート電極部を形成する工程と、 異方性プラズマエッチング法により、前記ゲート電極部
   側壁にサイドウォール絶縁膜を形成する工程と、 前記ＭＯＳトランジスタのソース・ドレイン層を形成す
   る工程と、 異方性プラズマエッチング法により、前記サイドウォー
   ル絶縁膜上の下方領域に、サイドウォールシリコン膜を
   形成する工程と、 高融点金属膜を堆積する工程と、 熱処理により、前記ソース・ドレイン層表面、前記サイ
   ドウォールシリコン膜および前記ゲート電極部のポリシ
   リコンゲート電極表面に高融点金属シリサイド膜を形成
   する工程とを有することを特徴とする半導体装置の製造
   方法。
6. 【請求項６】 前記サイドウォールシリコン膜は、アモ
   ルファスシリコン膜およびポリシリコン膜のうち、いず
   れか一方の膜であることを特徴とする、請求項５に記載
   の半導体装置の製造方法。
7. 【請求項７】 前記高融点金属膜は、Ｃｏ膜、Ｎｉ膜お
   よびＴｉ膜のうち、いずれか一つの膜であることを特徴
   とする、請求項５に記載の半導体装置の製造方法。
8. 【請求項８】 前記高融点金属シリサイド膜は、ＣｏＳ
   ｉ₂ 膜、ＮｉＳｉ膜およびＴｉＳｉ₂ 膜のうち、いずれ
   か一つの膜であることを特徴とする、請求項５に記載の
   半導体装置の製造方法。