KR19980071638A - 반도체 장치 및 그 제조 방법 - Google Patents

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요시까즈 이바라
야스노리 이노우에
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다까노 야스아끼
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Abstract

동작의 고속화 및 미세화에 알맞는 반도체 장치가 개시된다. 소자 분리 절연막(34)을 사이에 두고 제1 및 제2 불순물 확산 영역(40)을 형성한다. 기판 전면에 금속막(41)을 퇴적한 후, 실리사이드화를 위한 열 처리를 실시함으로써, 제1 및 제2불순물 확산 영역(40) 상에 금속 실리사이드 층(42)을 형성한다. 2개의 금속 실리사이드 층(42) 상 및 소자 분리 절연막(34) 상의 금속막의 소정 영역을 마스크로 덮은 상태로, 실리사이드화되어 있지 않은 금속막을 에칭에 의해 제거한다. 제1 및 제2불순물 확산 영역(40) 상의 금속 실리사이드 층(42) 간은, 소자 분리 절연막(34) 상에 직접 접하여 연장되어 있는 실리사이드화되어 있지 않은 금속 배선층에 의해 전기적으로 접속된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 금속 실리사이드 층을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 고집적화 및 고속화를 실현하기 위해, 디자인룰의 축소가 더욱 검토되고 있다. 현재에는, 256MDRAM(Dynamic Random Access Memory)의 시작(試作) 및 게이트 길이 1㎛의 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터의 시작이 발표되어 있다. 이와 같은 트랜지스터의 미세화의 진전에 따라, 스케일링측에 따른 디바이스 사이즈의 축소화와, 그것에 수반하는 동작의 고속화가 기대된다.
트랜지스터의 사이즈를 단순히 미세화하면, 채널 저항의 감소는 가능해지지만, 소스 및 드레인 영역이 되는 불순물 확산층의 기생 저항이나 도체간의 컨택트부에서의 저항(컨택트 저항)이 채널 저항과 동등하거나 그 이상으로 커져서 동작의 고속화를 꾀하는 데에 장해가 된다. 또한, 미세화를 실현하면서 동작의 고속화를 꾀하기 위해서는, 게이트 배선(전극)을 저저항화할 필요가 있다.
종래부터, 소스 및 드레인 영역의 기생 저항과 게이트 전극의 배선 저항을 동시에 저감하는 방법으로서, 살리사이드(Salicide: Self-alingned silicide)법이 제안되어 있다 (T. Yoshida et. al. : J. Electrochemi. Soc., Vol. 137, No. 6(1990) pp1914·1917).
살리사이드 구조 및 LDD(Lightly Doped Drain) 구조를 갖는 종래의 p 채널 MOS 트랜지스터의 제조 방법을, 도 1a 내지 도 1f를 참조하면서 설명한다.
도 1a를 참조하여 설명하면, LOCOS(Localized Oxidation of Silicon)법을 이용하여, n형 단결정 실리콘 기판(1)의 주표면 상에 소자 분리 절연막(2)을 형성한다. 다음에, 열산화법을 이용하여 기판(1)의 주표면 상에 실리콘 산화막을 형성하고, 계속해서 CVD(Chemical Vapor Deposition)법을 이용하여 실리콘 산화막 상에 붕소를 도핑한 폴리실리콘막을 형성한다. 도핑된 폴리실리콘막 및 실리콘 산화막을 원하는 형상으로 패터닝하여, 게이트 절연막(3) 및 게이트 전극(4)을 형성한다.
도 1b를 참조하여 설명하면, 게이트 전극(4)을 마스크로서 이용하여, 기판(1)의 주표면 중에 붕소 이온(B+)을 주입하고, 자기 정합적(자기 정합)으로 저농도의 불순물 영역(5)을 형성한다.
도 1c를 참조하여 설명하면, CVD법을 이용하여, 도 1b에 도시된 기판의 전면에 실리콘 산화막을 형성하고, 계속해서 이 실리콘 산화막을 전면적으로 에치백하여, 게이트 전극(4)의 측벽에 측벽 스페이서(6)를 형성한다. 계속해서, 게이트 전극(4) 및 측벽 스페이서(6)를 마스크로서 이용하여, 기판(1)의 주표면에 불화 붕소 이온(BF2+)을 주입하고, 자기 정합적으로 고농도의 불순물 영역(7)을 형성한다.
이상의 공정을 거쳐서, 소스 및 드레인 영역이 각각 저농도 불순물 영역(5)과 고농도 불순물 영역(7)으로 이루어지고 있는 LDD 구조의 p채널 MOS 트랜지스터(8)가 완성된다.
도 1d를 참조하여 설명하면, 기판(1)의 주표면에 형성된 자연 산화막을 등방성 에칭에 의해 제거한 후, 마그네트론 스퍼터법을 이용하여, 기판 전면에 티탄막(9: 막 두께는 예를 들면 30㎚)을 형성한다.
도 1e를 참조하여 설명하면, 도 1d에 도시된 구조의 디바이스에 대해, 전기로 중에서의 열 처리법 또는 RTA(Rapid Thermal Annealing)법에 의해 600 내지 700℃의 처리 온도로 1회째의 열 처리를 행한다. 그 결과, 티탄막(9)과 실리콘 기판(1)이 접촉하고 있는 영역, 및 티탄막(9)과 폴리실리콘 게이트 전극(4)이 접촉하고 있는 영역에 자기 정합적으로 티탄 실리사이드(TiSi2)막(10)이 형성된다. 1회째의 열 처리에 의해 형성되는 티탄 실리사이드막(10)은, 비교적 고저항의 C49 상(相)을 갖는다.
전기로 중에서의 열 처리법을 이용한 경우의 처리 시간은 30분 정도, RTA법을 이용한 경우의 처리 시간은 30초 정도이다. 이 열 처리에 의해서도, 티탄막(9)과 소자 분리 절연막(2)이 접촉하고 있는 영역이나, 티탄막(9)과 측벽 스페이서(6)가 접촉하고 있는 영역에는 티탄 실리사이드막(10)은 형성되지 않는다.
다음에, 60℃ 정도로 가열한 과산화수소수와 암모니아와 물과의 혼합 용액(혼합비는, H2O2: NH4OH : H2O = 1 : 1 : 5)를 이용한 습식 에칭법에 의해, 실리사이드화하지 않는 티탄막(9)을 제거하여 티탄 실리사이드막(10)만을 남긴다.
계속해서, 전기로 중에서의 열 처리법 또는 RTA법을 이용하여, 750 내지 900℃의 처리 온도로 2회째의 열 처리를 행한다. 2회째의 열 처리 시간은 1회째의 열 처리 시간과 동일하다. 이 2회째의 열 처리에 의해 비교적 고저항의 C49 상의 티탄 실리사이드는 비교적 저저항의 C54 상이 된다.
도 1f를 참조하여 설명하면, 도 1e에 도시되는 디바이스의 전면에 층간 절연막(11)을 퇴적한 후, 이방성 에칭에 의해 층간 절연막(11) 중에 티탄 실리사이드막(10)의 일부를 노출시키는 컨택트홀(12)을 형성한다. 계속해서, 스퍼터링에 의해 컨택트홀(12) 내에 금속 재료를 충전하여 금속 배선층(13)을 형성한다.
도 1f에 도시되는 MOS 트랜지스터(8)에 의하면, 소스/드레인 영역(14) 및 게이트 전극(4)의 표면 상에 티탄 실리사이드막(10)이 형성되어 있으므로, 소스/드레인 영역의 기생 저항 및 게이트 전극의 배선 저항을 동시에 저감시킬 수 있다.
또, 도 1a 내지 도 1f는 p채널 MOS 트랜지스터를 제조하는 경우를 도시하였지만, LDD 구조의 n채널 MOS 트랜지스터를 형성하는 경우에는, p형 기판의 주표면에 대해 n형 불순물(예를 들면 인이나 비소 등)을 이온 주입할 수 있다.
도 1f는 소자 분리 절연막(2)에 의해 둘러싸인 1개의 소자 형성 영역을 도시하고 있다. 이 도시된 영역에 3개의 컨택트홀(12)이 형성된다. 기판(1)의 주표면 상에는 소자 분리 절연막(2)으로 분리된 많은 소자 형성 영역이 존재하고 있다. 1개의 소자 형성 영역에 위치하는 MOS 트랜지스터와 다른 소자 형성 영역에 위치하는 MOS 트랜지스터는 금속 배선층(13)을 통해 전기적으로 접속된다. 금속 배선층(13)은 층간 절연막(11) 상으로 연장되어 있고, 컨택트홀을 통해서 각 MOS 트랜지스터에 접속된다. 이와 같은 배선 구조이면, 컨택트홀(12)의 수가 증가하거나, 금속 배선층(13)의 길이가 상대적으로 커진다.
금속 배선층(13)의 길이가 길어지면, 배선 저항이 커져서 트랜지스터에 관한부하가 커진다. 그 결과, 디바이스의 동작 속도가 저하한다.
컨택트홀을 형성하는 경우에는, 마스크 정렬의 어긋남을 고려하여 디바이스의 면적에 여유를 갖게 할 필요가 있다. 그 때문에, 컨택트홀의 수가 증가하면, 디바이스의 면적의 증대를 피할 수 없다.
상술한 문제점은 도 2 내지 도 5를 참조하면 보다 명백해진다.
평면적인 레이아웃을 도시한 도 2를 참조한다. 복수의 소자 형성 영역(16)은 소자 분리 절연막(15)으로 분리되어 있다. 게이트 배선층(17)은 복수의 소자 형성 영역(16)을 횡단하도록 연장되어 있고, 컨택트홀부(20)를 통해 상측의 금속 배선층(18)에 접속된다. 소자 형성 영역(16) 중의 소스/드레인 영역이 되는 불순물 확산층은 각각 컨택트홀부(19)를 통해 상측의 금속 배선층(18)에 접속된다. 소스/드레인 영역이 되는 불순물 확산층의 상면 및 게이트 배선층(17)의 상면에는 금속 실리사이드 층이 형성된다.
도 3에 도시한 금속 배선층(18)은 소자 형성 영역(16) 중의 불순물 확산층과, 소자 분리 절연막 상으로 연장되어 있는 게이트 배선층(17)을 2개의 컨택트홀부(19, 20)를 통해 전기적으로 접속하고 있다.
도 4에 도시한 금속 배선층(18)은 인접하는 소자 형성 영역(16) 중의 불순물 확산층을 2개의 컨택트홀부(19)를 통해 전기적으로 접속하고 있다.
도 5는 이상적인 크기의 불순물 확산층(21)과, 이 불순물 확산층(21)과의 컨택트를 취하기 위한 컨택트홀(22)을 도시하고 있다. 불순물 확산층(21)은 트랜지스터의 소스/드레인 영역이 되는 것이다. 현재의 리소그래피 공정에서의 마스크 정렬의 정밀도를 고려하면, 컨택트홀(22)의 위치가 약간 어긋나는 것은 피할 수 없다. 어긋난 컨택트홀의 위치를 참조 번호(22a)로 나타낸다. 형성되는 불순물 확산층은 컨택트홀의 위치 어긋남을 고려하여 형성되지 않으면 안된다. 그 때문에, 원하는 크기보다도 큰 불순물 확산층(21a)을 형성할 필요가 있다. 따라서, 상술한 바와 같이, 컨택트홀의 수가 증가하면 디바이스의 면적의 증대는 피할 수 없다.
본 발명의 하나의 목적은, 동작의 고속화를 도모할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 미세화를 실현할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은, 동작의 고속화를 실현할 수 있는 반도체 장치를 효율적으로 제조하는 것이다.
본 발명의 또 다른 목적은, 미세화를 실현할 수 있는 반도체 장치를 효율적으로 제조하는 것이다.
본 발명의 하나의 국면에 있어서, 반도체 장치는 소자 분리 영역과, 소자 분리영역에 의해 분리된 제1 및 제2 소자 형성 영역과, 제1 소자 형성 영역에 형성된 제1 금속 실리사이드 층과, 제2소자 형성 영역에 형성된 제2 금속 실리사이드 층과, 소자 분리 영역 상으로 연장되고, 제1 및 제2 금속 실리사이드 층에 연속적으로 접속된 금속 배선층을 구비한다.
상기 제1 국면에 따른 발명에 의하면, 금속 실리사이드층에 의해 컨택트부의 저항을 저감할 수 있다. 또한, 금속 배선층이 제1 및 제2 금속 실리사이드 층에 연속적으로 접속되어 소자 분리 영역 상에 연장되어 있으므로, 배선 길이를 상대적으로 짧게 할 수 있다. 컨택트부의 저항의 저감 및 배선층의 길이의 저감은, 디바이스 동작의 고속화에 기여한다.
바람직하게는, 제1 및 제2 금속 실리사이드 층은 금속 배선층으로부터 연장되어 있는 금속막 부분을 실리사이드화함으로써 형성된다. 이로써, 금속 배선층과 금속 실리사이드 층과의 컨택트부에서의 저항을 한층 더 저감시킬 수 있다.
바람직한 실시예에서는, 소자 분리 영역에 소자 분리 절연막이 형성된다. 금속 배선층은 소자 분리 절연막 상에 직접 접하여 연장된다. 이와 같은 금속 배선층이면 그 길이를 꽤 짧게 할 수 있다.
금속 실리사이드 층은 소자 형성 영역의 도전층 상에 형성된다. 그 형태로서 이하의 것이 있다.
① 제1 및 제2 금속 실리사이드 층이, 각각 반도체 기판의 주표면 상의 불순물 확산층 상에 형성된다.
② 제1 및 제2 금속 실리사이드 층은 각각 다결정 실리콘층 상에 형성된다.
③ 제1 금속 실리사이드 층은 반도체 기판의 주표면 상의 불순물 확산층 상에 형성되고, 제2 금속 실리사이드 층은 다결정 실리콘층 상에 형성된다.
④ 제1 금속 실리사이드층은, 제1 소자 형성 영역에 형성된 제1 전계 효과 트랜지스터의 게이트 전극, 소스 영역 또는 드레인 영역 상에 형성되고, 제2 금속 실리사이드 층은 제2 소자 형성 영역에 형성된 제2 전계 효과 트랜지스터의 게이트 전극, 소스 영역 또는 드레인 영역 상에 형성된다.
상기 제1 국면에 따른 반도체 장치에서는, 금속 배선층이 제1 및 제2 금속 실리사이드 층으로부터 소자 분리 영역 상까지 연속적으로 연장되어 있으므로, 각 실리사이드 층에 대해 각각 컨택트홀을 설치할 필요는 없다. 바꿔 말하면, 소자 분리 영역 상에 연장되어 있는 금속 배선층에 대해 1개의 컨택트홀을 설치하면, 제1및 제2 금속 실리사이드 층간의 전기적인 접속을 도모할 수 있다. 이렇게 해서, 컨택트홀의 수를 감소시킬 수 있다.
제1 국면에 따른 반도체 장치에 의하면, 동작의 고속화 및 미세화를 실현할 수 있는 반도체 장치가 얻어진다.
본 발명의 제2 국면에 있어서, 반도체 장치는 주표면을 갖는 반도체 기판과, 반도체 기판의 주표면 상에 형성된 도전층과, 반도체 기판의 주표면 상에서 도전층에 인접하여 형성된 절연층과, 도전층 상에 형성된 금속 실리사이드 층과, 금속 실리사이드 층으로부터 절연층 상까지 연속적으로 연장되는 금속 배선층을 구비한다.
상기 제2 국면에 따른 반도체 장치에 의하면, 금속 실리사이드 층에 의해서 배선 저항의 감소를 도모할 수 있다. 또한, 절연층 상까지 연속적으로 연장되는 금속 배선층을 이용함으로써, 컨택트홀 형성 영역을 확대할 수 있다. 이 경우, 반도체 기판의 주표면 상에 형성된 도전층의 크기를 크게 할 필요가 없으므로, 미세화에 있어서 유리하다.
하나의 실시예에서는, 반도체 장치는 층간 절연막과, 이 층간 절연막 상으로 연장되는 배선층을 구비한다. 층간 절연막은 금속 배선층 및 금속 실리사이드 층을 덮고, 또한 금속 배선층의 적어도 일부를 노출시키는 컨택트홀을 갖는다. 배선층은 컨택트홀 내에 충전되는 접속 도전층을 통해 금속 실리사이드 층에 전기적으로 접속된다. 이와 같은 구조이면, 마스크 정렬의 어긋남이 생겼다고 해도, 절연층 상으로 연장되는 금속 배선층에 의해 그 어긋남을 흡수할 수 있다.
반도체 기판의 주표면 상에 형성되는 도전층으로서는, 다결정 실리콘 도전층이어도 되고, 혹은 반도체 기판의 주표면에 형성된 불순물 확산 영역이어도 된다. 하나의 예로서는, 반도체 기판의 주표면 상에 절연층을 사이에 두고 다결정 실리콘 도전층을 구비한다. 금속 배선층은 이 다결정 실리콘 도전층 상까지 연장된다. 다결정 실리콘 도전층과 금속 배선층이 접촉하는 부분에 금속 실리사이드 층이 형성된다.
다른 예로서는, 도전층은 소자 형성 영역에 형성된 전계 효과 트랜지스터의 소스 또는 드레인 영역이다. 절연층은 소자 분리 영역에 형성된 소자 분리 절연막이다.
본 발명의 또 다른 국면에 따른 반도체 장치의 제조 방법은 이하의 공정을 구비한다.
- 반도체 기판의 주표면 상에 절연층에 의해 분리된 제1 도전층 및 제2 도전층을 형성하는 것.
- 제1 도전층, 절연층 및 제2 도전층을 덮는 금속막을 형성하는 것.
- 제1 및 제2 도전층에 접하는 금속막의 부분을 실리사이드화함으로써 제1 및 제2 금속 실리사이드 층을 형성하는 것.
- 절연막 상에 위치하고, 또한 제1 및 제2 금속 실리사이드 층으로부터 연속적으로 연장되는 금속막의 소정 영역을 마스크로 덮는 것.
- 마스크로 덮은 영역을 제외하고, 실리사이드화하지 않는 금속막을 에칭에 의해 제거하는 것.
상기 방법에 의하면, 제1 및 제2 금속 실리사이드 층의 형성과 동시에, 양 금속 실리사이드 층을 접속하는 금속 배선층을 형성할 수 있으므로, 제조 공정수를 적게 할 수 있다. 구체적으로는, 각 금속 실리사이드층에 대해 각각 컨택트홀을 형성하는 것은 불필요하고, 절연막 상에 위치하는 금속막에 대해 1개의 컨택트홀을 형성하면 된다.
하나의 실시예에서는, 금속막은 티탄막 또는 티탄 화합물막이고, 에칭은 6불화 유황과 산소를 반응 가스로서 이용한 건식 에칭이다. 본 발명의 또 다른 국면에 따른 반도체 장치의 제조 방법은 다음의 공정을 구비한다.
- 반도체 기판의 주표면 상에, 인접하는 도전층과 절연층을 형성하는 것.
- 도전층 및 절연층을 덮는 금속막을 형성하는 것.
- 도전층에 접하는 금속막의 부분을 실리사이드화함으로써 금속 실리사이드 층을 형성하는 것.
- 절연층 상에 위치하고, 또한 금속 실리사이드 층으로부터 연속적으로 연장되는 금속막의 소정 영역을 마스크로 덮는 것.
- 마스크로 덮은 영역을 제외하고, 실리사이드화하지 않는 금속막을 에칭에 의해 제거하는 것.
- 에칭되지 않고서 남은 금속막 및 금속 실리사이드층을 덮는 층간 절연막을 형성하는 것.
- 층간 절연막 중에, 금속막의 적어도 일부를 노출시키는 컨택트홀을 형성하는 것.
- 층간 절연막 상에, 컨택트홀에 충전되는 접속 도전층을 통해 금속 실리사이드 층에 전기적으로 접속되는 배선층을 형성하는 것.
상기 방법에 의하면, 금속 실리사이드 층의 형성과 동시에, 이 금속 실리사이드 층에 전기적으로 접속되어 절연층 상으로 연장되는 금속 배선층을 형성할 수 있으므로, 제조 공정수를 적게 할 수 있다. 또한, 에칭되지 않고서 남은 금속막을 이용하여 컨택트홀 형성 영역을 확대할 수 있으므로, 반도체 기판의 주표면 상의 도전층을 필요이상으로 크게 하지 않고, 마스크 정렬의 어긋남에 대해 용이하게 대처할 수 있다.
도 1a 내지 도 1f는 종래의 반도체 장치를 제조 공정순으로 도시한 도면.
도 2는 종래의 반도체 장치의 평면적인 레이아웃을 도시한 도면.
3은 도 2 중의 선 3-3에 따라서 본 단면도.
도 4는 도 2 중의 선 4-4에 따라서 본 단면도.
도 5는 컨택트홀 형성시의 위치 어긋남을 설명하기 위한 도면.
도 6a 내지 도 6e는 본 발명에 따른 반도체 장치를 제조 공정순으로 도시한 도면.
도 7은 산소 유량을 변화시킬 때의 티탄막, 질화 티탄막 및 티탄 실리사이드막의 에칭 속도 곡선을 도시한 도면.
도 8은 본 발명에 따른 하나의 실시예의 평면 레이아웃도.
도 9는 도 8 중의 선 9-9에 따라서 본 단면도.
도 10은 도 8 중의 선 10-10에 따라서 본 단면도.
도 11은 본 발명에 따른 다른 실시예의 평면 레이아웃도.
도 12는 도 11 중의 선 12-12에 따라서 본 단면도.
도 13은 본 발명에 따른 또 다른 실시예의 평면 레이아웃도.
도 14는 도 13 중의 선 14-14에 따라서 본 단면도.
도 15a 내지 도 15c는 본 발명의 다른 국면에 따른 반도체 장치의 제조 방법을 도시한 도면.
도 16은 본 발명에 따른 또 다른 실시예의 평면 레이아웃도.
도 17은 도 16 중의 선 17-17에 따라서 본 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 단결정 실리콘 기판
31 : 소자 분리 영역
32 : 제1 소자 형성 영역
33 : 제2 소자 형성 영역
34 : 소자 분리 절연막
35 : 제1 전계 효과 트랜지스터
36 : 제2 전계 효과 트랜지스터
37 : 게이트 절연막
38 : 게이트 전극
39 : 측벽 스페이서
40 : 불순물 확산 영역
41 : 티탄막
42 : 티탄 실리사이드 층
43 : 포토레지스트 마스크
44 : 티탄 배선층
도 6a 내지 도 6e를 참조하면서, 살리사이드 구조를 갖는 p채널 MOS 트랜지스터의 제조 방법을 설명한다.
도 6a를 참조하여 설명하면, n형 단결정 실리콘 기판(30)의 주표면 상에서 제1 소자 형성 영역(32)과 제2 소자 형성 영역(33)이 소자 분리 영역(31)에 의해 분리된다. LOCOS법을 이용하여 소자 분리 영역(31)에 소자 분리 절연막(34)을 형성한다. 그 후, 종래와 마찬가지의 방법으로, 제1 소자 형성 영역(32)에 제1 전계 효과 트랜지스터(35)를 형성하고, 제2 소자 형성 영역(33)에 제2 전계 효과 트랜지스터(36)를 형성한다.
제1 및 제2 전계 효과 트랜지스터(35, 36)는, 각각 게이트 절연막(37)과, 게이트 전극(38)과, 측벽 스페이서(39)와, 소스/드레인 영역이 되는 1쌍의 불순물 확산 영역(40)을 구비한다. 게이트 전극(38)으로서, 전형적으로는 불순물이 도핑된 다결정 실리콘이 이용된다.
도 6b를 참조하여 설명하면, 기판(30)의 주표면에 형성된 자연 산화막을 등방성 에칭에 의해 제거한 후, 마그네트론 스퍼터법을 이용하여 기판의 전면에 티탄(Ti)막(41)을 형성한다. 티탄막(41)의 두께는 예를 들면 30㎚이다.
도 6c를 참조하여 설명하면, 전기로 중에서의 열 처리법 또는 RTA법을 이용하여 600 내지 700℃의 처리 온도로 1회째의 열 처리를 행한다. 이 열 처리의 결과, 티탄막(41)과 기판(30)이 접촉하고 있는 영역, 및 티탄막(41)과 게이트 전극(38)이 접촉하고 있는 영역에, 자기 정합적으로 C49 상의 티탄 실리사이드(TiSiX)층(42)이 형성된다. TiSiX의 일례는 TiSi2이다.
또, 전기로 중에서의 열 처리법을 이용한 경우의 처리 시간은 30분 정도이고, RTA법을 이용한 경우의 처리 시간은 30초 정도이다.
상기 실리사이드화 반응은 티탄막(41)과 소자 분리 절연막(34)이 접촉하고 있는 영역, 및 티탄막(41)과 측벽 스페이서(39)가 접촉하고 있는 영역에서는 발생하지 않는다. 따라서, 이들 절연막의 표면에는 실리사이드화되어 있지 않은 티탄막(41)이 그대로 남는다. 또한, 티탄 실리사이드 층(42)의 표면에도 미반응의 티탄막(41)이 얇게 남아 있다.
기판 전면에 포토레지스트막을 형성한 후, 리소그래피 기술 및 에칭 기술을 이용하여, 티탄막(41) 상의 소정 영역에 패터닝된 포토레지스트 마스크(43)를 형성한다. 이 포토레지스트 마스크(43)는 도 6d에 도시한 바와 같이, 소자 분리 절연막(34)을 사이에 두도록 위치하는 2개의 불순물 확산 영역(40) 간에 연장되도록 형성된다.
포토레지스트 마스크(43)를 남긴 상태로, 티탄막(41)에 대해 반응성 이온 에칭을 실시한다. 이 때의 조건은, 예를 들면 다음과 같다.
사용 가스 : 6불화 유황(SF6) + 산소(O2) (SF6: O2= 10 : 3)
사용 가스 총유량 : 130sccm
압력 : 200mtorr
RF 파워 : 30W
온도 : 70℃
반응 가스로서, 6불화 유황과 산소와의 혼합 가스를 이용함으로써, 티탄막(41)의 에칭이 용이해지고, 한쪽 티탄 실리사이드 층(42)의 에칭은 어렵게 된다. 따라서, 포토레지스트 마스크(43)로 피복되어 있지 않은 영역에서는, 실리사이드화되어 있지 않은 티탄막(41)이 제거되고, 티탄 실리사이드 층(42)만이 남는다.
포토레지스트 마스크(43)로 피복되어 있던 영역의 티탄막(41)은 에칭되지 않으므로, 티탄 배선층(44)으로서 남는다. 이 티탄 배선층(44)은 소자 분리 절연막(34) 상으로 연장되고, 그 양단이 불순물 확산 영역(40)에 연속적으로 접속된다.
도 7은 6불화 유황과 산소를 반응 가스로서 이용한 반응성 이온 에칭시에, 티탄(Ti), 질화 티탄(TiN) 및 티탄 실리사이드(Ti Si)의 각각의 에칭 속도를, 산소의 첨가량을 바꾸면서 측정한 결과를 나타내고 있다. 도 7에 도시한 바와 같이, 6불화유황과 산소를 반응 가스로서 이용함으로써, 티탄 실리사이드에 비해 티탄 및 질화 티탄의 에칭 속도를 크게 할 수 있다. 따라서, 건식 에칭에 의해 선택적으로 실리사이드화된 부분만을 남길 수 있다.
6불화 유황과 산소와의 유량비(SF6/O2)는 2 내지 5의 범위가 바람직하고, 특히 3 내지 4의 범위가 바람직하다. 이 바람직한 범위보다도 작은 유량비이면, 에칭이 양호하게 행해지지 않을 가능성이 있다. 한편, 유량비가 바람직한 범위보다도 크면, 티탄 실리사이드의 에칭율이 질화티탄이나 티탄과 동등하게 되어, 선택성이 없어질 가능성이 있다.
또, 도 6c에 있어서, RTA법을 이용하여 열 처리를 행한 경우, 질소 분위기가 사용된다. 그 때문에, 실리사이드화하지 않은 티탄막(41)의 일부 또는 전부가 질화하여 질화 티탄이 되지만, 이 질화 티탄도 반응성 이온 에칭에 의해 제거된다.
포토레지스트 마스크(43)를 제거한 후, 다시 전기로 중에서의 열 처리법 또는 RTA법을 이용하여 800 내지 900℃의 처리 온도로 2회째의 열 처리를 행한다. 2회째의 열 처리 시간은 1회째의 열 처리 시간과 동일하다. 이 2회째의 열 처리에 의해, 티탄 실리사이드 층(42)은 고저항의 C49 상으로부터 저저항의 C54 상으로 이행한다.
상술한 바와 같이 하여 제조된 제1 및 제2 전계 효과 트랜지스터(35, 36)는 살리사이드 구조를 갖는다. 표면에 티탄 실리사이드 층(42)을 갖는 게이트 전극(38), 및 표면에 티탄 실리사이드 층(42)을 갖는 소스/드레인 영역(40)의 각각의 시트저항은 3Ω/□정도로 저감된다.
도 6e에 도시한 공정 후, 층간 절연막의 형성, 컨택트홀의 형성 및 금속 배선층의 형성이 행해진다.
본 발명의 하나의 실시예인 평면 레이아웃을 도시한 도 8을 참조한다. 복수의 소자 형성 영역(51)은 소자 분리 절연막(50)으로 분리되어 있다. 게이트 배선층(52)이 복수의 소자 형성 영역(51)을 횡단하도록 연장된다. 도 9 및 도 10에 도시한 바와 같이, 층간 절연막(55) 상에 형성되는 상부 금속 배선층(53)은 컨택트홀부(56)를 통해 소자 형성 영역(51)의 불순물 확산 영역에 접속된다. 또한, 다른 상부 금속 배선층(53)은 컨택트홀부(57)를 통해 게이트 배선층(52)에 접속된다.
상술한 실시예와 마찬가지로, 소자 형성 영역(51)의 불순물 확산 영역의 표면상 및 게이트 배선층(52)의 표면 상에 금속 실리사이드층이 형성되어 있다. 도 9를 참조하여, 소자 분리 절연막(50)을 사이에 두고 소자 형성 영역(51)의 불순물 확산 영역은 소자 분리 절연막(50) 상에 직접 접하여 연장되어 있는 금속 배선층(54)에 의해서 접속된다. 도 9와 도 4를 비교하면 명백하듯이, 도 9에 도시한 실시예에 따르면 금속 배선층(54)을 형성함으로써, 컨택트홀부(56)의 수를 감소시킬 수 있다. 또한, 한쪽의 소자 형성 영역(51)으로부터 다른쪽의 소자 형성 영역(51)에 이를 때까지의 배선층의 길이를 짧게 할 수 있다.
도 10에 도시한 구조에서는, 금속 배선층(54)은 소자 형성 영역(51) 상의 금속 실리사이드 층과, 소자 분리 절연막(50) 상으로 연장되어 있는 게이트 배선층(52) 상의 금속 실리사이드 층을 접속하고 있다. 도 10과 도 3을 비교하면 명백한 바와 같이, 분리된 2개의 금속 실리사이드 층을 직접 접속하는 금속 배선층(54)을 사용함으로써 컨택트홀부(56)의 수를 감소시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 따르면 소자 분리 영역에 의해서 분리된 제1 및 제2 소자 형성 영역 간을 연결하는 배선층의 길이를 상대적으로 짧게 할 수 있고, 컨택트홀의 수를 더욱 적게 할 수 있으므로, 장치의 미세화나 동작의 고속화에 있어서 유리하다.
또한, 본 발명의 특징의 하나는, 절연층에 의해 분리된 2개의 금속 실리사이드 층을, 이 절연층 상을 직접 연장하는 실리사이드화하지 않은 금속 배선층에 따라접속하는 것이다. 접속되는 2개의 금속 실리사이드층은, 분리되어 위치하는 전계 효과 트랜지스터의 소스/드레인 영역이어도 되고, 혹은 게이트 배선층이어도 된다. 또한, 한쪽의 금속 실리사이드 층이 한쪽의 전계 효과 트랜지스터의 소스/드레인 영역 상에 형성되고, 다른쪽의 금속 실리사이드 층이 다른쪽의 전계 효과 트랜지스터의 게이트 전극 상에 형성되는 것이어도 된다.
도 11 및 도 12는 분리되어 위치하는 2개의 게이트 배선층을 접속하는 예를 도시하고 있다. 소자 분리 절연막(65) 상으로, 상호 분리되어 형성된 게이트 배선층(60, 61)이 연장되어 있다. 게이트 배선층(60, 61)의 표면에는 금속 실리사이드 층이 형성된다. 이 양 금속 실리사이드 층은 실리사이드화하지 않은 금속 배선층(62)에 의해 전기적으로 접속된다. 게이트 배선층(60, 61) 및 금속 배선층(62)은 층간 절연막(64)으로 덮어지고, 그 위에 상부 금속 배선층(63)이 형성되어 있다.
도 13 및 도 14는 많이 떨어진 부분에 위치하는 불순물 확산 영역과 게이트 배선층을 접속하는 예를 도시하고 있다. 소자 분리 절연막(66) 상으로 게이트 배선층(67)이 연장되어 있다. 이 게이트 배선층(67)의 표면에는 금속 실리사이드 층이 형성된다. 소자 분리 절연막(66)에 인접하는 불순물 확산 영역(68)의 표면에도 금속 실리사이드 층이 형성된다. 불순물 확산 영역(68)과 게이트 배선층(67)은 실리사이드화되어 있지 않은 금속 배선층(69)에 의해 접속된다. 게이트 배선층(67), 불순물 확산 영역(68) 및 금속 배선층(69)은 층간 절연막(71)으로 덮어진다. 상부 금속 배선층(70)은 층간 절연막(71) 상에 형성된다.
또, 상술한 실시예에서는 실리사이드화하지 않은 티탄막을 제거하는데 건식 에칭 기술을 이용하였지만, 습식 에칭 기술에 의해 티탄막을 제거할 수도 있다.
도 15a 내지 도 15c는 본 발명의 다른 실시예의 제조 공정을 도시하고 있다. 도 15a에 이를 때까지의 공정은 도 6a 내지 도 6c를 이용하여 설명한 상술한 실시예와 동일하다. 따라서, 대응하는 요소에 대해 동일한 참조 번호를 붙임으로써, 상세한 설명을 생략한다. 이하에는, 상술한 실시예와 다른 점을 설명한다.
티탄막(41)과 게이트 전극(38)이 접촉하는 영역, 및 티탄막(41)과 불순물 확산 영역(40)이 접촉하는 영역에 티탄 실리사이드 층(42)이 형성되어 있다. 이 티탄막(41)의 두께는 예를 들면 30㎚이고, 실리사이드화 반응을 위한 열 처리 조건으로서, 예를 들면 650℃의 질소 분위기 중에서 30초간 RTA 처리를 행한다.
그 후, 도 15a에 도시한 바와 같이, 티탄막(41)의 소정 영역 상에 소정 형상으로 패터닝된 포토레지스트 마스크(80)를 형성한다. 포토레지스트 마스크(80)는 티탄 실리사이드 층(42) 상 및 소자 분리 절연막(34) 상의 실리사이드화되어 있지 않은 티탄막(41) 상으로 연장되어 있다.
도 15b를 참조하여 설명하면 SF6/O2가스를 이용하여, 기판 온도 70℃, RF 전력 30W의 조건에서 120초간 반응성 이온 에칭 처리를 행하고, 실리사이드화되어 있지 않은 티탄막(41)을 제거한다. 이 에칭 처리에 의해서도, 포토레지스트 마스크(80)로 피복되어 있는 티탄막은 제거되지 않고 티탄 배선층(81)으로서 남는다. 티탄 배선층(81)은 불순물 확산 영역(68) 상의 티탄 실리사이드 층(42)으로부터 소자 분리 절연막(34) 상까지 연속적으로 연장된다.
포토레지스트 마스크(80)를 제거한 후, 고저항인 C49 상의 TiSi2로부터 저저항인 C54 상의 TiSi2로 이행시키기 위해, 2회째의 열 처리가 행해진다. 이 2회째의 열 처리는 RTA 처리이고, 850℃의 질소 분위기 중에서 30초간 행해진다.
도 15c를 참조하여 설명하면, 그 후 제1 및 제2 전계 효과 트랜지스터(35, 36)를 덮는 층간 절연막(82)을 형성한다. 층간 절연막(82)으로서, 예를 들면 800㎚의 BPSG막이 사용된다. 다음에, 층간 절연막(82)에 티탄 배선층(81) 중 적어도 일부를 노출시키는 컨택트홀(84)을 형성한다. 도시한 실시예에서는, 컨택트홀(84)은 티탄 배선층(81)의 일부 및 티탄 실리사이드 층(42)의 일부를 노출시키고 있다. 다음에, 층간 절연막(82) 상에, 컨택트홀(84)에 충전되는 접속 도전층(85)을 통해 티탄 실리사이드 층(42)에 전기적으로 접속되는 알루미늄 배선층(83)을 형성한다.
상술한 실시예에서 사용되는 티탄 배선층(81)은 티탄 실리사이드층(42)의 연장 전극으로서의 기능을 한다. 티탄 배선층(81)이 절연층 상까지 연장됨으로써, 컨택트홀 형성을 위한 영역이 확대되므로, 컨택트홀 형성을 위한 마스크 정렬의 어긋남을 흡수할 수 있다. 따라서, 컨택트홀의 위치 어긋남을 고려하여 불순물 확산 영역의 크기를 크게 할 필요가 없어 미세화에 있어서 유리하다.
도 16 및 도 17은 실리사이드화하지 않은 금속 배선층을 컨택트를 위한 연장 전극으로서 이용한 예를 도시하고 있다. 실리콘 반도체 기판(95) 상의 주표면에는, 소자 분리 절연막(86) 및 불순물 확산 영역(87)이 형성되어 있다. 불순물 확산 영역(87)은, 예를 들면 전계 효과 트랜지스터의 소스/드레인 영역이고, 그 표면에 금속 실리사이드 층이 형성되어 있다. 소자 분리 절연막(86) 상에는, 게이트 배선층(88)이 형성되어 있다. 이 게이트 배선층(88)의 표면에는 금속 실리사이드 층이 형성된다. 층간 절연막(93) 상의 상부 금속 배선층(94)과 불순물 확산 영역(87)은 컨택트홀부(89)를 통해 전기적으로 접속된다. 또한, 상부 금속 배선층(94)과 게이트 배선층(88)은 컨택트홀부(90)를 통해 전기적으로 접속된다.
컨택트홀 형성시의 위치 어긋남을 흡수하기 위해 불순물 확산 영역(87) 및 게이트 배선층(88) 각각에 금속 배선층(91, 92)이 형성된다. 금속 배선층(91, 92)은 금속 실리사이드층 형성을 위해 퇴적된 금속막이 그대로 남은 것이다.
도 16 및 도 17에 도시한 바와 같이, 불순물 확산 영역 및 게이트 배선층의 양자에 대해 실리사이드화하지 않은 금속 배선층을 컨택트를 위한 연장 전극으로서 사용할 수 있다.
이상 설명한 각 실시예에 있어서는, 이하와 같이 변경해도 된다.
(1) 각 실시예에 나타낸 전계 효과 트랜지스터는 살리사이드 구조를 구비하고 있었다. 그러나, 본 발명은 그와 같은 살리사이드 구조를 구비한 반도체 장치에 한정되는 것이 아니다. 즉, 금속막을 실리사이드화함으로써 금속 실리사이드 층을 형성하는 장치 및 방법에 대해 본 발명은 널리 적용될 수 있다.
(2) 실리사이드화하는 금속으로서, 티탄을 대신하여, 질화 티탄 등의 티탄화합물을 이용할 수도 있다. 또한, 티탄 이외의 고융점 금속, 예를 들면 몰리브덴, 텅스텐, 탄탈, 하프늄, 질코늄, 니오브, 바나듐, 레늄, 크롬, 플래튬, 이리듐, 오스뮴, 로듐, 코발트, 니켈 등을 이용할 수도 있고, 이들의 화합물을 이용할 수도 있다.
(3) 실리사이드화하지 않은 티탄막을 제거하는데, 습식 에칭 기술을 이용할 수도 있다. 이 경우, 에칭액으로서 예를 들면, 과산화수소수 및 암모니아수의 혼합액이 사용된다.
(4) 층간 절연막 상에 형성되는 배선층과 컨택트홀 내에 충전되는 접속 도전층은, 상술한 실시예에서는 각각 형성하고 있지만, 배선층을 형성할 때에 이 배선층의 일부를 컨택트홀 내에 충전할 수도 있다.
이상 설명한 바와 같이 본 발명에 의하면, 도전층 상에 금속 실리사이드 층을 형성함과 동시에, 도전층에 인접하는 절연층 상에 실리사이드화하지 않은 금속층을 적극적으로 남기고 있다. 이 남겨진 금속층은 다른 소자로의 배선층으로서 사용할 수도 있고, 컨택트홀 형성시의 연장 전극으로서 사용할 수도 있다. 이렇게 해서, 본 발명에 의하면, 동작의 고속화 및 미세화에 기여할 수 있는 반도체 장치를 얻을 수 있다.
또, 여러가지 실시예를 도면에 나타내면서 본 발명을 설명하였지만, 도시하고 또한 기재한 실시예는 단순한 예시적인 것에 지나지 않고, 본 발명의 균등한 범위 내에서 여러가지 수정이나 변형이 가능하다.

Claims (16)

  1. 소자 분리 영역,
    상기 소자 분리 영역에 의해 분리된 제1 및 제2 소자 형성 영역,
    상기 제1 소자 형성 영역에 형성된 제1금속 실리사이드 층,
    상기 제2 소자 형성 영역에 형성된 제2 금속 실리사이드 층, 및
    상기 소자 분리 영역 상으로 연장되고, 상기 제1 및 제2 금속 실리사이드 층에 연속적으로 접속된 금속 배선층
    을 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 금속 실리사이드 층은 상기 금속 배선층으로부터 연장되어 있는 금속막 부분을 실리사이드화함으로써 형성되어 있는 반도체 장치.
  3. 제1항에 있어서, 상기 소자 분리 영역에 소자 분리 절연막이 형성되고,
    상기 금속 배선층은 상기 소자 분리 절연막 상에 직접 접하여 연장되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 금속 실리사이드 층은, 각각 반도체 기판의 주표면 상의 불순물 확산층 상에 형성되어 있는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 금속 실리사이드 층은 각각 다결정 실리콘층 상에 형성되어 있는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 금속 실리사이드 층은 반도체 기판의 주표면 상의 불순물 확산층상에 형성되고,
    상기 제2 금속 실리사이드 층은 다결정 실리콘층 상에 형성되어 있는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 소자 형성 영역에 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 제1 전계 효과 트랜지스터가 형성되고,
    상기 제2 소자 형성 영역에 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 제2 전계 효과 트랜지스터가 형성되며,
    상기 제1 금속 실리사이드 층은 상기 제1 전계 효과 트랜지스터의 게이트 전극, 소스 영역 또는 드레인 영역 상에 형성되고,
    상기 제2 금속 실리사이드 층은 상기 제2 전계 효과 트랜지스터의 게이트 전극, 소스 영역 또는 드레인 영역 상에 형성되어 있는 반도체 장치.
  8. 주표면을 갖는 반도체 기판,
    상기 반도체 기판의 주표면 상에 형성된 도전층,
    상기 반도체 기판의 주표면 상에서 상기 도전층에 인접하여 형성된 절연층,
    상기 도전층 상에 형성된 금속 실리사이드 층, 및
    상기 금속 실리사이드 층으로부터 상기 절연층 상까지 연속적으로 연장되는 금속 배선층
    을 구비한 반도체 장치.
  9. 제8항에 있어서,
    상기 금속 배선층 및 상기 금속 실리사이드 층을 덮고, 상기 금속 배선층의 적어도 일부를 노출시키는 컨택트홀을 갖는 층간 절연막, 및
    상기 층간 절연막 상으로 연장되고, 상기 컨택트홀 내에서 상기 금속 실리사이드 층에 전기적으로 접속되는 배선층
    을 구비하는 반도체 장치.
  10. 제9항에 있어서, 상기 배선층은 상기 컨택트홀 내에 충전되는 접속 도전층을 포함하는 반도체 장치.
  11. 제8항에 있어서, 상기 절연층 상에 다결정 실리콘 도전층을 구비하고,
    상기 금속 배선층은 상기 다결정 실리콘 도전층 상까지 연장되며,
    상기 다결정 실리콘 도전층과 상기 금속 배선층이 접촉하는 부분에 금속 실리사이드 층이 형성되어 있는 반도체 장치.
  12. 제8항에 있어서, 상기 도전층은 소자 형성 영역에 형성된 전계 효과 트랜지스터의 소스 또는 드레인 영역이고,
    상기 절연층은 소자 분리 영역에 형성된 소자 분리 절연막인 반도체 장치.
  13. 반도체 기판의 주표면 상에 절연층에 의해 분리된 제1 도전층 및 제2 도전층을 형성하는 공정,
    상기 제1 도전층, 절연층 및 제2 도전층을 덮는 금속막을 형성하는 공정,
    상기 제1 및 제2 도전층에 접하는 금속막 부분을 실리사이드화함으로써 제1 및 제2 금속 실리사이드 층을 형성하는 공정,
    상기 절연막 상에 위치하고, 또한 상기 제1 및 제2 금속 실리사이드 층으로부터 연속적으로 연장되는 상기 금속막의 소정 영역을 마스크로 덮는 공정, 및
    상기 마스크로 피복한 영역을 제외하고, 실리사이드화하지 않은 상기 금속막을 에칭에 의해 제거하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 금속막은 티탄막 또는 티탄 화합물막이고,
    상기 에칭은 6불화 유황과 산소를 반응가스로서 이용한 건식 에칭인 반도체 장치의 제조 방법.
  15. 반도체 기판의 주표면 상에 인접하는 도전층과 절연층을 형성하는 공정,
    상기 도전층 및 절연층을 덮는 금속막을 형성하는 공정,
    상기 도전층에 접하는 상기 금속막 부분을 실리사이드화함으로써 금속 실리사이드 층을 형성하는 공정,
    상기 절연층 상에 위치하고, 또한 상기 금속 실리사이드 층으로부터 연속적으로 연장되는 상기 금속막의 소정 영역을 마스크로 덮는 공정,
    상기 마스크로 피복한 영역을 제외하고, 실리사이드화하지 않은 상기 금속막을 에칭에 의해 제거하는 공정,
    에칭되지 않고서 남은 상기 금속막 및 상기 금속 실리사이드 층을 덮는 층간 절연막을 형성하는 공정,
    상기 층간 절연막 중에 상기 금속막 중 적어도 일부를 노출시키는 컨택트홀을 형성하는 공정, 및
    상기 층간 절연막 상에 상기 컨택트홀에 있어서 상기 금속 실리사이드 층에 전기적으로 접속되는 배선층을 형성하는 공정
    을 구비한 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 배선층은 상기 컨택트홀 내에 충전되는 접속 도전층을 포함하는 반도체 장치의 제조 방법.
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