KR20160002391A - 반도체 디바이스들의 금속 상호접속부들을 위한 유전체 배리어들의 선택적 형성 - Google Patents

반도체 디바이스들의 금속 상호접속부들을 위한 유전체 배리어들의 선택적 형성 Download PDF

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토마스 웰러 마운트시어
후이-정 우
브하드리 엔. 바라다라잔
나그라지 샹카르
윌리엄 티. 이
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Abstract

층간 유전체의 노출된 층 내로 에칭된 비아 및 위에 놓인 트랜치를 갖는, 기판 상에 유전체 확산 배리어가 증착되고, 비아의 하단부에서 아래에 놓인 상호접속부로부터의 금속이 노출된다. 아래에 놓인 금속화 층으로부터 그 위에 형성되는 금속화 층으로의 도전성 경로를 제공하기 위해, 유전체 확산 배리어가 층간 유전체 상에 선택적으로 형성되고 비아의 하단부에서 노출된 금속 상에는 형성되지 않는다. 일 예에서, 유전체 sinc 확산 배리어 층은 원격 플라즈마 증착 및 실리콘 원자와 질소 원자 모두를 함유하는 프리커서를 사용하여 층간 유전체 상에 선택적으로 증착된다. 일반적으로, 약 3.0 내지 20.0의 유전 상수를 갖는 다양한 유전체 확산 배리어 재료들이 층간 유전체 상에 선택적으로 형성될 수 있다.

Description

반도체 디바이스들의 금속 상호접속부들을 위한 유전체 배리어들의 선택적 형성{SELECTIVE FORMATION OF DIELECTRIC BARRIERS FOR METAL INTERCONNECTS IN SEMICONDUCTOR DEVICES}
본 발명은 반도체 프로세싱 동안 재료의 층들을 형성하는 방법들에 관한 것이다. 구체적으로, 본 발명은 금속 상호접속부들을 위한 유전체 배리어들을 선택적으로 형성하는 방법들에 관한 것이다.
다마신 프로세싱은 집적 회로들 상에 상호접속부들을 형성하는 방법이다. 이는 유전체층 (층간 유전체 또는 ILD (inter layer dielectric)) 내로 에칭된 트렌치들 및 비아들 내에 인레이된 (inlaid) 금속 배선들의 형성을 수반한다. 다마신 프로세싱은 다른 방법들보다 보다 적은 프로세싱 단계들을 필요로 하고 보다 높은 수율을 제공하기 때문에 종종 선호되는 집적 방법이다. 이는 또한 구리와 같이 플라즈마 에칭에 의해 용이하게 패터닝될 수 없는 금속들에 특히 잘 맞는다.
통상의 다마신 프로세스 플로우에서, 구리는 유전체층 내로 에칭된 비아들 및 트렌치들을 충진하기 위해 패터닝된 유전체 상에 증착된다. 발생되는 금속화층은 통상적으로 활성 디바이스들을 반송하는 층 상에 직접적으로 형성되거나 보다 아래에 놓여 있는 금속화층 상에 형성된다. 구리로 충진하기 전에, 비아들 및 트렌치들은 구리가 ILD 층 내로 확산하는 것을 방지하는 배리어 재료의 박층으로 라이닝된다 (lined). 통상적으로, 탄탈, 티타늄, 및 이들의 나이트라이드들과 같은, 도전성 금속 기반 재료들이 피처 내 확산 배리어들로서 사용되었다. 대안적으로, 본 명세서에 제공된 실시예들에서 제공된 바와 같이, 비도전성, 유전체 기반 확산 배리어들이 사용될 수 있다. 통상적인 집적 회로 (IC) 에서, 복수의 상호접속 레벨들이 서로의 상단 상에 스택되고 (stacked), 금속 충진된 비아들 및 트렌치들은 IC 내에서 액티브 엘리먼트와 패시브 엘리먼트 사이에 도전성 경로들로서 기능한다. 금속화 레벨 각각 내에서 라인들 (또는 배선들) 은 회로를 가로질러 신호들을 수평으로 송신하고 비아들은 신호들로 하여금 레벨로부터 레벨로, 수직으로 통과하게 한다.
이들 상호접속부들의 제조는 IC 디바이스 피처들의 치수들이 축소됨에 따라 점점 더 중요해지는, 몇몇 과제들을 제시한다. 이들 과제들 중 일부는 도전성의 비아 내 확산 배리어층들 대신 유전체를 제공함으로써 본 명세서에서 해결된다.
다양한 구현예들에서, 유전체 기반 구리 확산 배리어들 (또는 ILD로의 다른 금속들의 확산을 방지하는 배리어들) 을 형성하기 위한 방법들, 장치 및 시스템들이 제공된다. 그 상부에 유전체 확산 배리어가 증착되는 전형적인 기판은 ILD의 노출된 층 내로 에칭된 비아 및 위에 놓인 트렌치를 갖고, 비아의 하단부에서 아래에 놓인 상호접속부로부터 노출된 금속이 있다. 아래에 놓인 금속화층으로부터 그 위에 형성될 금속화층으로의 도전성 경로를 제공하기 위해, 유전체 확산 배리어는 ILD 층 상에 선택적으로 형성되어야 하고, 비아의 하단부에서 노출된 금속 상에는 형성되지 않아야 한다.
유전체 확산 배리어의 선택적인 형성은 단일 단계 또는 멀티-단계 프로세스일 수도 있다. 선택적 형성의 일 구현예에서, 유전체 확산 배리어는 ILD 층 상에 증착되고 비아 하단부에서 금속층 상에는 증착되지 않는다. 선택도는 (i) ILD 층 상의 선택적인 증착을 위해 구성된 확산 배리어 증착 전구체들을 사용; (ii) 선택적인 증착을 위해 구성된 증착 프로세스 파라미터들을 사용; (iii) 증착을 위해 ILD를 활성화; (iv) 증착에 대하여 금속을 패시베이션 (예를 들어, 나이트라이드화 (nitridation) 함으로써), 그리고 (v) 이들 방법들의 조합 중 하나 이상에 의해 달성될 수 있다. 선택적인 형성의 또 다른 구현예에서, 유전체 확산 배리어는 금속 상에서보다 보다 큰 두께로 ILD 층 상에 증착되고, 그 후 후속적으로, ILD 층으로부터 완전히 제거되지 않고, 금속으로부터 제거된다. 증착 동안 부분적인 선택도 (두께 차) 는 (i) ILD 층 상의 증착을 우선적으로 발생시키는 확산 배리어 증착 전구체들을 사용; (ii) ILD 층 상의 우선적인 증착을 위해 구성된 증착 프로세스 파라미터들을 사용; (iii) 증착을 위해 ILD를 활성화; (iv) 증착에 대하여 금속을 패시베이션 (예를 들어, 나이트라이드화함으로써), 그리고 (v) 이들 방법들의 조합 중 하나 이상에 의해 유사하게 달성될 수 있다.
일부 구현예들에서, (a) ILD 층 내로 에칭된 비아 및 위에 놓인 트렌치를 갖는 기판의 ILD 층 상에 유전체 확산 배리어를 선택적으로 형성하는 단계로서, 비아의 하단부에서 아래에 놓인 상호접속부 레벨로부터 노출된 금속이 있는, 유전체 확산 배리어를 선택적으로 형성하는 단계; (b) 충진 금속이 비아의 하단부에서 금속과 접촉하도록, 금속 (예를 들어, 구리, 코발트, 니켈, 텅스텐, 또는 이들 금속들의 합금) 으로 비아 및 트렌치를 충진하는 단계; 및 (c) 기판의 필드 영역 내에 존재한다면 과도한 금속을 제거하는 단계를 포함하는 방법이 제공된다. 선택적으로, 단계 (b) 에서 리세스된 피처부들을 충진하기 전에 단계 (a) 에서 형성된 유전체 확산 배리어 위에 도전성 라이너, 예를 들어, 루테늄 라이너가 컨포멀하게 (conformally) 형성되어 이들 층들 간의 접착력이 개선된다.
증착된 유전체 확산 배리어층은 ILD 층 내로의 금속 (예를 들어, 구리, 코발트, 니켈, 텅스텐, 또는 이들 금속들의 합금) 의 확산을 방지할 수 있는 재료로 이루어진다. 일부 실시예들에서, 유전체 확산 배리어층은 또한 ILD로부터 금속 충진된 라인 및 비아 내로 수분 또는 다른 오염물질들이 마이그레이션하는 (migrating) 것을 방지하기 위해 구성된다. 적합한 유전체 확산 배리어층들은 통상적으로 주변의 ILD 층의 유전 상수보다 다소 높은 유전 상수를 갖는, 비다공성이고, 기계적으로 견고한 재료들이다. 예를 들어, 약 3.0 내지 20.0, 보다 바람직하게 약 3.5 내지 8.0의 유전 상수들을 갖는 재료가 사용될 수 있다.
적합한 유전체 재료들의 예들은, 제한 없이, 도핑되거나 도핑되지 않은 실리콘 카바이드층 (예를 들어, SiC, SiCN, SiCO), 도핑되거나 도핑되지 않은 실리콘 나이트라이드, 붕소 함유 유전체들 (예를 들어, BC, SiBC, BCN, 등), 금속 옥사이드들 (예를 들어, TiOx), 금속 실리케이트들 (예를 들어, MnSiOx), 금속 카바이드들 (예를 들어, WC), 금속 나이트라이드들 (예를 들어, AlN), 및 금속 카보나이트라이드들 (예를 들어, WCN) 을 포함한다. 확산 배리어층들로서 전통적으로 사용되는, 도전성 TiN 및 TaN과 같은, 부분적으로 도전성인 금속 나이트라이드들은 제공된 실시예들에서 배제된다.
유전체 확산 배리어층들은 이로 제한되는 것은 아니지만, 열적 CVD (chemical vapor deposition), PECVD (plasma-enhanced chemical vapor deposition), ALD (atomic layer deposition), 및 스퍼터링 또는 PVD (physical vapor deposition) 를 포함하는 다양한 방법들을 사용하여 증착될 수 있다.
일부 실시예들에서, 유전체 확산 배리어층들의 선택적인 형성은, 종종 다공성, 탄소 도핑된, 실리콘 옥사이드계 재료와 같은 화학적으로 그리고 기계적으로 약한 재료를 만드는, ILD 층에 대한 플라즈마 노출 대미지를 최소화하는 방법들에 의해 수행된다. 이들 방법들은 기판 부근에서 고 에너지 이온들을 채용하지 않고, 리모트 플라즈마 PECVD, 저전력 PECVD, 열 CVD, 열 ALD 등을 포함한다.
일부 실시예들에서, 제공된 방법들은 포토리소그래픽 패터닝을 포함하는 프로세싱 스킴에 통합되고, 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 패터닝하고 패턴을 기판에 전사하는 단계; 및 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 포함한다.
또 다른 양태에서, 유전체 확산 배리어층을 선택적으로 형성하기 위한 장치가 제공된다. 장치는 프로세스 챔버 및 본 명세서에 제공된 임의의 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함한다.
일부 실시예들에서, 본 명세서에 기술된 장치 및 스텝퍼를 포함하는 시스템이 제공된다.
또 다른 양태에서, 비일시적인 컴퓨터 머신 판독가능 매체가 제공되고, 매체는 본 명세서에 기술된 방법들의 임의의 동작들을 수행하기 위한 코드를 포함하는 증착 장치를 위한 프로그램 인스트럭션들을 포함한다.
본 발명의 이들 및 다른 특징들 및 장점들은 연관된 도면들을 참조하여 이하에서 보다 상세히 기술될 것이다.
도 1a 내지 도 1c는 본 명세서에 제공된 실시예에 따라, 디바이스 제조 프로세스 동안 생성된 IC 디바이스 구조물들의 단면도를 도시한다.
도 2a 내지 도 2d는 본 명세서에 제공된 실시예에 따라, 디바이스 제조 프로세스 동안 생성된 IC 디바이스 구조물들의 단면도를 도시한다.
도 3a는 본 명세서에 제공된 일부 실시예들에 따른 반도체 디바이스 프로세싱을 위한 예시적인 프로세스 흐름도를 제공한다.
도 3b는 본 명세서에 제공된 일부 실시예들에 따른 반도체 디바이스 프로세싱을 위한 예시적인 프로세스 흐름도를 제공한다.
도 4a는 본 명세서에 제공된 실시예에 따른 유전체 확산 배리어의 선택적인 형성을 위한 예시적인 프로세스 흐름도를 제공한다.
도 4b는 본 명세서에 제공된 실시예에 따른 유전체 확산 배리어의 선택적인 형성을 위한 예시적인 프로세스 흐름도를 제공한다.
도 5는 본 명세서에 제공된 실시예에 따른, 유전체 배리어층들의 선택적인 증착을 위해 적합한 리모트 플라즈마 증착 장치의 개략적 표현이다.
종래의 다마신 프로세스에서, 금속 기반 확산 배리어층들 (예를 들어, Ta/TaN 바이레이어 (bilayer) 또는 Ti/TiN 바이레이어) 은 구리 충진된 피처부들로부터 주변의 ILD 층 내로의 확산을 방지하기 위해 비아 및 트렌치 측벽들에 인가된다. IC 디바이스들의 소형화가 진행되어, 리세스된 피처 크기들 (비아들 및 트렌치들의 크기들) 은 계속해서 축소된다. 대응하여, 진보하는 기술 노드 각각을 사용하여, 피처부 내 배리어 두께는 최대 가능한 구리 배선 단면을 유지하기 위해 감소된다. 그러나 확산 배리어층의 두께는 무한정 감소될 수 없다. 특정한 두께 아래의 배리어층은 효과적인 배리어로서 기능하는 것을 중단한다. 또한, 금속 기반 확산 배리어층들은 통상적으로, 확산 배리어들의 컨포멀한 증착을 어렵게 하는 방법인, PVD (physical vapor deposition) 에 의해 증착된다. PVD 막들은 일반적으로 후속하는 구리 충진을 방해하는 피처 개구부들에서 오버행 (overhang) 및 재차 들어간 (re-entrant) 프로파일을 나타낸다. 일단 최소 배리어 두께 한계에 도달하면, 배리어 재료는 피처부 크기가 계속해서 축소되기 때문에 구리 도전체 단면의 항상 증가하는 부분을 소비할 것이다. 금속 기반 배리어의 저항이 구리의 저항보다 크기 때문에, 전체 라인 저항 및 비아 저항을 겪을 것이다.
본 명세서에 제공된 구현예들에서, 유전체 확산 배리어는 종래에 사용된 도전성 배리어에 대한 대안으로서 사용된다. 유전체 확산 배리어의 사용은 최대 도전체 단면을 보존하고 대신 금속 라인들 사이의 저-k 유전체 재료의 부분을 대체함으로써 ILD 간격을 소비할 것이다. 대부분의 유전체 배리어 재료들은 주변의 ILD의 유전 상수보다 크고, 증가된 라인 커패시턴스로 유도하는, 유전 상수 (k) 를 가질 것이다. 그러나, 라인들 위 및 아래의 전계의 분산으로 인해, 영향은 완화될 것이다. 또한, 에칭 단계의 결과로서, 처음 몇 ㎚의 ILD가 대미지를 받고 보다 높은 k를 갖는다. 이를 의도적으로 증착된 유전체 배리어층으로 대체하는 것은 도전체 둘레에서 효과적인 k 값 (및 커패시턴스) 증가를 발생시킬 수 없다. 적절한 유전체 배리어 재료를 사용하는 것에 의해, 저항 (R) 의 유리한 감소는 저항-커패시턴스 지연 (RC) 에서의 순 감소와 함께 커패시턴스 (C) 의 증가를 초과할 수 있다.
유전체 기반 확산 배리어를 다마신 프로세스 플로우에 통합하기 위한 핵심 과제들 중 하나는 연속하는 배선 레벨들 (금속화층들) 사이에서 전기 연속성을 달성하는 것이다. 유전체 막들을 성장시키기 위해 사용된 대부분의 프로세스들은 비아 하단부에서의 표면을 포함하여, 모든 노출된 표면들 상에 재료를 증착하고, 2 개의 금속 레벨들이 전기적 접촉을 하는 것으로 생각된다. 결과적으로, 비아 하단부 접촉 영역 내의 유전체 재료는 금속화 전에 제거되어야 한다. 그러나, 이 금속 제거는 기판의 다른 부분들 (비아 측벽, 트렌치 측벽, 및 특히 트렌치 하단부) 의 유전체 배리어층을 열화시키지 않고 달성되어야 한다.
이 문제를 해결하기 위해, 노출된 금속의 존재 시 ILD 표면들 상에 유전체 배리어를 선택적으로 형성하기 위한 방법들이 제공된다. 유전체 확산 배리어의 선택적인 형성은 단일 단계 프로세스 또는 멀티-단계 프로세스일 수도 있다. 선택적인 형성의 일 구현예에서, 유전체 확산 배리어는 ILD 층 (예를 들어, 비아 측벽 및 트렌치 측벽에, 트렌치 하단부에 그리고 필드 영역 내에) 상에 증착되고 비아 하단부의 금속층 상에는 증착되지 않는다. 선택도는 (i) ILD 층 상의 선택적인 증착을 위해 구성된 확산 배리어 증착 전구체들을 사용하거나; (ii) 선택적인 증착을 위해 구성된 증착 프로세스 파라미터들을 사용하거나; (iii) 증착을 위해 ILD를 활성화하거나; (iv) 증착을 위해 금속을 패시베이팅하거나 (예를 들어, 나이트라이드화함으로써); (v) 이들 방법들의 조합에 의해 달성될 수 있다.
선택적인 형성의 또 다른 구현예에서, 유전체 확산 배리어는 금속 상에서 보다 큰 두께로 ILD 층 상에 증착되고 (또한 본 명세서에서 컨포멀하지 않은 (non-conformal) 증착이라고 함), 이어서 ILD 층으로부터 완전히 제거되지 않고, 금속으로부터 제거된다. 예를 들어, 유전체 배리어 재료는 금속 (비아 하단부에서) 위에서보다 큰 두께로 ILD (예를 들어, 트렌치 하단부에서) 위에 증착될 수도 있고, 이어서 ILD로부터 완전히 제거되지 않고, 금속을 노출하도록 비아의 하단부로부터 제거될 수도 있다. 일부 구현예들에서, 유전체 배리어 재료가 모든 금속 표면들 상에서보다 큰 두께로 모든 ILD 표면들 상에서 증착될 필요는 없을 수도 있다는 것이 이해된다. 예를 들어, 일부 구현예들에서, 특정한 에칭 프로세스들이 수직 표면들로부터보다 수평 표면들로부터 재료를 보다 효과적으로 제거할 수 있어서, 필수적인 선택도를 제공하기 때문에, ILD 위에서의 비아 측벽 커버리지는 금속 위에서의 비아 하단부 커버리지보다 클 필요가 없다. 증착 동안 부분적인 선택도 (두께 차) 는 (i) 바람직하게 ILD 층 상에서의 증착을 발생시키는 확산 배리어 증착 전구체들을 사용하거나; (ii) ILD 층 상에서의 바람직한 증착을 위해 구성된 증착 파라미터들을 사용하거나; (iii) 증착을 위해 ILD를 활성화하거나; (iv) 증착을 위해 금속을 패시베이팅하거나 (예를 들어, 나이트라이드화함으로써); (v) 이들 방법들의 조합에 의해 유사하게 달성될 수 있다.
본 명세서에 제공된 방법들은 ILD 층과 다양한 금속들 (예를 들어, 구리, 코발트, 니켈, 텅스텐, 또는 이들 금속들의 합금) 사이의 계면에 유전체 배리어들을 형성하기 위해 사용될 수 있다. 제공된 방법들은 다양한 크기들의 리세스된 피처부들 (비아들 및 트렌치들) 을 갖는 기판들을 프로세싱하기 위해 사용될 수 있지만, 이들은 좁은 금속 배선들을 구축하기에 특히 적합하다. 일부 구현예들에서, 이들 방법들에 의해 형성된 (비아 및 트렌치 양자 내의) 금속 배선의 폭은 약 12 내지 25 ㎚와 같이, 약 5 내지 45 ㎚이다.
통상적으로 적합한 유전체 확산 배리어층들은 주변의 ILD 층의 유전 상수보다 다소 높은 유전 상수를 갖는 비다공성의 기계적으로 견고한 재료들이다. 예를 들어, 약 3.0 내지 20.0의 유전 상수들을 갖는 재료들, 보다 바람직하게 약 3.5 내지 8.0의 유전 상수들을 갖는 재료들이 사용될 수 있다.
유전체 확산 배리어층들의 적합한 두께들은 유전 상수 및 확산 배리어 특성들을 포함하는, 배리어 재료의 구체적인 특성들에 의존한다. 약 5 내지 50 Å의 두께를 갖는 일반적인 배리어층들이 형성될 수 있다.
적합한 유전체 재료들의 예들은 제한 없이, 도핑되거나 도핑되지 않은 실리콘 카바이드 (예를 들어, SiC, SiCN, SiCO), 도핑되거나 도핑되지 않은 실리콘 나이트라이드, 붕소 함유 유전체들 (예를 들어, BC, SiBC, BCN, 등), 금속 옥사이드들 (예를 들어, TiOx), 금속 실리케이트들 (예를 들어, MnSiOx), 금속 카바이드들 (예를 들어, WC), 금속 나이트라이드들 (예를 들어, AlN), 및 금속 카보나이트라이드들 (예를 들어, WCN) 을 포함한다.
유전체 확산 배리어층들은, 이로 제한되는 것은 아니지만, 열적 CVD (chemical vapor deposition), PECVD (plasma-enhanced chemical vapor deposition), ALD (atomic layer deposition), 및 스퍼터링 또는 PVD (physical vapor deposition) 를 포함하는 다양한 방법들을 사용하여 증착될 수 있다.
유전체 배리어의 선택적인 증착을 수반하는 구현예는 도 1a 내지 도 1c에 도시된 부분적으로 제조된 반도체 기판의 단면도 및 도 3a에 도시된 프로세스도에 예시된다. 본 명세서에서 사용된 바와 같은 "반도체 기판"은 IC 디바이스의 반도체 부분들로 제한되지 않고, 반도체 포함 기판으로서 광범위하게 규정된다. 도 3a를 참조하면, 프로세스는, 유전체층 및 유전체층 내로 에칭된 비아 및 위에 놓인 트랜치를 갖는 반도체 디바이스를 제공함으로써 301에서 시작되고, 비아의 하단부에 노출된 금속이 있다. 도 1a는 하나의 이러한 기판 (101) 의 단면도를 제공한다. 기판은 다공성 실리콘 옥사이드계 유전체와 같은, 저-k 유전체 재료로 조성된 제 1 ILD 층 (103) 및 ILD 층 (103) 내에 임베딩된 구리 라인들 (107) 을 포함한다. 얇은 확산 배리어층 (105) 이 ILD 층 (103) 과 구리 라인들 (107) 사이의 계면에 존재하여, 유전체 내로의 구리의 확산을 방지한다. 확산 배리어층 (105) 은 Ta, Ti, W, TaN, TiN, WN 중 하나 이상을 함유하는 전통적으로 금속 기반 층일 수도 있고, 또는 일부 실시예들에서, 확산 배리어층 (105) 은 도핑되거나 도핑되지 않은 실리콘 카바이드층 또는 실리콘 나이트라이드층과 같은, 본 명세서에 제공된 유전체 배리어층이다. 통상적으로 또한 저-k 유전체층인, 제 2 ILD 층 (109) 은 ILD 층 (103) 위에 상주하고, 구리 라인들 (107) 로부터 상단 ILD 층 (109) 으로의 구리의 확산을 방지하는, 얇은 에칭 정지 또는 확산 배리어층 (110) (예를 들어, 실리콘 카바이드계 층 또는 실리콘 나이트라이드계 층) 에 의해 ILD 층 (103) 으로부터 분리된다. 비아들 (111) 은, 아래에 놓인 구리 라인들 (107) 이 비아들의 하단부들에서 노출되도록 ILD 층 (109) 내에 형성된다. 트렌치들 (112) 은 비아들 (111) 위에서 에칭된다.
하부 금속화층과 상부 금속화층 사이의 비아를 통한 도전율을 보장하기 위해, 도 3a에 제공된 실시예에서, 유전체 확산 배리어는, 비아 하단부에서 금속 상에 증착되지 않고, 동작 303에서 유전체 상에 선택적으로 증착된다. 발생되는 구조물이 도 1b에 도시되고, 여기서 선택적으로 증착된 유전체 배리어층 (113) 은 비아들 (111) 의 측벽들 상에서, 트렌치들 (112) 의 하단부들 및 측벽들 상에서, 그리고 디바이스의 필드 영역 상에서 ILD 층 (109) 을 코팅하고, 한편 비아들의 하단부에서 노출된 금속 (107) 은 유전체 배리어에 의해 코팅되지 않는다. 다음에, 도 3a를 참조하면, 비아들 (111) 및 트렌치들 (112) 은 동작 305에서 금속으로 충진된다. 예를 들어, 금속의 얇은 씨드층이 기판 표면 상에 증착된 후, 비아들은 전기도금 방법들을 사용하여 구리로 충진될 수도 있다. 또 다른 예에서, 비아들은 무전해 증착을 사용하여 코발트 또는 구리 또는 또 다른 금속으로 충진될 수도 있다. 비아들 및 트렌치들이 충진될 때, 일부 경우들에서, 원치 않는 금속 오버버든 (overburden) 층이 기판의 트렌치들 위 및 필드 영역 내에 동시에 증착된다. 이들 경우들에서, 동작 307에서, 원치 않는 금속은, 예를 들어, CMP (chemical mechanical polishing) 방법에 의해 제거된다. 발생되는 부분적으로 제조된 구조물은 도 1c에 도시된다. 본 예에서, 구리층 (115) 은 비아들을 충진하고 아래에 놓인 구리층 (107) 과 직접적으로 접촉한다. 유전체 배리어층 (113) 은 ILD 층 (109) 과 구리층 (115) 사이의 계면에 상주한다. 예시된 예에서, 구리 오버버든은 필드 영역으로부터 제거되고, 유전체 확산 배리어 (113) 는 기판의 필드 영역 상에 남는다. 도 3a의 프로세스도를 다시 참조하면, 동작 309에서, 유전체 배리어는 예를 들어, 후속하는 CMP에 의해, 기판의 필드 영역으로부터 선택적으로 제거된다. 일부 실시예들에서, 필드 영역 상의 유전체 배리어가 남을 수도 있고, 후속하는 금속화층의 형성 동안 확산 배리어 또는 에칭 정지층으로서 기능할 수도 있다는 것을 주의한다. 도 3a의 프로세스도를 다시 참조하면, 후속하는 동작 311에서, ILD 재료의 새로운 층이 기판 위에 증착된다.
일부 경우들에서, 유전체 배리어층의 증착시 완전한 선택도를 달성하는 것은 어려울 수도 있다. 이들 경우들에서, 유전체 배리어층의 선택적인 형성은, 배리어 재료의 컨포멀하지 않은 증착에 이어서 유전체 위에 상주하는 배리어 재료를 완전히 제거하지 않고, 비아 하단부에서 금속 위에 놓인 유전체 배리어를 제거하도록 구성된 에칭에 의해 달성된다. 일부 실시예들에서, 수평 ILD 표면 (예를 들어, 필드 영역 또는 트렌치 하단부) 상에 증착된 유전체 배리어의 두께는 적어도 1.5이고, 보다 바람직하게 비아 하단부에서 금속 위에 증착된 유전체 배리어의 두께보다 적어도 2배 크다. 이 방법은 도 3b에 도시된 프로세스 흐름도, 및 도 2a 내지 도 2d에 도시된 제조 프로세스의 예시적인 디바이스에 의해 예시된다.
도 3b를 참조하면, 프로세스는 도 3a에서 도시된 이전에 기술된 프로세스와 유사하게, 유전체층 내에 형성된 비아 및 트렌치를 갖는 부분적으로 제조된 반도체 디바이스를 제공함으로써 313에서 시작되고, 비아의 하단부에 금속이 있다. 이러한 부분적으로 제조된 반도체 디바이스의 예는 도 2a에 도시된다. 다음에, 동작 315에서, 비아의 하단부에서 금속층 상보다 유전체 상에 증착된 유전체 배리어 재료가 보다 많도록, 유전체 배리어는 기판 상에 컨포멀하지 않게 (non-conformally) 증착된다. 발생되는 구조물은, (필드 영역, 트렌치 측벽들, 트렌치 하단부, 비아 측벽들, 및 비아 하단부를 포함하는) 기판의 모든 표면들 위에 증착된 유전체 배리어 (113) 를 예시하는, 도 2b에 도시되고, 필드 영역 상의 유전체 위의 배리어의 두께는 비아 하단부에서 금속 위의 배리어의 두께보다 크다. 일부 실시예들에서, 비아 측벽 및 트렌치 측벽, 그리고 트렌치 하단부의 유전체 표면 위에 증착된 배리어의 두께는 또한 비아 하단부에서 금속 위에 증착된 배리어의 두께보다 크다. 다음에, 동작 317에서, 유전체 배리어는 아래에 놓인 금속층을 노출시키기 위해, 기판 상의 다른 곳을 통해 완전히 에칭되지 않고, 그리고 ILD 층을 노출시키지 않고, 비아의 하단부에서 에칭된다. 에칭 후에 획득된 구조물이 도 2c에 도시되고, 유전체 배리어 (113) 의 층은 비아의 하단부에서 완전히 제거되어 금속층 (107) 을 노출시키고, 필드 영역 및 트렌치 하단부에서 동시에 박막화된다는 것을 도시한다. 에칭 후에, 배리어 재료는 여전히 비아의 측벽 및 트렌치의 측벽, 트렌치의 하단부, 및 필드 영역을 덮는다. 적합한 재료 제거 방법들은 사용된 유전체 배리어의 타입에 의존한다. 예를 들어, 실리콘 나이트라이드는 F 함유 플라즈마 에칭 프로세스에 의해 제거될 수 있다. 다음에, 프로세싱은 도 3a에 기술된 프로세스와 유사하게 수행된다. 단계 319에서, 비아는 금속으로 충진되고, 이어서 단계 321에서 기판은, 예를 들어, (존재한다면) 금속 오버버든을 제거하기 위해 선택적으로 평탄화되고, 발생되는 구조물은 도 2d에 도시된다. 선택적으로 유전체 배리어층은 필드 영역으로부터 제거될 수도 있다. 다음에, 동작 323에서, 층간 유전체의 제 2 층이, 예를 들어, CVD 또는 스핀-온 방법을 사용하여, 기판 위에 증착된다.
선택도
유전체 배리어층의 증착의 선택도는 다양한 방법들을 사용하여 달성될 수 있다. 일부 실시예들에서, 유전체 배리어 재료는 비아 하단부에서 증착되지 않고 기판의 유전체 표면들 상에 선택적으로 증착된다. 다른 실시예들에서, 비아 하단부에서 금속 상보다 유전체 표면들 상에 보다 많은 유전체 배리어가 증착되도록, 유전체 배리어가 컨포멀하지 않게 증착된다. 이어서, 비아 하단부에서의 재료는 기판의 다른 곳의 배리어 재료를 완전히 제거하지 않고, 에칭에 의해 제거될 수 있다.
일부 실시예들에서, 증착의 선택도는 발생된 유전체 막에 존재하는 2 이상의 (보다 바람직하게 모든) 엘리먼트들을 포함하는 증착 전구체 분자들을 사용함으로써 향상된다. 예를 들어, 본 실시예에서, SiCN 층의 증착을 위해, Si 및 C, 보다 바람직하게 Si, C, 및 N을 함유하는, 실리콘 함유 분자들이 사용된다. 적합한 전구체들의 예들은 아미노실란들 (예를 들어, 비스-디메틸아미노메틸실란) 및 탄소 함유 실라잔들을 포함한다. 유사하게, SiCO 층들의 증착을 위해, 알콕시실란들 및 탄소 함유 실록산들과 같은, Si, C, 및 O를 함유하는 전구체들이 바람직하다. SiCNO 층들의 증착을 위해, 아미노실란들 및 알콕시실란들의 혼합물과 같이, 적어도 2 (바람직하게, Si, C, N, O 원소들 중 적어도 3) 개를 함유하는 전구체들의 혼합물들이 사용될 수 있다. 일 실시예들에서, 유전체 확산 배리어층을 선택적으로 또는 컨포멀하지 않게 증착하는 방법은: (a) ILD 층 내에 비아 및 트렌치를 갖는 기판을 제공하는 단계, 여기서, 비아의 하단부에 노출된 금속이 있음; (b) 기판을 하우징하지 않는 별도의 플라즈마 챔버 내에서 프로세스 가스 (예를 들어, H2) 에서 플라즈마를 형성하는 단계; (c) 공급 도관을 통해, 기판을 하우징하는 프로세스 챔버로 플라즈마 내에서 형성된 라디컬들을 제공하고, 라디컬들로 하여금 기판 상에 흡착되게 하는 단계; (d) 증착된 유전체 배리어 층의 엘리먼트들 중 적어도 2 개를 함유하는 전구체를 기판을 하우징하는 프로세스 챔버로 제공하고, 유전체 확산 배리어층을 선택적으로 또는 부분적으로 선택적으로 (컨포멀하지 않게) 형성하도록 전구체로 하여금 라디컬들과 반응하게 하는 단계를 포함한다.
일부 실시예들에서, 선택적 또는 부분적으로 선택적인 증착은 이 결과를 위해 구성된 프로세스들 또는 프로세스 조건들을 사용함으로써 달성된다. 예를 들어, 일부 실시예들에서, 리모트 플라즈마 증착이 비아 측벽 커버리지를 향상시키고, 일반적으로 향상된 선택도에 기여하기 때문에, 직접 플라즈마 증착보다 리모트 플라즈마 증착을 사용하는 것이 바람직하다.
일부 실시예들에서, 유전체 확산 배리어의 선택적인 또는 부분적으로 선택적인 증착은 증착을 위해 기판 상의 노출된 유전체의 층을 활성화함으로써 촉진된다. 도 4a의 프로세스 흐름도에 도시된 바와 같이, 프로세스는 유전체 내에 형성된 비아를 갖는 부분적으로 제조된 반도체 디바이스를 제공하는 단계에 의해 401에서 시작되고, 비아의 하단부에 노출된 금속이 있다. 다음에, 동작 403에서 유전체층은 유전체 배리어의 증착을 위해 활성화된다. 활성화 후에 동작 405에서, 유전체 배리어는 활성화된 유전체 층 표면들 상에 주로 또는 배타적으로 증착된다. 비아의 하단에 존재한다면, 유전체 확산 배리어 재료는 동작 407에서 금속을 노출시키도록 제거된다.
일부 실시예들에서, 유전체 확산 배리어의 선택적인 또는 부분적으로 선택적인 증착은 배리어의 증착에 대하여 비아에서 금속의 층을 패시베이팅함으로써 촉진된다. 도 4b의 프로세스 흐름도에 도시된 바와 같이, 프로세스는 유전체층 내에 형성된 비아를 갖는 부분적으로 제조도니 반도체 디바이스를 제공함으로써 409에서 시작되고, 비아의 하단부에 노출된 금속이 있다. 다음에, 동작 411에서, 비아 하단부에서 금속은 유전체 배리어의 증착에 대하여 패시베이션된다. 패시베이션 후에, 동작 413에서, 유전체 배리어는 활성화된 유전체층 표면들 상에 주로 또는 배타적으로 증착된다. 비아의 하단에 존재한다면, 유전체 확산 배리어 재료는 동작 415에서 금속을 노출시키도록 제거된다.
예를 들어, 일부 실시예들에서, 비아 하단부에 구리를 함유하는 기판이 제공된다. 이어서 구리는 그 표면 상에 구리 나이트라이드층을 형성함으로써, 예를 들어, 기판을 플라즈마 내의 질소 함유 가스와 접촉시킴으로써 패시베이션된다.
다른 타입들의 선택도 향상 처리들은 열 처리, UV 처리, 리모트 플라즈마 처리 및 직접 플라즈마 처리를 포함한다. 하나 이상의 이들 타입들의 처리들은 선택도를 향상시키기 위해 본 명세서에 기술된 임의의 유전체 확산 배리어층들의 증착 전에 수행될 수 있지만, 금속 나이트라이드들 (예를 들어, AlN), 및 금속 카바이드들 (예를 들어, WC) 의 CVD 또는 ALD 증착 전에 수행되는 것이 특히 적합하다. 열 처리의 일 예에서, 노출된 ILD 층 및 비아 하단부에 노출된 금속층을 포함하는 기판은 플라즈마 없이, 바람직하게 수소와 같은 환원 가스의 존재 시, 적어도 약 300 ℃의 온도로 가열된다. UV 처리의 구현예에서, 기판은 암모니아와 같은 환원 가스의 존재 시, 적어도 약 300 ℃의 온도로 UV 램프를 사용하여 UV 광이 조사된다. 리모트 플라즈마 처리의 일 구현예에서, 기판은 NH3로 충전된 별도의 챔버 내에서 플라즈마를 형성함으로써 원격으로 생성되고, 이어서 기판을 하우징하는 프로세스 챔버로 제공된 NHx 라디컬들과 접촉된다. 직접 플라즈마 처리의 일 구현예에서, 기판은 기판을 하우징하는 프로세스 챔버 내에서 형성되고, NH3 및 N2 중 하나 이상을 함유하는 프로세스 가스 내에서 형성된 플라즈마로 처리된다.
금속 패시베이팅 선택도 향상 처리의 일 예에서, 노출된 ILD 층 및 ILD 층 내에 형성된 비아의 하단부에서 노출된 금속 (예를 들어, 구리) 을 포함하는 기판이 제공된다. 기판은 티올 함유 화합물과 접촉되고, 티올 함유 화합물은 비아의 하단부에서 금속의 표면 상에 자가-어셈블된 모노레이어 (self-assembled monolayer) 를 형성한다. 자가-어셈블된 모노레이어는 유전체 확산 배리어의 증착을 위해 금속 표면을 패시베이션한다. 다음에, 유전체 확산 배리어는 ILD 표면 상에 배타적으로 또는 우선적으로 증착된다. 예를 들어, ALD에 의해 증착된 SiOC 또는 SiNC 유전체 배리어는 본 실시예에 적합한 배리어이다. 존재한다면, 유전체 확산 배리어는 비아 하단부로부터 제거되고 이어서 자가-어셈블된 모노레이어는, 예를 들어, 어닐링에 의해 비아 하단부로부터 제거된다 (예를 들어, 적어도 약 300 ℃의 온도로 기판을 가열함으로써).
일부 구현예에서, 표면 활성화 및 비활성화 (deactivation) 의 조합이 사용될 수도 있다.
예들
실리콘 함유 유전체 확산 배리어들 (도핑되거나 도핑되지 않은 실리콘 나이트라이드 및 도핑되거나 도핑되지 않은 실리콘 카바이드) 은 이하의 선택도 향상 프로세싱 기법들 중 하나 이상에 의해 ILD 층들에 의해 주로 또는 배타적으로 증착될 수 있다. 먼저, 일부 실시예들에서, 리모트 플라즈마 증착을 사용하여 실리콘 함유 유전체를 증착하는 것이 바람직하다. 이 증착 방법에서, 플라즈마는 기판을 하우징하는 프로세스 챔버와 분리된 챔버 내에서 원격으로 생성된다. 플라즈마는 H2, N2, 및 NH3 중 하나 이상을 포함할 수도 있는 반응 가스 내에서 생성된다. 플라즈마 생성 챔버 내의 반응 가스는 실리콘 함유 전구체를 포함하지 않는다. 플라즈마가 생성된 후, 플라즈마 내에서 형성된 라디컬들은 공급 도관을 통해 프로세스 챔버로 이동되고, 기판의 표면 상에 흡착되게 된다. 실리콘 함유 전구체는 반응 가스로부터 분리되게 프로세스 챔버로 전달된다. 실리콘 함유 전구체는 SiCN, SiCO, SiCNO 등과 같은 실리콘 함유 유전체 재료의 층을 형성하기 위해 기판의 표면에서 라디컬들과 반응한다. 원격 플라즈마의 사용은, 직접 플라즈마의 사용에 의존하는 방법들보다 보다 양호한 비아 측벽 커버리지를 제공하고 또한 보다 적은 ILD 대미지를 유발하기 때문에 유리하다. 또한, 증착 선택도를 개선하기 위해, 일 분자 내에 실리콘 및 산소, 또는 실리콘 및 질소, 또는 실리콘, 질소, 및 산소를 함유하는 실리콘 함유 전구체들을 사용하는 것이 바람직하다고 알려졌다. 적합한 전구체들은 아미노실란들, 알콕시실란들, 탄소 함유 실라잔들, 탄소 함유 실록산들, 및 이들의 혼합물들을 포함한다. 예를 들어, 이들 실시예들에서, SiCN은 아미노실란 (예를 들어, 비스-디메틸아미노메틸실란) 또는 실라잔을 사용하여 증착될 수 있다. SiCO 는 전구체로서 알콕시실란 또는 실록산을 사용하여 증착될 수 있다. SiCNO는 알콕시실란 및 아미노실란의 혼합물을 사용하여 증착될 수 있다. (플라즈마 내에서 암모니아에 의해 개질된 실란들 및 알킬실란들과는 반대로) 이들 타입들의 분자들의 사용은 라디컬들과의 보다 표면 제어된 반응을 발생시키고, 이는 결국 증가된 선택도로 이끈다. 일부 실시예들에서, 라디컬들의 농도는 보다 높은 플로우 레이트들의 반응 가스들을 사용함으로써, 그리고 리모트 플라즈마의 생성을 위해 보다 높은 전력을 사용함으로써 선택도를 개선하기 위해 증가된다. 증착 선택도를 개선하는 다른 파라미터들은 프로세스 챔버 내의 보다 낮은 압력 및 실리콘 함유 전구체의 보다 낮은 플로우 레이트를 포함한다. 예를 들어, 일부 실시예들에서, 개선된 선택도는 반응 가스 (예를 들어, H2) 를 약 5 내지 20 slm의 플로우 레이트로 제공하고, 약 1 내지 3 kW (예를 들어, 13.56 ㎒ 주파수를 사용하여 생성된 HF 플라즈마가 사용될 수 있다) 의 전력을 사용하여 반응 가스를 포함하는 챔버 내에서 원격으로 플라즈마를 형성하고, 실리콘 함유 전구체 (예를 들어, 비스-디메틸아미노메틸실란과 같은, 실리콘 원자 및 질소 원자 양자를 함유하는 전구체) 를 약 1 내지 50 sccm의 플로우 레이트로 제공하고 (전구체는 단독으로 도입될 수 있고; 일부 실시예들에서, 희 캐리어 가스 (noble carrier gas) 가 첨가됨), 그리고 약 100 내지 500 ℃의 온도에서 그리고 약 0.5 내지 5 Torr의 압력에서 증착을 수행함으로써 달성될 수 있다. 예를 들어, SiCN은 반응 가스로서 사용된 H2 및 실리콘 함유 전구체로서 사용된 아미노실란 (예를 들어, 비스-디메틸아미노메틸실란) 을 사용하여 리모트 플라즈마 증착에 의해 상기 기술된 프로세스 조건을 사용하여 선택적으로 또는 컨포멀하지 않게 증착될 수 있다.
실리콘 함유 유전체 배리어들은 필요할 때, 플루오르계 플라즈마 에칭을 사용하여 에칭될 수 있다. 예를 들어, 에칭은 ILD를 노출시키지 않고 비아의 하단부에서 유전체 배리어를 에칭하기 위해, 플루오로카본 또는 플루오로하이드로카본 (예를 들어, C4F8, CF4, C2F6, CHF3, CF2H2, 및 C4F6 중 하나 이상) 및 Ar, He, O2, N2 및 CO2 와 같은 제 2 가스를 함유하는 프로세스 가스에서 플라즈마를 생성하고, 플라즈마 내에서 생성된 라디컬들과 기판을 접촉시킴으로써 수행될 수 있다. 일 예에서, 플라즈마는 2 ㎒ 생성기에 대해 약 200 내지 3000 W의 전력 레벨을 사용하고 27 ㎒ 생성기에 대해 약 300 - 3000 W의 전력 레벨을 사용하는 듀얼 주파수 플라즈마를 사용하여 생성된다. 에칭은 약 50 mTorr 내지 5 Torr의 압력에서 수행될 수 있다.
붕소 함유 유전체 확산 배리어층들은 상기에 기술된 실리콘 함유 유전체 확산 배리어들과 유사하지만, 보레인과 같은 붕소 함유 전구체를 사용하여, PECVD를 사용하여, 보다 바람직하게 리모트 플라즈마 CVD 방법들을 사용하여 증착될 수 있다. 임의의 기술된 선택도 향상 표면 전처리들은 붕소 함유층들의 증착 전에 수행될 수 있다. 붕소 함유층들에 대한 적합한 증착 조건들의 예들은 본 명세서에 참조로서 인용된, 2010년 11월 30일 허여된 Yu 등의 미국 특허 제 7,842,604 호에서 알 수 있다.
금속 옥사이드 및 금속 실리케이트 확산 배리어층들은 기판 위에 금속을 전반적으로 증착하고, 나중에 일부 경우들에서 옥사이드 또는 실리케이트를 형성하도록 금속을 어닐링함으로써 선택적으로 증착될 수 있다. 금속 (예를 들어, 티타늄 또는 망간) 은, 기판 상의 ILD 위 및 비아 하단부 양자에 존재하도록, PVD 또는 ALD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 그러나, 유전체와 자발적으로 접촉시 또는 고온에서 어닐링시, 유전체 상에 증착된 금속은 옥사이드 (예를 들어, 티타늄은 실리콘 옥사이드계 유전체에 의해 TiOx로 옥사이드화됨), 또는 실리케이트 (망간은 MnSiO를 형성하기 위해 유전체와 반응할 수 있음) 를 형성할 수 있고, 한편 비아 하단부에 남아 있는 금속은 유전체와 접촉되지 않기 때문에 옥사이드화되지 않은 채료 남는다. 따라서, 유전체 확산 배리어 (금속 옥사이드 또는 실리케이트) 는 비아 하단부에서 금속 위에 형성되지 않고 ILD 위에 선택적으로 형성되고, 증착된 금속의 도전층은 남는다. 자가-형성된 티타늄 옥사이드의 증착을 위한 증착 조건들의 예들은 본 명세서에 참조로서 인용된, 2010년 6월 1일 허여된, Wu 등의 미국 특허 제 7,727,882 호에 제공된다. 본 명세서에 제공된 실시예들은 Wu의 특허에 제공된 바와 달리, 확산 배리어층이 티타늄 나이트라이드를 포함하지 않는다는 것을 주의한다.
일부 실시예들에서, 금속 카바이드들 및 금속 카보나이트라이드들은, 플라즈마의 보조로 또는 플라즈마의 보조 없이 적합한 유기금속 화합물 (예를 들어, 금속 카르보닐) 및 환원제와 기판을 순차적으로 접촉시키는 단계를 수반하는 ALD를 사용하여 증착된다. 바람직하게, 선택도를 향상시키기 위해, UV 전처리, 리모트 플라즈마 전처리, 열 전처리, 또는 직접 플라즈마 전처리와 같은, 표면 전처리들이 증착 전에 수행된다. 예를 들어, WC는 유기텅스텐 화합물 (예를 들어, W(CO)6, 비스(tert-부틸이미도)-비스-(디메틸아미도)텅스텐 (BTBMW) 또는 메틸시클로펜타디에닐-디카르보닐니트로실텅스텐 (MDNOW)) 을 사용하여 ALD에 의해 증착될 수 있다. WC의 증착을 위해 적합한 프로세스 조건들의 예들은, 예를 들어 본 명세서에 참조로서 인용된, Humayun 등의 2009년 6월 25일 공개된 미국 특허출원 공개 번호 제 2009/0163025 호에서 알 수 있다. 증착에 대한 선택도는 본 명세서에 기술된 선택도 향상 전처리들에 의해 협의될 수 있다.
알루미늄 나이트라이드 유전체 확산 배리어층들은 이하의 표면 전처리들 기법 및 증착 기법 중 하나 이상을 사용함으로써 ILD 층들 상에 주로 또는 배타적으로 증착될 수 있다. AlN 증착의 맥락에서 이하에 기술된 표면 전처리 조건들은 본 명세서에 기술된 임의의 층들의 증착의 선택도를 향상시키기 위해 사용될 수 있다는 것을 주의한다.
일부 실시예들에서, 기판의 UV 전처리는 AlN 증착의 선택도를 향상시키기 위해 사용된다. 일부 실시예들에서, 기판은 약 2.5 내지 10 slm의 플로우 레이트로 제공된 암모니아의 존재 시, 약 300 내지 400 ℃의 온도에서 그리고 약 2.4 내지 90 Torr의 압력에서 UV 광이 조사된다. 전처리 후에, AlN은 유기알루미늄 전구체 및 질소 함유 가스 (예를 들어, 암모니아) 를 사용하여 CVD 또는 ALD에 의해 증착된다. 적합한 유기알루미늄 전구체들은 트리메틸알루미늄 (TMA) 및 본 명세서에 참조로서 인용된, 2012년 9월 18일 허여된, Yu 등의 미국 특허 제 8,268,722 호에 제공된 임의의 전구체들을 포함한다. 적합한 증착 조건들은 미국 특허 제 8,268,722 호에 제공된 조건들 및/또는 이하에 기술된 프로세스를 포함한다. 프로세스는 전처리된 기판을 ALD 프로세스 챔버로 제공함으로써 시작된다. 기판은 트리메틸알루미늄 및 N2의 혼합물과 접촉되고, 트리메틸알루미늄은 약 50 내지 200 sccm의 플로우 레이트로 제공되고, N2는 약 0.5 내지 2 slm의 플로우 레이트로 제공된다. 기판이 몇 초동안 노출된 후, 프로세스 챔버는 트리메틸알루미늄을 완전히 또는 부분적으로 제거하기 위해 퍼지되고, 이어서 NH3와 N2의 혼합물이 가스 각각에 대해 약 2 내지 10 slm의 플로우 레이트로 도입된다. AlN 층은 기판 상에 증착된다. 그 후 프로세스 챔버는 퍼지되고, 목표된 두께의 AlN 막을 구축하기 위해 필요한 만큼의 사이클들 동안 반응물 노출이 반복된다. 증착은 약 180 내지 400 ℃의 온도에서 그리고 약 1.2 내지 8 Torr의 압력에서 수행될 수 있다.
일 구체적인 예에서, 기판은 약 5000 sccm의 플로우 레이트로 제공된 암모니아의 존재 시, UV 광 (190 ㎚보다 큰 파장 및 약 3.6 kW의 전력에서) 이 조사된다. UV 전처리는 350 ℃의 온도에서 그리고 50 torr의 압력에서 수행된다. UV 전처리 후에, 순환적인 CVD 방법을 사용하여 AlN이 기판 상에 증착된다. 기판은 먼저 350 ℃ 및 4 torr의 압력에서 N2와 혼합된 TMA (90 sccm의 TMA 플로우 레이트 및 0.95 slm의 N2) 와 접촉된다. 이어서 챔버는 TMA를 부분적으로 제거하기 위해 퍼지되고, 기판은 AlN 층을 형성하기 위해, NH3 (7000 sccm의 플로우 레이트로 제공됨) 와 N2 (의 플로우 레이트로 제공됨) 의 혼합물과 접촉된다. 이어서 기판은 퍼지되고 다시 순차적으로 TMA 및 NH3이 도즈된다 (dose). 프로세스는 350 ℃의 온도에서 그리고 4 torr의 압력에서 수행된다.
AlN 증착의 선택도를 향상시킬 수 있는 다른 타입들의 전처리들은 열 전처리, 리모트 플라즈마 전처리, 및 직접 플라즈마 PECVD 전처리를 포함한다. 열 전처리의 일 실시예에서, 기판은 300 내지 400 ℃ (예를 들어 350 ℃) 의 온도에서 그리고 약 2 내지 9 Torr (예를 들어 4 Torr) 의 압력에서 H2와 접촉된다. 수소는 약 5 내지 10 slm (예를 들어 9500 sccm) 의 플로우 레이트로 프로세스 챔버로 공급된다.
일 실시예에서, 리모트 플라즈마 전처리는 리모트 플라즈마 챔버 내에서 플라즈마를 사용하여 NH3 가스로부터 NHx 라디컬들을 형성하고, 라디컬들을 기판을 하우징하는 프로세스 챔버로 공급함으로써 수행된다. NH3 가스는 약 250 내지 2500 sccm (예를 들어 800 sccm) 의 플로우 레이트로 리모트 플라즈마 챔버 내로 흐르고 플라즈마는 약 12000 내지 24000 W의 전력으로 13.56 ㎒ 생성기를 사용하여 형성된다. 프로세스는 약 150 내지 400 ℃의 온도에서 그리고 약 0.5 내지 2.5 Torr의 압력에서 수행된다. 일 예에서, 리모트 플라즈마 전처리는 0.5 Torr의 압력, 350 ℃의 온도에서 수행되고, 2400 W의 전력을 사용하여 플라즈마를 생성한다. 또 다른 예에서, 리모트 플라즈마 전처리는 1.5 Torr의 압력, 150 ℃의 온도에서 수행되고, 1200 W의 전력을 사용하여 플라즈마를 생성한다.
일 실시예에서, 직접 플라즈마 전처리는 기판을 하우징하는 챔버 내에서, NH3 및 N2를 함유하는 가스 내에서 플라즈마를 형성함으로써 수행된다. 일부 구현예들에서, 플라즈마는 약 13.56 ㎒의 주파수, 약 350 내지 750 W (예를 들어, 600 W) 의 전력으로 제공된 HF 플라즈마 생성, 선택적으로 약 0 내지 750 W의 전력에서 400 ㎑ 주파수를 사용하는 LF 컴포넌트를 사용을 사용하여 형성된다. 일 구현예에서, 플라즈마 전처리는 약 350 ℃의 온도에서 그리고 약 2 내지 8 Torr (예를 들어, 2.4 Torr) 의 압력에서 NH3 (예를 들어, 1000 sccm의 플로우 레이트로 제공됨), 및 N2 (예를 들어, 15 slm의 플로우 레이트로 제공됨) 를 사용하여 수행된다.
장치
본 명세서에 기술된 구현예들의 또 다른 양태는 본 명세서에 기술된 방법들을 달성하도록 구성된 장치이다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 개시된 구현예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 프로세스 동작들을 달성하기 위한 하드웨어는 ALD 프로세싱 챔버들, PECVD 프로세싱 챔버들, 리모트 플라즈마 시스템들 및 PVD 프로세싱 챔버들을 포함한다. 시스템 제어기는 통상적으로 장치가 개시된 구현예들에 따른 방법을 수행하도록 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들 및 하나 이상의 메모리 디바이스들을 포함할 것이다. 개시된 구현예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독가능한 매체가 시스템 제어기에 커플링될 수도 있다.
일 규현예에서, 선택적인 또는 컨포멀하지 않은 (부분적으로 선택적인) 유전체 배리어층들을 증착하기 위한 장치는 리모트 플라즈마 증착 장치이다. 이러한 장치의 간략화된 개략적인 표면이 도 5에 도시된다. 장치 (501) 는 증착 동안 기판을 지지하도록 구성된 페데스탈 (505) 을 하우징하는, 주 프로세스 챔버 (503) 을 포함한다. 기판 챔버 (507) 는 플라즈마 생성기와 연관되고, 플라즈마 내에서, H2와 같은 프로세스 가스들로부터 라디컬들을 형성하도록 구성된다. 생성된 라디컬들은 공급 도관을 통해 주 프로세스 챔버 (503) 로 지향된다. 별도로, 전구체 (예를 들어, 실리콘 함유 전구체) 는 전구체 소스 (509) 로부터 주 프로세스 챔버 (503) 로 지향된다. 제어기 (511) 는 주 프로세스 챔버 (503) 와 전기적으로 접속되고, 온도, 압력, 플라즈마 생성을 위해 인가된 전력 레벨들, 및 프로세스 가스들 및 전구체들의 플로우 레이트들과 같은, 증착 프로세스의 하나 또는 몇몇 파라미터들을 제어하도록 구성된다. 예를 들어, 제어기는 본 명세서에 기술된 임의의 프로세스들을 수행하기 위해 프로그램 인스트럭션들 또는 빌트인 로직을 포함할 수도 있다.
본 명세서에서 상기에 기술된 장치/프로세스는 예를 들어 반도체 디바이스들, 디스플레이, LED, 광전 패널 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만, 공통 제조 설비 내에서 함께 사용 또는 수행될 수 있다. 막의 리소그래피 패터닝은 통상적으로 각각 다수의 가능한 툴을 사용하여서 실현되는 다음의 단계들 중 몇몇 또는 모두를 포함하며, 이 단계들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여 예를 들어, 기판과 같은 워크피스 상에 포토레지스트를 도포하는 단계; (2) 고온 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 단계; (4) 습식 벤치 (wet bench) 와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 이를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마-보조 에칭 툴을 사용하여 아래에 놓인 막 또는 워크피스에 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 스트립퍼 (stripper) 와 같은 툴을 사용하여 레지스트를 제거하는 단계를 포함할 수 있다.
마일드 프로세싱 (MILD PROCESSING)
일반적으로, 다양한 방법들이 유전체 확산 배리어들을 선택적으로 형성하기 위해 사용될 수 있지만, 일부 실시예들에서, ILD 층에 대한 대미지를 방지하기 위해 대미지를 주지 않는 (non-damaging) 마일드 증착 방법들을 사용하는 것이 특히 바람직하다. 이는 다공성 유전체들과 같은 기계적으로 약한 유전체들이 사용될 때, 특히 중요하다. 일부 실시예들에서, 특히 2.5보다 작은 유전 상수를 갖는 ILD들 (이들은 통상적으로 기계적으로 견고하지 않음) 이 사용될 때, 증착 방법들은 대미지를 주는 고 에너지 이온들과 ILD가 접촉하는 것을 방지하도록 구성된다. 예를 들어, 유전체 배리어는 열 ALD 프로세스, 열 CVD (chemical vapor deposition) 프로세스, 저전력 PECVD 프로세스, 또는 리모트 플라즈마 PECVD 프로세스를 사용하여 증착될 수도 있다.
일부 구현예들에서, 유전체 확산 배리어층은 열 ALD 프로세스를 사용하여 증착될 수도 있다. 열 ALD 프로세스들은 통상적으로 2 개의 상이한 화학물질들 또는 전구체들을 사용하여 수행되고 순차적인, 자기-제한 (self-limiting) 표면 반응들에 기초한다. 전구체들은 웨이퍼 기판의 표면과 접촉하는, 반응 챔버로 가스 상태로 순차적으로 들어간다. 예를 들어, 제 1 전구체는 반응 챔버로 들어갈 때 표면 상에 흡착된다. 이어서, 제 1 전구체는 제 2 전구체가 반응 챔버로 들어올 때 표면에서, 제 2 전구체와 반응한다. 전구체들의 교번하는 시퀀셜 펄스들에 표면을 반복적으로 노출시킴으로써, 배리어 재료의 박막이 증착된다. 열 ALD 프로세스들은 또한 표면이 단일 전구체의 시퀀셜 펄스들에 노출되는 프로세스들을 포함하고, 이 프로세스는 또한 표면 상에 배리어 재료의 박막을 증착할 수도 있다. 열 ALD는 일반적으로 컨포멀 층 즉, 아래에 놓인 표면의 윤곽들을 충실히 따르는 층을 형성한다. 전구체들을 표면에 반복적으로 노출시킴으로써, 얇은 유전체 확산 배리어층이 증착될 수도 있다. 유전체 확산 배리어층의 최종 두께는 전구체 노출 사이클들의 수 및 전구체 흡착 층의 두께에 의존한다. 열 ALD 프로세스들 및 장치의 일반적인 기술은 본 명세서에 참조로서 인용된, 미국 특허 제 6,878,402 호에 주어진다.
일부 다른 구현예들에서, 유전체 확산 배리어층은 저전력 PECVD 프로세스를 사용하여 증착될 수도 있다. 저전력 PECVD 프로세스들에서, 일부 구현예들에서, 배리어층을 증착할 때 플라즈마 방전을 지속시키기 위해 RF (radio frequency) 전력이 인가된다. 고 주파수 무선 전력 및 저 주파수 무선 전력 양자를 갖는 듀얼 주파수 PECVD 시스템이 또한 사용될 수 있다. 저전력 PECVD 프로세스들은 전구체들의 화학 반응 레이트들을 향상시키기 위해 플라즈마를 활용한다. 일부 저전력 PECVD 프로세스들은 저전력 RF 전력을 사용하여 재료의 증착을 가능하게 하고, 이는 웨이퍼 기판 표면 상의 노출된 ILD 층에 조금의 대미지도 발생시키지 않을 것이다.
유전체 확산 배리어층이 전력 PECVD 프로세스를 사용하여 증착되는 일부 구현예들에서, 플라즈마는 저전력 플라즈마이다. 플라즈마를 생성하기 위해 사용된 RF 전력은 일부 구현예들에서, 300 ㎜ 웨이퍼 기판에 대해, 약 100 W보다 적은 전력으로 인가될 수도 있다. 일부 구현예들에서, 플라즈마를 생성하기 위해 사용된 RF 전력은 약 25 W 내지 150 W일 수도 있다. 저전력 플라즈마가 사용될 수도 있는, PECVD 프로세스들 및 장치의 일반적인 기술은, 본 명세서에 참조로서 인용된, 명칭이 "PLASMA PARTICLE EXTRACTOR FOR PECVD"이고, 2008년 2월 19일 출원된, 미국 특허 출원 제 12/070,616 호에 주어진다.
일부 구현예들에서, 유전체 배리어층은 리모트 플라즈마 PECVD 프로세스 또는 리모트 플라즈마 ALD 프로세스를 사용하여 증착될 수도 있다. 리모트 플라즈마 PECVD 프로세스 또는 리모트 플라즈마 ALD 프로세스에서, 플라즈마는 리모트 플라즈마 소스를 사용하여 생성될 수도 있다. 리모트 플라즈마 소스를 사용하여 생성된 플라즈마의 사용은 플라즈마에 의해 유발될 수도 있는 웨이퍼 기판으로의 대미지를 최소화하거나 실질적으로 제거할 수도 있다. 리모트 플라즈마 PECVD 프로세스들 및 리모트 플라즈마 ALD 프로세스들은, 워크피스 (예를 들어, 웨이퍼 기판) 가 플라즈마 소스 영역에 직접적이지 않은 것을 제외하고 직접 PECVD 프로세스들과 유사하다. 플라즈마 소스는 웨이퍼 기판의 업스트림에 있고, 반응성 이온들 및 라디컬들을 형성하기 위해 전구체 종들을 활성화하고/하거나 분해한다. 암모니아 및 수소를 포함하는, 환원 가스들은 또한 일부 구현예들에서 리모트 플라즈마 소스 내에서 반응성 이온들 및 라디컬들로 분해된다. 일부 구현예들에서, 샤워헤드 및 대면 플레이트는 라디컬들만이 웨이퍼 기판 표면에 도달하도록 이온들을 필터링하기 위해 사용될 수 있다. 라디컬들은 초저-k 유전체에 대해 대미지를 거의 유발하지 않을 수도 있다. 또한, 플라즈마 소스의 구역으로부터 웨이퍼 기판을 제거하는 것은 프로세스 온도들이 거의 실온으로 떨어지게 할 수도 있다. 리모트 플라즈마 PECVD 프로세스들 및 장치의 일반적 기술은 본 명세서에 참조로서 인용된, 미국 특허 제 6,616,985 호 및 미국 특허 제 6,553,933 호에 주어진다. 일부 구현예들에서, 리모트 플라즈마 소스는 또한 일부 구현예들에서 유전체 배리어층의 증착을 위해 ALD 타입 프로세스들에서 사용될 수도 있다.
실험적 예
SiNC 유전체 배리어는 비아의 하단부에서 노출된 구리층 상에 증착되지 않고 유전체층 상에 선택적으로 증착된다. 구체적으로, SiNC 층은 3:1의 애스팩트 비를 갖는, 35-㎚ 폭 리세스된 피처부들을 포함하는 기판 상에 증착된다. 기판의 표면은 노출된 TEOS 및 SiN으로 구성되고 비아들의 하단부에서 노출된 구리에 포함된다. SiNC 층은 리모트 플라즈마 CVD를 사용하여 선택적으로 ILD 층 상에 증착되고 비아 하단부들 내의 구리 상에 증착되지 않는다. 플라즈마는 13.56 ㎒의 HF 주파수 및 2.5 kW의 전력 레벨을 사용하여 원격으로 생성된다. 플라즈마는 10 slm의 플로우 레이트로 제공된 H2 반응물 가스 내에서 형성된다. 플라즈마 생성된 라디컬들은 프로세스 챔버로 제공된다. 별도로, 실리콘 함유 전구체 (비스-디메틸아미노메틸실란) 이 20 sccm의 플로우 레이트로 프로세스 챔버로 제공된다. 증착은 400 ℃의 온도에서 그리고 1.5 Torr의 압력에서 수행된다. SiNC 층이 선택적으로 증착된 후, 본 명세서에 참조로서 인용된, 2004년 9월 21일 허여된 Kolics 등의 미국 특허 제 6,794,288 호에 기술된 증착 화학물질을 사용하여 무전해 증착에 의해 비아들을 충진하기 위해 코발트가 증착된다. 무전해 코발트가 성공적으로 증착되었다는 사실은, 코발트는 무전해 프로세스에서 유전체층 상에서 성장하지 않기 때문에, SiNC 층이 ILD 층 상에 선택적으로 증착되었고, 비아의 하단부에서 구리 상에는 증착되지 않았다는 것을 확실하게 한다.
제어기
일부 구현예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부일 수도 있다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 특정한 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전, 동안, 및 후에 이들의 동작을 제어하기 위한 전자제품들에 통합될 수도 있다. 이 전자제품들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들 (subpart) 을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 프로세싱 요건들 및/또는 시스템의 타입에 따라, 제어기는 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴로/외부로의 웨이퍼 이송 및 특정한 시스템과 연결되거나 인터페이스된 다른 이송 툴들 및/또는 로드록들을 포함하는 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로, 제어기는 인스트럭션들을 수신, 인스트럭션들을 발행, 동작을 제어, 세정 동작들을 인에이블, 엔드포인트 측정을 인에이블하는 등의 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자제품들로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어 형태의 칩들, DSP (digital signal processor), ASIC (application specific integrated circuit) 으로 구성된 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기로 통신되고, 반도체 웨이퍼 또는 시스템 상/에 대한 특정한 프로세스를 수행하기 위한 동작 파라미터들을 규정하는 인스트럭션들일 수도 있다. 동작 파라미터들은 일부 실시예들에서, 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안 하나 이상의 프로세싱 단계들을 달성하기 위해 프로세스 엔지니어들에 의해 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수 있다. 예를 들어서, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어, 서로 네트워킹되어 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어서, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 가공 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.

Claims (19)

  1. 반도체 기판을 프로세싱하는 방법으로서,
    (a) 유전체의 노출된 층 및 상기 유전체의 노출된 층 내에 형성된 비아를 갖는 부분적으로 제조된 반도체 기판을 제공하는 단계로서, 상기 비아의 하단부에 금속의 노출된 층이 있는, 상기 부분적으로 제조된 반도체 기판을 제공하는 단계; 및
    (b) 상기 유전체의 노출된 층 상에 유전체 확산 배리어층을 선택적으로 형성하는 단계를 포함하고,
    단계 (b) 는,
    (i) 상기 금속의 노출된 층 상에 유전체 확산 배리어층을 증착하지 않고 상기 유전체의 노출된 층 상에 유전체 확산 배리어 재료를 선택적으로 증착하는 방법; 및
    (ii) 상기 노출된 금속층 상에 보다 적은 유전체 확산 배리어 재료를 증착하는 동안, 상기 유전체의 노출된 층 상에 상기 유전체 확산 배리어 재료를 증착하여 부분적 선택도를 달성하고, 후속하여 상기 유전체의 노출된 층 위에서 상기 유전체 확산 배리어 재료를 완전히 제거하지 않고 에칭함으로써 상기 금속의 노출된 층 위에서 상기 유전체 확산 배리어 재료를 제거하는 방법으로 구성된 그룹으로부터 선택된 방법을 사용하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    상기 유전체 확산 배리어 재료는 약 3.0 내지 20.0의 유전 상수를 갖는, 반도체 기판을 프로세싱하는 방법.
  3. 제 1 항에 있어서,
    상기 유전체 확산 배리어 재료는 도핑되거나 도핑되지 않은 실리콘 카바이드 및 도핑되거나 도핑되지 않은 실리콘 나이트라이드로 구성된 그룹으로부터 선택되는, 반도체 기판을 프로세싱하는 방법.
  4. 제 1 항에 있어서,
    상기 유전체 확산 배리어 재료는 SiNC인, 반도체 기판을 프로세싱하는 방법.
  5. 제 1 항에 있어서,
    상기 유전체 확산 배리어 재료는 금속 카바이드, 금속 나이트라이드, 금속 카보나이트라이드, 금속 옥사이드, 붕소 함유 유전체, 및 금속 실리케이트로 구성된 그룹으로부터 선택되는, 반도체 기판을 프로세싱하는 방법.
  6. 제 1 항에 있어서,
    상기 유전체 확산 배리어 재료는 AlN인, 반도체 기판을 프로세싱하는 방법.
  7. 제 1 항에 있어서,
    단계 (a) 에서 제공된 상기 반도체 기판은 상기 비아 위에 트렌치를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    단계 (b) 후에,
    (c) 충진 금속이 상기 비아의 상기 하단부에서 상기 금속층과 접촉하도록, 상기 비아를 금속으로 충진하는 단계; 및
    (d) 단계 (c) 후에, 상기 반도체 기판의 필드 영역 상에 존재하는 과잉 금속을 제거하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  9. 제 8 항에 있어서,
    단계 (b) 후에 그리고 단계 (c) 전에, 단계 (b) 에서 형성된 상기 유전체 확산 배리어 재료와 단계 (c) 에서 증착된 상기 비아를 충진하는 상기 금속 사이의 접착을 촉진하기 위해 도전성 라이너를 컨포멀하게 (conformally) 증착하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  10. 제 1 항에 있어서,
    단계 (b) 는 발생된 유전체 확산 배리어 재료 내에 존재하는 2 이상의 엘리먼트들을 함유하는 전구체를 사용하여 상기 유전체 확산 배리어 재료를 증착하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  11. 제 10 항에 있어서,
    단계 (b) 는 전구체로서 아미노실란 또는 탄소 함유 실라잔을 사용하여 SiCN 유전체 확산 배리어 재료를 증착하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  12. 제 10 항에 있어서,
    단계 (b) 는 Si, C, 및 O 원자들을 포함하는 전구체를 사용하여 SiCO 유전체 확산 배리어 재료를 증착하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  13. 제 1 항에 있어서,
    단계 (b) 는,
    (i) 상기 반도체 기판을 하우징하지 않는 별도의 플라즈마 챔버 내의 프로세스 가스에 플라즈마를 형성하는 단계;
    (ii) 공급 도관을 통해, 상기 반도체 기판을 하우징하는 프로세스 챔버로 상기 플라즈마 내에서 형성된 라디컬들을 제공하고, 상기 라디컬들로 하여금 상기 반도체 기판 상에 흡착되게 하는 단계; 및
    (iii) 상기 증착된 유전체 확산 배리어 층의 엘리먼트들 중 적어도 2 개를 함유하는 전구체를 상기 반도체 기판을 하우징하는 상기 프로세스 챔버로 제공하고, 상기 전구체로 하여금 상기 유전체 확산 배리어층을 선택적으로 또는 부분적으로 선택적으로 형성하도록 상기 라디컬들과 반응하게 하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  14. 제 13 항에 있어서,
    상기 프로세스 가스는 H2를 포함하는, 반도체 기판을 프로세싱하는 방법.
  15. 제 13 항에 있어서,
    상기 전구체는 아미노실란이고 상기 형성된 유전체 확산 배리어 재료는 SiCN인, 반도체 기판을 프로세싱하는 방법.
  16. 제 1 항에 있어서,
    단계 (b) 는 상기 유전체 확산 배리어 재료의 증착을 위해 상기 노출된 유전체층을 활성화하도록 및/또는 상기 노출된 금속층을 패시베이션하도록 상기 반도체 기판의 상기 노출된 표면을 전처리하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  17. 제 16 항에 있어서,
    상기 유전체 확산 배리어 재료는 전구체로서 트리메틸알루미늄을 사용하여 선택적으로 또는 부분적으로 선택적으로 증착된 AlN인, 반도체 기판을 프로세싱하는 방법.
  18. 제 1 항에 있어서,
    상기 노출된 금속층은 구리를 포함하는, 반도체 기판을 프로세싱하는 방법.
  19. 제 1 항에 있어서,
    상기 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 노광하는 단계;
    상기 포토레지스트를 패터닝하고 상기 패턴을 상기 기판에 전사하는 단계; 및
    상기 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
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