JP4154895B2 - 半導体装置の製造方法 - Google Patents
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【発明の属する技術分野】
本発明は、多孔質単層や多孔質性の膜等と他の絶縁膜とを積層した層間絶縁膜を有するシングルダマシン構造やダブルダマシン構造等の多層配線構造に適用して好適な半導体装置の製造方法に関する。
【0002】
詳しくは、所望の基板上に絶縁性の膜、多孔質性の膜及び保護用の膜を備えると共に、この保護用の膜、多孔質性の膜を選択的に貫いて絶縁性の膜に到達し、又は、当該絶縁性の膜をも選択的に貫いて基板に到達するように設けられた開口部内に導電性の部材が埋め込まれ、これらの保護用の膜及び絶縁性の膜によって多孔質性の膜を挟み込んだ多重絶縁構造を得て、導電性部材の埋め込み工程に先立つ開口工程時に、多孔質性の膜中への湿気吸収を阻止できるようにすると共に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持できるようにしたものである。
【0003】
【従来の技術】
近年、半導体集積回路装置(LSI)の高集積化に伴い、LSIの高速動作に関して配線プロセス技術が益々重要視されてきている。これは半導体素子の微細化によるゲート遅延時間よりも、配線遅延時間の方が大きくなることが顕著になってきたためである。
【0004】
この配線遅延時間を抑制するためには、配線間の容量の低減、また、配線抵抗の低抵抗化が必要である。また、半導体素子の微細化と共に電流密度が増大するため、エレクトロマイグレーション(EM)対策の向上も必要である。そして、これらの課題を改善するためには、銅(Cu)配線、低誘電率層間膜を用いた多層配線技術の導入が重要であると考えられる。
【0005】
このCu配線は従来方式のアルミニウム合金配線に比べて電気抵抗が約3分の2である。Cuは配線抵抗の低減が実現できる材料である。また、Al合金配線よりも高いエレクトロマイグレーション(EM)耐性が期待される材料である。そのため、実デバイスへの導入も始められている。
【0006】
Cu配線の形成方法としては、一般的にダマシン法を用いている。以下にダマシン法を用いたCu配線の形成方法を述べる。まず、SiO2膜などの層間絶縁膜にフォトリソグラフィ技術及びエッチング技術を応用して溝(トレンチ)を形成する。その後、トレンチ内を含む層間絶縁膜中へのCuの拡散を防止するための膜(バリアメタル膜)を成膜し、その後、Cuを溝の中に埋め込む。その後、層間絶縁膜上の余剰Cu膜をCMP(Chemical Mechanical Polishing)法等を用いて除去する。これにより、ダマシン法を用いたCu配線が完成する。
【0007】
ところで、従来方式に係るCu配線工程において、配線層間の容量を低減するために、層間絶縁膜に関して酸化膜からSiOF膜、そして更に低誘電率を得られる絶縁膜が次世代材料として開発・実用化されつつある。層間絶縁膜に関して低誘電率を得る方法として、材料の分力率を下げて行くようになされる。この分力率の降下だけでは、ある程度限界がある。そこで、層間絶縁膜の低密度化、すなわち、膜構造を多孔質化することが必要であると考えられ、近頃では、低誘電率の多孔質膜が開発され注目されている。
【0008】
【発明が解決しようとする課題】
しかしながら、多孔質膜を実プロセスにそのまま適用してトレンチパターンを形成した場合に次のような問題がある。
【0009】
▲1▼ 導電性部材の埋め込み溝加工の工程時に、トレンチ開口表面に多数のポア(細孔)が露出するようになる。このポアはレジスト膜のアッシング処理時にトレンチ開口表面がプラズマに曝されることにより発生することが見出された。このポアが大気中のH2Oを吸収し、次工程において、CVD法などを用いてバリアメタル膜を成膜した際に、脱ガスとして成膜を阻害し、バリアメタル膜としての密着性の低下や膜剥がれ等を起こす原因となる。
【0010】
▲2▼ また、層間絶縁膜中におけるCH3(アルキル)基の減少により低誘電率化した膜が変質(厚く酸化膜化)し、誘電率が上昇することや、H2O吸湿の影響により誘電率が上昇するおそれがある。従って、層間絶縁膜内で低誘電率化を妨げる原因となる。
【0011】
そこで、この発明はこのような従来の課題を解決したものであって、導電性部材の埋め込み溝加工の工程時に、多孔質性の膜中への湿気吸収を阻止できるようにすると共に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持できるようにした半導体装置の製造方法を提供することを目的とする。
【0015】
本発明に係る半導体装置の製造方法は所望の基板上にエッチング阻止用の絶縁性の膜を形成する工程と、この基板上に形成された絶縁性の膜上に多孔質性の膜を形成する工程と、絶縁性の膜上に形成された多孔質性の膜上に保護用の第1の膜を形成する工程と、基板上に形成された第1の膜及び多孔質性の膜を選択的に除去して開口し基板上部から絶縁性の膜に至る開口部を形成する工程と、基板に開口された開口部内の少なくとも側壁部に保護用の第2の膜を形成する工程と、開口部の側壁部に形成された保護用の第2の膜を除去した後、この開口部に導電性の部材を形成する工程とを有することを特徴とするものである。
【0016】
本発明に係る半導体装置の製造方法によれば、導電性部材の埋め込み工程時に、開口部の側壁部に保護用の膜を形成しない絶縁構造に比べて、多孔質性の膜中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、その膜の変質による誘電率の上昇を抑制することができる。
【0017】
従って、多孔質性の膜を層間絶縁膜とする多層配線構造に適用した場合に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇(低誘電率化の妨げ)を無くせるので、高信頼度の多層配線を備えた半導体装置を製造することができる。
【0022】
【発明の実施の形態】
続いて、この発明に係る半導体装置の製造方法の一実施の形態について、図面を参照しながら説明をする。
【0023】
(1)半導体装置
図1は本発明に係る実施形態としての半導体装置100の構造例を示す断面図である。
この実施形態では所望の基板上に絶縁性の膜、多孔質性の膜及び保護用の膜を備えると共に、この保護用の膜、多孔質性の膜を選択的に貫いて絶縁性の膜に到達し、又は、当該絶縁性の膜をも選択的に貫いて基板に到達するように設けられた開口部内に導電性の部材が埋め込まれ、これらの保護用の膜及び絶縁性の膜によって多孔質性の膜を挟み込んだ多重絶縁構造を得て、導電性部材の埋め込み工程に先立つ開口工程時に、多孔質性の膜中への湿気吸収を阻止できるようにすると共に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持できるようにしたものである。
【0024】
図1に示す半導体装置100は多孔質単層や多孔質性の膜等と他の絶縁膜とを積層した層間絶縁膜を有する単一ダマシン(Single Damascene)構造や二重ダマシン(Dual Damascene)構造等の多層配線構造に適用して好適である。半導体装置100は所望の基板11を有している。基板11にはp型又はn型のシリコン基板等の半導体基板や、GaAs基板やAlGaAs基板等の化合物半導体基板が使用される。あるいは、基板11には、これらの基板にMOSトランジスタや、バイポーラトランジスタ、キャパシタ等の半導体集積回路を形成した半導体素子基板が適用される。
【0025】
この基板11上には所定の膜厚の絶縁性の膜12が設けられている。絶縁性の膜12にはSiO2膜や、SiN膜、SiC膜が使用される。これらの膜12は開口工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。この絶縁性の膜12上には多孔質性の膜13が設けられている。多孔質性の膜13は層間絶縁膜を構成する。多孔質性の膜13にはLowk(SiOC)膜としてSOG膜、SOD膜が使用される。これらの膜13はCVD法によって成膜される。
【0026】
この多孔質性の膜13上には保護用の膜(以下第1の膜ともいう)14が設けられている。保護用の膜14には、SiO2膜や、SiN膜、SiC膜が使用される。これらの膜14は多層配線工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。
【0027】
この保護用の膜14、多孔質性の膜13を選択的に貫いて絶縁性の膜12に到達するように開口部が設けられており、この開口部15内には導電性の部材17が埋め込まれている。導電性の部材17にはCu(銅)、WN(窒化タングステン)膜、TaN(窒化タンタル)膜、TiN(窒化チタン)膜等が使用される。
【0028】
Cuは図示しないメッキシード層や、ビア部17B、図示しない配線部等に使用される。CuはCVD法や電解メッキ法によって形成される。TaN膜やTiN膜等はバリアメタル層17Aに使用される。WN膜や、TaN膜、TiN膜等はCVDやPVD法によって形成される。このように、半導体装置100は保護用の膜14及び絶縁性の膜12によって多孔質性の膜13を挟み込んだ多重絶縁構造を有するものである。
【0029】
続いて、本発明に係る実施形態としての半導体装置100の製造方法について説明をする。図2及び図3は本発明に係る実施形態としての半導体装置の形成例(その1,2)を示す工程図である。
【0030】
この実施形態では図1に示した半導体装置100を形成するに当たって、導電性部材17の埋め込みに先立つ開口工程時に、湿気の吸収を抑える工程を含むことを前提とする。この例では層間絶縁膜等の成膜工程→ビアホール等の開口工程→導電性の部材17の埋め込み工程の間において、処理チャンバから半導体ウエハが大気に曝される状態を含む場合を想定している。
【0031】
これを製造条件にして、まず、図示しない成膜用の処理チャンバに基板11を搬入して、図2Aに示す基板11上にエッチング阻止用の絶縁性の膜12を形成する。基板11にはp型又はn型のシリコン基板等の半導体基板や、GaAs基板やAlGaAs基板等の化合物半導体基板が使用される。ここで、CVD法によってSiO2膜、SiN膜又はSiC膜を成膜することにより絶縁性の膜12を形成する。この膜12は開口工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。
【0032】
その後、この絶縁性の膜12上に層間絶縁膜として図2Bに示す多孔質性の膜13を形成する。ここで、CVD法によってLowk膜としてSOG膜又はSOD膜を成膜することにより多孔質性の膜13を形成する。そして、この多孔質性の膜13上に図2Cに示す保護用の第1の膜14を形成する。ここで、CVD法によってSiO2膜、SiN膜又はSiC膜を成膜することにより保護用の第1の膜14を形成する。第1の膜14は多層配線工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能する。
【0033】
更に、成膜用の処理チャンバからエッチング用の処理チャンバに基板11を移し替えて、図3Aに示す第1の膜14及び多孔質性の膜13を選択的に除去して開口し基板11上部から絶縁性の膜12に至る開口部15を形成する。例えば、基板11上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、その後、レジスト膜をマスクにして基板11上の第1の膜14及び多孔質性の膜13を選択的に除去することにより開口部15を形成する。
【0034】
その後、図3Bに示す開口部15内の少なくとも側壁部に保護用の第2の膜16を形成する。この第2の膜16は開口部15の側壁部に露出した多孔質性の膜13をレジスト膜のアッシング処理から保護したり、処理チャンバ間における半導体ウエハ搬送時に大気から防湿するためである。第2の膜16には耐湿性の部材が適用されるが、既存の膜の性質を改変した物、新たに成膜した物、加工時に同時に生成される物が対象となる。第2の膜16については第1〜第3の実施例で説明する。
【0035】
その後の工程ではエッチング用の処理チャンバから再度、成膜用の処理チャンバに基板11を移し替えた後に、第2の膜16を除去し、開口部15内に導電性の部材17を埋め込む。例えば、CVD法によって開口部15内に、まず、バリアメタル層17Aを形成する。
【0036】
バリアメタル層17AはTaN膜やTiN膜等から形成される。その後、バリアメタル層17A上に図示しないCu−メッキシード層を形成する。そして、電解メッキ法によってCu−ビア部17Bや図示しないCu−配線部等を形成する。これにより、図1に示した半導体装置100が完成する。半導体装置100は保護用の膜14及び絶縁性の膜12によって多孔質性の膜13を挟み込んだ多重絶縁構造を有するようになる。
【0037】
このように、本発明に係る実施形態としての半導体装置及びその製造方法によれば、導電性部材17の埋め込みに先立つ開口工程時に、少なくとも、開口部15の側壁部のみに保護用の膜16を形成すればよく、開口工程時に全く当該多孔質性の膜13上に保護用の第1の膜14や、側壁部に保護用の第2の膜16を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電性部材の埋め込み工程に至る間中、多孔質性の膜13中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、その膜の変質による誘電率の上昇を抑制することができる。
【0038】
従って、多孔質性の膜13を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造に適用した場合に、開口部15内に埋め込まれた導電性の部材17と他の開口部15内に埋め込まれた導電性の部材17との間の所定の絶縁性を維持することができる。これにより、吸湿を原因とする層間絶縁膜内でのショート現象を無くせるので、高信頼度の多層配線を備えた半導体装置100を製造し提供することができる。
【0039】
この実施形態では開口部15に関して基板11の上部から絶縁性の膜12に至る場合について説明したが、これに限られることはなく、当該絶縁性の膜12をも選択的に貫いて基板11に到達するようにしてもよい。基板コンタクト等において、直接、半導体基板と導電性の部材17とを接合する場合があるからである。
【0040】
(2)第1の実施例
図4〜図7は本発明に係る第1の実施例としての半導体装置101の形成例(その1〜4)を示す工程図である。
この実施例では多孔質性の膜(以下多孔質膜23という)を含む積層構造の層間絶縁膜を備えるDual Damascene構造において、フォトリソグラフィを応用したエッチング後に、当該多孔質膜23の開口部等の露出部分(表面)に、保護用の第2の膜の一例となるアッシング耐性膜26を形成し、当該開口部15等の露出部分を保護するようにしたものである。
【0041】
これは多層配線構造などに用いられる多孔質膜23に対してプラズマ処理による変質、吸湿、脱ガスを抑制するためである。なお、開口部15は説明を簡略するためにトレンチ構造の場合を示している。
【0042】
まず、図4Aに示すSiC膜22、多孔質膜23及びキャップ層24を積層した多層絶縁構造の半導体素子基板21を準備する。半導体素子基板21は、図2A〜図2Cに示した形成工程を経て形成する。例えば、図示しない成膜用の処理チャンバに半導体素子基板21を搬入し、この半導体素子基板21上に絶縁性の膜の一例となるSiC膜22をCVD法により形成する。このSiC膜22は開口工程時のエッチングストッパ層やハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能する。ここではエッチングストッパ層をSiC膜22としたが、特に膜種を限定するものではない。
【0043】
その後、このSiC膜22上に層間絶縁膜として多孔質膜23を形成する。例えば、CVD法によってLowk膜としてSOG膜又はSOD膜を成膜することにより多孔質膜23を形成する。この例では、多孔質膜23を単層で成膜しているが、これに限られることはなく、多孔質膜23とSiO2膜や、SiOF膜、SiOC膜、有機化合物などの絶縁材料とを多重積層する場合も含むものとする。
【0044】
そして、この多孔質膜23上に保護用の第1の膜の一例となるSiO2膜をCVD法により成膜してキャップ層24を形成する。キャップ層24はSiO2膜に限られることはなく、SiN膜又はSiC膜でもよい。キャップ層24は多層配線工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。
【0045】
その後、成膜用の処理チャンバからエッチング用の処理チャンバに半導体素子基板21を移し替えて、図4A及びBにおいて、半導体素子基板21の上部からSiC膜22に至る開口部(トレンチ)15を形成する。この際に、フォトリソグラフィ技術を応用して半導体素子基板21上にレジスト部材をパターニングして所望の開口パターンを有したレジスト膜31を形成する。開口パターンはトレンチ構造によらず、Dual Damascene構造の場合も含むものとする。パターン形成に関しては特に限定しない。
【0046】
そして、図4Bに示すレジスト膜31をマスクにして半導体素子基板21上のキャップ層24及び多孔質膜23を選択的に除去して開口する。半導体素子基板21に開口部15を形成するためである。
【0047】
その後、半導体素子基板21上のレジスト膜31を灰化(アッシング)して除去するが、その前に、図5Aに示す所望の膜成長用の反応ガスを使用してアッシング耐性(ポリマー)膜26を開口部15内の少なくとも側壁部に形成する。このとき、アッシング処理の1st Stepとして、アッシング耐性膜形成条件に基づき、デポガス(NH3・N2)等を使用して、ポリマー膜26を形成する。1st Stepにおけるアッシング耐性膜の形成条件は、
ガス:N2/500sccm
バイアスパワー:450W
圧力:200mTorr
温度:25℃
である。
【0048】
そして、2nd Stepとしてメインアッシング処理条件に基づき、Hydrogen系ガス等を使用して半導体素子基板21上をメインアッシング(主灰化)処理して、レジスト膜31をアッシング除去する。2nd Stepにおけるメインアッシング処理条件は、
ガス:NH3/200sccm
バイアスパワー:300W
圧力:100mTorr
温度:25℃
である。
【0049】
ここでのメインアッシング条件ではガス種を限定するものではなく、CH3基を抜く作用として影響が少ないとされるガス種を使用する。例えば、ガス種としてはO2ガスなどが挙げられる。
【0050】
このメインアッシング処理は異方性エッチングの一種であり、半導体素子基板21上のレジスト膜31はポリマー膜26と共にアッシングされるが、開口部15内の側壁部に形成されたポリマー膜26は除去されずに残留する。従って、ポリマー膜26が開口部15内で側壁保護膜として機能するので、水平方向から作用するプラズマダメージに対して多孔質膜23を保護することができる。吸湿の原因となるポアの発生を抑えることができる。
【0051】
これにより、図5Bに示すようにキャップ層24上のレジスト膜31は除去され、開口部15の側壁部にはポリマー膜26を残すことができる。従って、多孔質膜23の周囲をSiC膜22、キャップ層24及びポリマー膜26によって取り囲むことができるので、処理チャンバ間の移動の際に、半導体ウエアを大気に曝しても湿気を吸収することがなくなる。
【0052】
そして、エッチング用の処理チャンバから再度、成膜用の処理チャンバに半導体素子基板21を移し替えた後に、H2プラズマ処理条件に基づいて図6Aに示すようにポリマー膜26を除去し、開口部15内に導電部材27を埋め込む。
H2プラズマ処理条件は、
ガス:H2(5%),He(95%)/100sccm、
圧力:80mTorr
バイアスパワー:上部RFパワー450W、
下部RFパワー10W
である。
【0053】
そして、例えば、CVD−WN成膜条件に基づいて図6Bに示す開口部15内に、まず、バリアメタル層の一例となるWN膜27Aを形成する。但し、バリアメタル層となる膜の種類はWN膜27Aに限定されるものではない。
CVD−WN成膜条件は、
である。
【0054】
その後、開口部15内のWN膜27A上にPVD−Cu成膜条件に基づいてCu−メッキシード層27Bを形成する。PVD−Cu成膜条件(シード層)は、
DCパワー:12kw
圧力:0.1Pa
成膜温度:−20℃
膜厚:150nm
である。
【0055】
そして、電解メッキCu成膜条件に基づいて図7Aに示すトレンチ内部にCu膜27Cを埋め込む。電解メッキCu成膜条件は、
硫酸銅系Cu電解メッキ液(EEJA製:Microfab Cu 2000シリーズ)
メッキ電流値:2.83 A
メッキ液温度:18 ℃
膜厚:1.5nm
である。
【0056】
その後、図7Bに示す半導体素子基板21上のCu膜27Cを平坦化する。例えば、Cu膜27Cは余剰CuCMP条件に基づいて研磨される。Cu膜27CによってCu配線を形成するようにしてもよい。余剰CuCMP条件は、
研磨圧力:100g/cm2
回転数:30rpm
回転パッド:不織布と独立発泡体の積層物
スラリー:H2O2添加(アルミナ含有スラリー)
流量:100cc/min
温度:25〜35℃
である。
【0057】
これにより、図1に示したような半導体装置の一例となる多重絶縁構造の半導体装置101が完成する。つまり、半導体装置101はキャップ層24及びSiC膜22によって多孔質膜23を挟み込んだ多重絶縁構造を有するようになる。
【0058】
[変形例]
図8及び図9は本発明に係る第1の実施例の変形例としての半導体装置101’の形成例(その1、2)を示す工程図である。
この例では図5に示した形成工程後において、開口部内のポリマー膜26及び半導体素子基板上のSiC膜22を除去して導電部材27を形成するようにしたものである。
【0059】
例えば、エッチング用の処理チャンバから再度、成膜用の処理チャンバに半導体素子基板21を移し替えた後に、図8Aに示すようにポリマー膜26及びSiC膜22を除去する。
【0060】
その後、図8Bに示す開口部15内にWN膜27Aを形成する。そして、WN膜27A上にCu−メッキシード層27Bを形成する。その後、電解メッキ法によって図9Aに示すCu膜27Cを形成する。そして、図9Bに示すCu膜27Cを平坦化する。
【0061】
これにより、図1に示したような半導体装置の一例となる多重絶縁構造の半導体装置101’が完成する。つまり、半導体装置101’はキャップ層24及びSiC膜22によって多孔質膜23を挟み込んだ多重絶縁構造を有するようになる。
【0062】
このように、本発明に係る第1の実施例としての半導体装置の製造方法によれば、導電部材27の埋め込みに先立つ開口工程時に、少なくとも、開口部15の側壁部のみにポリマー膜26を形成すればよく、開口工程時に全く当該多孔質膜23上にキャップ層24や、側壁部にポリマー膜26を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電部材27の埋め込み工程に至る間中、多孔質膜23中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、多孔質膜23の膜変質による誘電率の上昇を抑制することができる。
【0063】
従って、多孔質膜23を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造を有した半導体装置を製造する場合に、開口部15内に埋め込まれた導電部材27と他の開口部15内に埋め込まれた導電部材27との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇(低誘電率化の妨げ)を無くせるので、高信頼度の多層配線を備えた半導体装置101,101’を提供することができる。
【0064】
(2)第2の実施例
図10A及びBは本発明に係る第2の実施例としての半導体装置102の形成例を示す工程図である。
この実施例では、アッシング処理中のプロセスガスとして、微量O2ガス添加により多孔質膜23の最表面で薄くCH3基を引き抜き、強固なプラズマ酸化性の膜(P−SiO2膜)32を形成するようにしたものである。
【0065】
つまり、図4Aに示した半導体素子基板21上部からSiC膜22に至る開口部15を形成する際に、半導体素子基板21上にレジスト部材をパターニングして所望開口パターンのレジスト膜31を形成し、その後、図4Bに示したレジスト膜31をマスクにして半導体素子基板21上のキャップ層24及び多孔質膜23を選択的に除去して開口する。
【0066】
そして、図10Aに示す半導体素子基板21上のレジスト膜31を灰化する途中又は直前に、所望の酸化性のガスの一例となる、O2アッシング処理条件に基づく微量のO2ガスを使用して開口部15内の少なくとも側壁部の多孔質膜23の性質を改変し酸化性の膜の一例となるP−SiO2膜32を形成するようになされる。O2アッシング処理条件は、
ガス:O2/80sccm、Ar/200sccm
バイアスパワー:150W
圧力:100 mTorr
温度:25℃
である。
【0067】
このとき、多孔質膜23からCH3基が薄く引き抜かれ、終端をO2と置換することでその最表面が強固で緻密なP−SiO2膜32に薄く変質されるが、このP−SiO2膜32が開口部15内で側壁(表面)保護膜として機能する。水平方向から作用するプラズマダメージに対してP−SiO2膜32により多孔質膜23を保護することができる。吸湿の原因となるポアの発生を抑えることができる。従って、図10Bにおいて、アッシング処理後の開口部15内にP−SiO2膜32が側壁保護膜として残留するので、大気からの湿気の吸収を抑えることができる。以下の工程は図6〜図7に示した導電部材27の形成工程又は図8〜図9に示した導電部材27の形成工程に係る処理に従う。
【0068】
[変形例]
その他のアッシング処理方法としては、混合ガス処理条件により、保護膜形成の役割を果たすNH3、N2ガスと同時にO2ガスを混合することでレジスト剥離を行いながら、その際の副生成物(HCN等)の付着により表面保護膜を形成することができ、多孔質膜23を大気からの吸湿防止する手法も挙げられる。混合ガス処理条件は、
ガス:NH3/500sccm、O2/50sccm、
バイアスパワー:150W
圧力:200mTorr
温度:25℃
である。以下の工程は図6〜図7に示した導電部材27の形成工程又は図8〜図9に示した導電部材27の形成工程に係る処理に従う。
【0069】
このように、本発明に係る第2の実施例としての半導体装置の製造方法によれば、導電部材27の埋め込みに先立つ開口工程時に、少なくとも、開口部15の側壁部のみにP−SiO2膜32等の表面保護膜を形成すればよく、開口工程時に全く当該多孔質膜23上にキャップ層24や、側壁部に表面保護膜を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電部材27の埋め込み工程に至る間中、多孔質膜23中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、多孔質膜23の膜変質による誘電率の上昇を抑制することができる。
【0070】
従って、多孔質膜23を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造を有した半導体装置を製造する場合に、第1の実施例と同様にして開口部15内に埋め込まれた導電部材27と他の開口部15内に埋め込まれた導電部材27との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇(低誘電率化の妨げ)を無くせるので、高信頼度の多層配線を備えた半導体装置102を提供することができる。
【0071】
(3)第3の実施例
図11A及びBは本発明に係る第3の実施例としての半導体装置103の形成例を示す工程図である。
この実施例ではアッシング処理後にCF系のポリマー(重合体)から成る表面保護膜を開口部15内に付着し、多孔質膜23の吸湿を抑制するようにしたものである。
【0072】
つまり、図4Aに示した半導体素子基板21上部からSiC膜22に至る開口部15を形成する際に、半導体素子基板21上にレジスト部材をパターニングすることにより、所望開口パターンのレジスト膜31を形成する。そして、図4Bに示したレジスト膜31をマスクにして半導体素子基板21上のキャップ層24及び多孔質膜23を選択的に除去して開口する。
【0073】
その後、半導体素子基板21上のレジスト膜31をアッシング処理して、図11Aに示す半導体素子基板21上からレジスト膜31を除去した状態にする。そして、レジスト膜31を除去された半導体素子基板21の開口部15内の少なくとも側壁部の多孔質膜23に、CF系プラズマ処理条件に基づいてCF系の表面保護膜34を形成する。CF系プラズマ処理条件は、
ガス:C4F8/20sccm、N2/150sccm
バイアスパワー:200W
圧力:75 mTorr
温度:20℃
である。
【0074】
表面保護膜34はアッシング処理に続いて同一チャンバにより、開口部15の多孔質膜23の側壁部に堆積される。この表面保護膜34を形成することにより、図11Bにおいて、アッシング処理後の表面保護膜34が開口部15内で側壁保護膜として機能し、当該半導体装置103を大気中に曝した場合に、水平方向から作用する湿気に対して多孔質膜23を保護することができる。
【0075】
以下の工程は図6〜図7に示した導電部材27の形成工程又は図8〜図9に示した導電部材27の形成工程に係る処理に従う。例えば、図6Aにおいて、バリアメタル層形成工程の前処理としてH2プラズマ処理条件によりCF系の表面保護膜34を除去する。ガス種は限定されるものではない。この例では、O2やAr系のガスで表面保護膜34を除去する方法が挙げられる。
【0076】
O2プラズマ処理条件は、
である。Arプラズマ処理条件は、
である。
【0077】
このように、本発明に係る第3の実施例としての半導体装置の製造方法によれば、導電部材27の埋め込みに先立つ開口工程時に、少なくとも、開口部15の側壁部のみにCF系の表面保護膜34を形成すればよく、開口工程時に全く当該多孔質膜23上にキャップ層24や、側壁部に表面保護膜34を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電部材27の埋め込み工程に至る間中、多孔質膜23中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、多孔質膜23の膜変質による誘電率の上昇を抑制することができる。
【0078】
従って、多孔質膜23を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造を有した半導体装置を製造する場合に、第1及び第2の実施例と同様にして開口部15内に埋め込まれた導電部材27と他の開口部15内に埋め込まれた導電部材27との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇(低誘電率化の妨げ)を無くせるので、高信頼度の多層配線を備えた半導体装置103を提供することができる。
【0079】
(4)半導体製造装置
図12は本発明に係る実施形態としての半導体製造装置200の構成例を示す平面図である。
この実施形態では多孔質性の膜13による多層配線構造を形成する場合に、マルチチャンバ方式によって、大気に曝すことなく、層間絶縁膜の加工からメタル成膜まで一括して処理できるようにしたものである。
【0080】
図12に示す半導体製造装置200は図1に示したような多孔質性の膜13による多層配線構造を有する半導体装置100を製造する装置である。半導体製造装置200は少なくとも、2つの真空容器41,42、ロードロック室(プラットホーム)43、排気装置45及び制御装置50を備えている。
【0081】
第1の真空容器(以下チャンバという)41内には膜形成手段の一例となるCVD装置60が設けられ、エッチング阻止用の絶縁性の膜12、多孔質性の膜13及び保護用の膜14を半導体ウエハ11’上に順次所望の膜厚に形成するようになされる(図2C参照)。チャンバ41とロードロック室43との間にはシャッター47が設けられ、処理区域を仕切るようになされる。
【0082】
チャンバ42内には加工手段の一例となるドライエッチング(アッシング)装置70が設けられている。このドライエッチング装置70には図示しないフォトリソグラフィ装置、平坦化装置が含まれている。チャンバ42とロードロック室43との間にはシャッター48が設けられ、処理区域を仕切るようになされる。この例でCVD装置60により半導体ウエハ11’上に形成された保護用の膜14及び多孔質性の膜13を選択的に除去して開口し、この半導体ウエハ11’上部から絶縁性の膜12又は半導体ウエハ11’に至る開口部15を形成するようになされる。開口部15内に露出した多孔質性の膜13にはプラズマ処理によって多数のポアが露出している。
【0083】
チャンバ41及び42の間にはロードロック室43が設けられている。ロードロック室43とカセットチャンバ46の間にはシャッター49が設けられ、処理区域を仕切るようになされる。ロードロック室43内には搬送手段の一例となる真空搬送装置44が設けられ、CVD装置60及びドライエッチング装置70間と、これらとカセットチャンバ46間で半導体ウエハ11’を搬送するようになされる。この真空搬送装置44はチャンバ41及び42間を真空を維持して半導体素子基板21を搬送するようになされる。ポアによる吸湿を防ぐためである。
【0084】
真空搬送装置44は搬送ロボット機構を有しており、ロードロック室43の中央に360度回転可能なテーブル51を有している。このテーブル51の外周部には例えば3段折り込み式の搬送アーム52が可動自在に取り付けられている。搬送アーム52の先端にはフォーク53が取り付けられ、半導体ウエハ11’を保持するようになされる。
【0085】
この例で搬送アーム52を全部展開して長くすると、ロードロック室43から各々のチャンバ41又は42へ半導体ウエハ11’を搬入できるようになされている。反対に搬送アーム52を全部畳んで短くすると、テーブル51上に半導体ウエハ11’を保持した状態で、ロードロック室43内を回転できるようになされている。半導体ウエハ11’を各チャンバ41,42へ振り向けたり、カセットチャンバ46へ振り向けるためである。
【0086】
排気装置45は排気管45A〜45Cを通じて2つのチャンバ41、42及びロードロック室43に接続されている。チャンバ41,42及びロードロック室43内を排気して真空状態にするためである。制御装置50は2つのチャンバ41、42内及びロードロック室43内を真空状態とするように排気装置45を制御する(排気制御)。
【0087】
制御装置50は各チャンバ41,42内への半導体ウエハ11’の搬入及びその搬出、ロードロック室43内への半導体ウエハ11’の搬入及びその搬出を制御するようにシャッター47〜49及び真空搬送装置44を制御する(ウエハ搬送制御)。この例では、ドライエッチング装置70により半導体ウエハ11’に開口された開口部15内にCVD装置60によって導電性の部材17を埋め込むようになされる。
【0088】
図13はCVD装置60の構成例を示すイメージ図である。図13に示すCVD装置60はチャンバ41内に設けられ、例えば、エッチング阻止用の絶縁性の膜12、多孔質性の膜13及び保護用の膜14を半導体ウエハ11’上に順次所望の膜厚に形成するものである。また、CVD−WN成膜条件に基づいて図6Aに示したような開口部15内にWN膜27Aを形成する際に使用される。
【0089】
このCVD装置60はプラズマ発生用の一対の対向電極61,62、原料ガス放出用のディスパーションヘッド63、ウエハ載置用のサセプタ64を有している。一方の対向電極61は接地され、他方の対向電極62には直流電源65が接続される。サセプタ64には温度調整源66が接続され、半導体ウエハ11’を所定の温度に昇温したり、それを降温するようになされる。原料ガス67にはSiH4や、NH3、WF6、Ar等が使用される。
【0090】
CVD装置60では図6Aに示した開口部15内のWN膜27A上にPVD−Cu成膜条件に基づいてCu−メッキシード層27Bを形成するようになされる。PVD−Cu成膜条件(シード層)としては、直流電源65のDCパワーを12kw、チャンバ41内の圧力を0.1Pa及び成膜温度を−20℃に調整される。
【0091】
このチャンバ41内にはCVD装置60に隣接して電解メッキ装置68が設けられ、電解メッキCu成膜条件に基づいて図7Aに示したようなトレンチ内部にCu膜27Cを埋め込むようになされる。例えば、1.5nmの膜厚のCu膜27Cを得る場合に、電解メッキCu成膜条件としては硫酸銅系Cu電解メッキ液(EEJA製:Microfab Cu 2000シリーズ)を使用し、メッキ電流値を2.83A、メッキ液温度を18 ℃に調整される。
【0092】
図14はドライエッチング装置70の構成例を示すイメージ図である。図14に示すドライエッチング装置70はフォトリソグラフィ、アッシング及び平坦化機能を有している。当該装置70はカソードカップリング型であり、チャンバ42内に設けられ、CVD装置60により半導体ウエハ11’上に形成された保護用の膜14及び多孔質性の膜13を選択的に除去して開口し、この半導体ウエハ11’上部から絶縁性の膜12又は半導体ウエハ11’に至る開口部15を形成するものである。
【0093】
当該ドライエッチング装置70はエッチングガス放出用のディスパーションヘッド71及びウエハ載置台72を有している。ディスパーションヘッド71は接地され、ウエハ載置台72には高周波(RF)電源73が接続される。これらの間でプラズマが発生される。エッチングガス74にはO2ガスや、Arガス等が使用される。
【0094】
このチャンバ42内にはドライエッチング装置70に隣接してフォトリソグラフィ装置75が設けられ、半導体ウエハ11’上にレジスト部材が塗布される。このレジスト部材が所望の開口パターンを有したレチクル等を使用して露光され現像される。このパターニングによって、所望の開口パターンを有したレジスト膜31が形成される(図4A参照)。
【0095】
このチャンバ42内にはフォトリソグラフィ装置75の他にドライエッチング装置70に隣接して平坦化装置76が設けられ、例えば、図7Bに示したような半導体素子基板21上のCu膜27Cを平坦化するようになされる。Cu膜27Cは余剰CuCMP条件に基づいて研磨される。余剰CuCMP条件としては、研磨圧力を100g/cm2、回転数を30rpm、回転パッドには不織布と独立発泡体の積層物を使用し、スラリーにはH2O2添加物(アルミナ含有スラリー)を使用し、流量を100cc/min、温度を25〜35℃に調整される。
【0096】
続いて、半導体製造装置200の動作例について説明をする。この例では、チャンバ41,42がシャッター47,48を介してロードロック室43により接続されると共に、制御装置50によって、2つのチャンバ41、42内を真空状態とするように排気制御されている。また、CVD装置60及びドライエッチング装置70間で半導体ウエハ11’が真空搬送装置44により搬送される場合を前提とする。
【0097】
これらを動作条件にして、まず、ロードロック室43を大気状態にしてシャッター49を開け、真空搬送装置44を使用してカセットチャンバ46から半導体ウエハ11’をロードロック室43に受け入れる。その後、シャッター49を閉めると共に、ロードロック室43を排気して真空状態とする。その後、制御装置50によりシャッター47を開け、真空搬送装置44を操作してロードロック室43からチャンバ41へ半導体ウエハ11’を搬入する。
【0098】
そして、シャッター47を閉めると共に、チャンバ41内に設けられたCVD装置60では、少なくとも、エッチング阻止用の絶縁性の膜12、多孔質性の膜13及び保護用の膜14が順次所望の半導体ウエハ11’上に形成される。その後、制御装置50によりシャッター47を開け、チャンバ41で形成された半導体ウエハ11’は真空搬送装置44によって、真空を維持したままチャンバ42へ搬送される。このとき、制御装置50によってシャッター47,48が開閉制御される。
【0099】
そして、シャッター48を閉めると共に、チャンバ42内に設けられたドライエッチング装置70では、CVD装置60により受け取った、半導体ウエハ11’上に形成された保護用の膜14及び多孔質性の膜13が、フォトリソグラフィ装置75及びドライエッチング装置70によって選択的に除去されて開口され、この半導体ウエハ11’上部から絶縁性の膜12又は半導体ウエハ11’に至る開口部15が形成される(図3A参照)。
【0100】
その後、制御装置50によりシャッター48を開け、チャンバ42で加工された半導体ウエハ11’は真空搬送装置44によって、真空を維持したままチャンバ41へ搬送される。チャンバ41内のCVD装置60ではドライエッチング装置70により半導体ウエハ11’に開口された開口部15内に、電解メッキ装置68等を使用して導電性の部材17を埋め込むようになされる。これにより、図1に示したような半導体装置100が完成する。完成した半導体装置100はチャンバ41からロードロック室43へ搬出される。そして、ロードロック室43が大気状態とされ、制御装置59によってシャッター49が開けられ、真空搬送装置44を使用して半導体ウエハ11’がロードロック室43からカセットチャンバ46へ搬出される。
【0101】
このように、本発明に係る実施形態としての半導体製造装置200によれば、多孔質性の膜13を層間絶縁膜とする多層配線構造を形成する際に、大気に曝すことなく、マルチチャンバ方式によって、層間絶縁膜の加工から導電性の部材17の成膜まで一括して行うことができる。
【0102】
従って、開口部15内に露出した多孔質性の膜13に保護膜を形成する手間が省けるばかりか、多数のポアが露出していても、これを変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇(低誘電率化の妨げ)を無くせるので、高信頼度の多層配線構造を有する半導体装置100を製造することができる。これによって、非常に低い誘電率を得ることができる多孔質性の膜13を実デバイスに適用することが可能になり、より高性能のデバイス特性を実現することができる。
【0106】
本発明に係る半導体装置の製造方法によれば、所望の基板上にエッチング阻止用の絶縁性の膜、多孔質性の膜及び保護用の第1の膜を形成した後に、この基板上に形成された第1の膜及び多孔質性の膜を選択的に除去して開口し基板上部から絶縁性の膜に至る開口部を形成し、この基板に開口された開口部内の少なくとも側壁部に保護用の第2の膜を形成し、開口部の側壁部に形成された保護用の第2の膜を除去した後、この開口部に導電性の部材を形成するようになされる。
【0107】
この構成によって、導電性部材の埋め込み工程時に、開口部の側壁部に保護用の膜を形成しない絶縁構造に比べて、多孔質性の膜中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、その膜の変質による誘電率の上昇を抑制することができる。
【0108】
従って、多孔質性の膜を層間絶縁膜とする多層配線構造に適用した場合に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇(低誘電率化の妨げ)を無くせるので、高信頼度の多層配線を備えた半導体装置を製造することができる。
【0111】
この発明は多孔質単層や多孔質性の膜等と他の絶縁膜とを積層した層間絶縁膜を有するシングルダマシン構造やダブルダマシン構造等の多層配線構造に適用して極めて好適である。
【図面の簡単な説明】
【図1】本発明に係る実施形態としての半導体装置100の構造例を示す断面図である。
【図2】A〜Cは本発明に係る実施形態としての半導体装置100の形成例(その1)を示す工程図である。
【図3】A及びBは半導体装置100の形成例(その2)を示す工程図である。
【図4】A及びBは本発明に係る第1の実施例としての半導体装置101の形成例(その1)を示す工程図である。
【図5】A及びBは半導体装置101の形成例(その2)を示す工程図である。
【図6】A及びBは半導体装置101の形成例(その3)を示す工程図である。
【図7】A及びBは半導体装置101の形成例(その4)を示す工程図である。
【図8】A及びBは本発明に係る第1の実施例の変形例としての半導体装置101’の形成例(その1)を示す工程図である。
【図9】A及びBはその変形例としての半導体装置101’の形成例(その2)を示す工程図である。
【図10】A及びBは本発明に係る第2の実施例としての半導体装置102の形成例を示す工程図である。
【図11】A及びBは本発明に係る第3の実施例としての半導体装置103の形成例を示す工程図である。
【図12】本発明に係る実施形態としての半導体製造装置200の構成例を示す平面図である。
【図13】CVD装置60の構成例を示すイメージ図である。
【図14】ドライエッチング装置70の構成例を示すイメージ図である。
【符号の説明】
11・・・基板、12・・・絶縁性の膜、13・・・多孔質性の膜(層間絶縁膜)、14・・・第1の膜、15・・・開口部、16・・・第2の膜、17・・・導電性の部材、21・・・半導体素子基板、22・・・SiC膜(絶縁性の膜)、23・・・多孔質膜(層間絶縁膜)、24・・・キャップ層(第1の膜)、26・・・アッシング耐性膜(第2の膜)、27・・・導電部材、27A・・・WN膜(メタルバリア膜)、27B・・・Cuシード層、27C・・・Cu膜、31・・・レジスト膜、32・・・P−SiO2膜(第2の膜)、33・・・CF系のポリマー、34・・・表面保護膜、41,42・・・チャンバ(第1,第2の真空容器)、43・・・ロードロック室、44・・・真空搬送装置(搬送手段)、60・・・CVD装置(膜形成手段)、70・・・ドライエッチング装置(加工手段)、100,101,101’,102,103・・・半導体装置、200・・・半導体製造装置
Claims (4)
- 所望の基板上にエッチング阻止用の絶縁性の膜を形成する工程と、
前記基板上に形成された絶縁性の膜上に多孔質性の膜を形成する工程と、
前記絶縁性の膜上に形成された多孔質性の膜上に保護用の第1の膜を形成する工程と、
前記基板上に形成された第1の膜及び多孔質性の膜を選択的に除去して開口し前記基板上部から前記絶縁性の膜に至る開口部を形成する工程と、
前記基板に開口された開口部内の少なくとも側壁部に保護用の第2の膜を形成する工程と、
前記開口部の側壁部に形成された保護用の第2の膜を除去した後、当該開口部に導電性の部材を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記基板上部から前記絶縁性の膜に至る開口部を形成する際に、
前記基板上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、
前記レジスト膜をマスクにして前記基板上の第1の膜及び多孔質性の膜を選択的に除去して開口し、その後、
前記基板上のレジスト膜を灰化する前に、
所望の膜成長用の反応ガスを使用して耐灰化用の膜を開口部内の少なくとも側壁部に形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記基板上部から前記絶縁性の膜に至る開口部を形成する際に、
前記基板上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、
前記レジスト膜をマスクにして前記基板上の第1の膜及び多孔質性の膜を選択的に除去して開口し、その後、
前記基板上のレジスト膜を灰化する途中で、
所望の酸化性のガスを使用して開口部内の少なくとも側壁部の多孔質性の膜の性質を改変し酸化性の膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記基板上部から前記絶縁性の膜に至る開口部を形成する際に、
前記基板上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、
前記レジスト膜をマスクにして前記基板上の第1の膜及び多孔質性の膜を選択的に除去して開口し、
前記基板上のレジスト膜を灰化し、その後、
前記レジスト膜を灰化された基板の開口部内の少なくとも側壁部の多孔質性の膜に、所望の反応性のガスを使用して表面保護膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
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