JPS609158A - 半導体装置 - Google Patents
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- JPS609158A JPS609158A JP58117362A JP11736283A JPS609158A JP S609158 A JPS609158 A JP S609158A JP 58117362 A JP58117362 A JP 58117362A JP 11736283 A JP11736283 A JP 11736283A JP S609158 A JPS609158 A JP S609158A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はシャロー（ｓｈａｌｌｏｗ）化により高集積化
を自相したバイポーラ半導体デバイスに係り、特に接合
（ｊｕｎｃｔｉｏｎ ）破壊を阻止し耐マイグレーショ
ン（ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏｎ）に有効な配
線形成に関する。
を自相したバイポーラ半導体デバイスに係り、特に接合
（ｊｕｎｃｔｉｏｎ ）破壊を阻止し耐マイグレーショ
ン（ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏｎ）に有効な配
線形成に関する。
（ｂ） 技術の背景
バイポーラ半導体プロセスにおけるシャロー化は高密度
化に必要であると同時にデバイス特性の向上にも寄与し
ている。即ちエピタキシャル層を薄くする（２〜３μ）
ことによって、アイソレージ、ン拡散の広がりを制御で
きる上、浅いベース。
化に必要であると同時にデバイス特性の向上にも寄与し
ている。即ちエピタキシャル層を薄くする（２〜３μ）
ことによって、アイソレージ、ン拡散の広がりを制御で
きる上、浅いベース。
エミッタの形成により特性が向上する。通常エピタキシ
ャル成長には低温処理が可能で逆反応がないモノシラン
（Ｓ ｉ Ｈ４）を用いる方式が主流をなしている。
ャル成長には低温処理が可能で逆反応がないモノシラン
（Ｓ ｉ Ｈ４）を用いる方式が主流をなしている。
一方電極形成はこのシャロー化にとって極めて重要な影
響をもっている。特に浅いエミッタに対するアルミニウ
ム（Ａｔ）のコンタクト形成では、Ａｔのシリコン（ｓ
ｉ）中への侵食が問題となる。
響をもっている。特に浅いエミッタに対するアルミニウ
ム（Ａｔ）のコンタクト形成では、Ａｔのシリコン（ｓ
ｉ）中への侵食が問題となる。
このためＡｔ中、にＳｌなどを添加して合金化する方法
やＡｔ電極と８１との層間に多結晶シリコン層を設ける
こと等が行なわれている。
やＡｔ電極と８１との層間に多結晶シリコン層を設ける
こと等が行なわれている。
（ｃ） 従来技術と問題点
第１図は一般的なバイポーラトランジスタの構成を示す
断面図である。
断面図である。
図においてｎ形の埋込拡散層２を形成したｐ形シリコン
基板１にｎ形不純物をドープしたエピタキシャル層３を
成長させ形成する。ｐｎ接合を利用してアイソレージ璽
ン拡散しアクセプタ不純物をｐ形シリコン基板１に達す
るまで選択拡散しこの領域内にｐ膨拡散層４を形成する
。
基板１にｎ形不純物をドープしたエピタキシャル層３を
成長させ形成する。ｐｎ接合を利用してアイソレージ璽
ン拡散しアクセプタ不純物をｐ形シリコン基板１に達す
るまで選択拡散しこの領域内にｐ膨拡散層４を形成する
。
更にこのｐ膨拡散層４内及び隣接する領域にｎ形波散層
５，６を図のように形成しｐ膨拡散層４内にはエミッタ
電極７及びベース電極８を、また隣接するｎ膨拡散層６
にコレクタ電極９を蒸着形成する。一般に用いられる電
極配線材にアルミニウム（Ａ ｔ）を用いパターン形成
されるが、基板に繰返される熱処理によってアルミニウ
ムとシリコンとの界面はアルミニウムがシリコン中にと
け込んで薄いｐｎ拡散層を短絡させることがある。その
具体例を第２図に示す。
５，６を図のように形成しｐ膨拡散層４内にはエミッタ
電極７及びベース電極８を、また隣接するｎ膨拡散層６
にコレクタ電極９を蒸着形成する。一般に用いられる電
極配線材にアルミニウム（Ａ ｔ）を用いパターン形成
されるが、基板に繰返される熱処理によってアルミニウ
ムとシリコンとの界面はアルミニウムがシリコン中にと
け込んで薄いｐｎ拡散層を短絡させることがある。その
具体例を第２図に示す。
第２図は第１図のペース領域及び抵抗領域を示す拡大図
である。エピタキシャル層に形成した酸化膜（ＳｉＯｚ
）１１をホトレジスト工程によりエミッタ電極７．ベー
ス電極８及びコレクタ電極９取付用の領域を図のように
開孔させエツチング除去する。この各領域にアルミニウ
ム電極をスパッタ法等により形成するが繰返される熱処
理によってアルミニウム（Ａ ｔ）はシリコン（Ｓｉ）
中ｌことけこみ、深いピットド２を生じｐｎ接合を破壊
する。
である。エピタキシャル層に形成した酸化膜（ＳｉＯｚ
）１１をホトレジスト工程によりエミッタ電極７．ベー
ス電極８及びコレクタ電極９取付用の領域を図のように
開孔させエツチング除去する。この各領域にアルミニウ
ム電極をスパッタ法等により形成するが繰返される熱処
理によってアルミニウム（Ａ ｔ）はシリコン（Ｓｉ）
中ｌことけこみ、深いピットド２を生じｐｎ接合を破壊
する。
このためＡｔ’に極とＳｉ間に多結晶シリコン１０の薄
膜を設けることがある。これによって熱処理中にＡｔ中
に多結晶シリコン１０が溶解し飽和して反応を起すこと
なく電気的接続が可能となる。−万Ａｔ電極に対して高
融点金属のモリブデン（Ｍｏ）。
膜を設けることがある。これによって熱処理中にＡｔ中
に多結晶シリコン１０が溶解し飽和して反応を起すこと
なく電気的接続が可能となる。−万Ａｔ電極に対して高
融点金属のモリブデン（Ｍｏ）。
タングステン（Ｗ）、又はこれ等金属のシリサイド合金
を用いる場合シリコン層に対して密着性が十分とれない
欠点がある。これに対してアルミニウム（ＡＬ）−チタ
ンナイトライド（ＴｉＮ）−アルミ−ニウム（Ａｔ）の
三層膜で構成する合金膜はシリコン層に対してオーミン
クなコンタクトを形成し、眉間にチタンナイトライドを
用いるためシリコンとの反応を阻止するバリア効果があ
りしかも導電性に優れる。しかしＡｔとＴｉＮとの界面
は両金属の結晶粒子間の結合が悪く、密着性が得られに
くいためデバイス特性に影響を与えることがある。
を用いる場合シリコン層に対して密着性が十分とれない
欠点がある。これに対してアルミニウム（ＡＬ）−チタ
ンナイトライド（ＴｉＮ）−アルミ−ニウム（Ａｔ）の
三層膜で構成する合金膜はシリコン層に対してオーミン
クなコンタクトを形成し、眉間にチタンナイトライドを
用いるためシリコンとの反応を阻止するバリア効果があ
りしかも導電性に優れる。しかしＡｔとＴｉＮとの界面
は両金属の結晶粒子間の結合が悪く、密着性が得られに
くいためデバイス特性に影響を与えることがある。
（ｄ） 発明の目的
本発明は上記の点に鑑み、オーミンクなコンタクトを形
成し、ジャンクシ冒ン破壊を阻止するに有効な配線材構
成を提供し、半導体特性の向上を計ることを目的とする
。
成し、ジャンクシ冒ン破壊を阻止するに有効な配線材構
成を提供し、半導体特性の向上を計ることを目的とする
。
（ｅ）発明の構成
上記目的は本発明によれば、電極配線層がアルミニウム
及びチタンナイトライドの積層膜で形成されることによ
って達せられる。
及びチタンナイトライドの積層膜で形成されることによ
って達せられる。
（ｆ） 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明の一実施例である配線層形成を示す断面
図、第４図は第３図の配線層をノくターン形成した断面
図である。第３図で示すように基板上にスパッタ法によ
りアルミニウム２１（Ａｔ）−アルミニウム・チタンナ
イトライド２２（Ａｔ＋ＴｉＮ）−チタンナイトライド
２３（ＴｉＮ）−アルミニウム・チタンナイト２イド２
４ （Ａｔ＋Ｔｉ Ｎ）−アルミニウム２ ｓ （Ａｔ
）の順に構成される５層膜の配線層２６を形成する。そ
の形成法はアルミニウム（Ａｔ）及びチタンナイトライ
ド（ＴｉＮ）の２個のターゲットをスパッタ装置内に配
し、直流高電圧を交互又は同時に両ターゲットに印那し
、プラズマを各ターゲット近傍の局所的空間に閉じ込め
ることにより、導入するアルゴンガス（Ａｒ）のガス分
子がプラズマ中に衝突して密度の高いプラズマを発生さ
せ、加速したアルゴンイオン（Ａｒ＋）がターゲット原
子をた＼き出し基板上にターゲツト材と同一バルク材の
金属膜を被着形成させる。
図、第４図は第３図の配線層をノくターン形成した断面
図である。第３図で示すように基板上にスパッタ法によ
りアルミニウム２１（Ａｔ）−アルミニウム・チタンナ
イトライド２２（Ａｔ＋ＴｉＮ）−チタンナイトライド
２３（ＴｉＮ）−アルミニウム・チタンナイト２イド２
４ （Ａｔ＋Ｔｉ Ｎ）−アルミニウム２ ｓ （Ａｔ
）の順に構成される５層膜の配線層２６を形成する。そ
の形成法はアルミニウム（Ａｔ）及びチタンナイトライ
ド（ＴｉＮ）の２個のターゲットをスパッタ装置内に配
し、直流高電圧を交互又は同時に両ターゲットに印那し
、プラズマを各ターゲット近傍の局所的空間に閉じ込め
ることにより、導入するアルゴンガス（Ａｒ）のガス分
子がプラズマ中に衝突して密度の高いプラズマを発生さ
せ、加速したアルゴンイオン（Ａｒ＋）がターゲット原
子をた＼き出し基板上にターゲツト材と同一バルク材の
金属膜を被着形成させる。
本実施例による５層膜の形成手順はまづＡｔターゲット
に直流高電圧を印加し、Ａｔ膜２１を基板上に被着させ
次にＡｔターゲットに直流高電圧を印加したま＼の状態
でＴｉＮターゲットに直流高電圧を印加し、Ａ４とＴｉ
Ｎを同時にス・くツタしＡｔ＋ＴｉＮ２２の合金膜をＡ
ｔ膜上に形成する０次いでＡｔターゲットに印加する直
流高電圧を切断し、ＴｉＮ膜２３を更にＡｔ＋ＴｉＮ合
金膜上に形成する０次いで同一手法でＴｉＮ膜２膜上３
上４＋ＴｉＮ合全ＴｉＮを被着形成させ更にＡＬ膜２５
を形成する。
に直流高電圧を印加し、Ａｔ膜２１を基板上に被着させ
次にＡｔターゲットに直流高電圧を印加したま＼の状態
でＴｉＮターゲットに直流高電圧を印加し、Ａ４とＴｉ
Ｎを同時にス・くツタしＡｔ＋ＴｉＮ２２の合金膜をＡ
ｔ膜上に形成する０次いでＡｔターゲットに印加する直
流高電圧を切断し、ＴｉＮ膜２３を更にＡｔ＋ＴｉＮ合
金膜上に形成する０次いで同一手法でＴｉＮ膜２膜上３
上４＋ＴｉＮ合全ＴｉＮを被着形成させ更にＡＬ膜２５
を形成する。
これによって得られる金属膜はＡＡとＴｉＮとの界面に
ＡＡ＋ＴｉＮ合金膜が介在し、金属間の結合性を高め密
着性のよい電気的に安定性のある配線層２６が得られる
。
ＡＡ＋ＴｉＮ合金膜が介在し、金属間の結合性を高め密
着性のよい電気的に安定性のある配線層２６が得られる
。
このように形成される配線層２６を第４図に示すように
ホトレジスト工程で必要の部分即ち電極及び各素子間を
配線する配線層を残してエツチング除去することにより
エミッタ電極２７．ベース電極２８．コレクタ電極２９
が形成される。これによって基板のシリコン層と接する
各電極の界面は配線層２６のアルミニウム層によりオー
ミックなコンタクトが形成でき、チタンナイトライド層
によりバリア効果をなすから基板に繰返される熱処理に
対してアルミニウムとシリコンとの反応を阻止すると同
時に電流密度の高いバイポーラデバイスの耐マイグレー
ションに有効である。
ホトレジスト工程で必要の部分即ち電極及び各素子間を
配線する配線層を残してエツチング除去することにより
エミッタ電極２７．ベース電極２８．コレクタ電極２９
が形成される。これによって基板のシリコン層と接する
各電極の界面は配線層２６のアルミニウム層によりオー
ミックなコンタクトが形成でき、チタンナイトライド層
によりバリア効果をなすから基板に繰返される熱処理に
対してアルミニウムとシリコンとの反応を阻止すると同
時に電流密度の高いバイポーラデバイスの耐マイグレー
ションに有効である。
これにより浅いベース・エミッタの形成が容易となり半
導体特性の向上及び高密度化が期待できる。
導体特性の向上及び高密度化が期待できる。
第５図は本発明の他の実施例である配線層形成を示す断
面図である。ターゲツト材のアルミニウムとチタンナイ
トライドの被膜構成比を１０：１のレート比で基板上に
同時スパッタ成長させるものでアルミニウム・チタンナ
イトライド（Ａｔ＋ＴｉＮ）合金膜３２が形成されこれ
を配線層≦１としたものであり前述した配線層と同様に
有効である０ 本実施例ではバイポーラ半導体デバイスの配線層につい
て説明したがこれに限らず高性能半導体装置の配線材と
して適用できることは勿論である。
面図である。ターゲツト材のアルミニウムとチタンナイ
トライドの被膜構成比を１０：１のレート比で基板上に
同時スパッタ成長させるものでアルミニウム・チタンナ
イトライド（Ａｔ＋ＴｉＮ）合金膜３２が形成されこれ
を配線層≦１としたものであり前述した配線層と同様に
有効である０ 本実施例ではバイポーラ半導体デバイスの配線層につい
て説明したがこれに限らず高性能半導体装置の配線材と
して適用できることは勿論である。
（ロ））発明の効果
以上詳細に説明したように本発明のアルミニウム及びチ
タンナイトライドの金属積層膜を配線層とすることによ
りオーミックなコンタクトが形成できジャンクション破
壊、マイグレーション等が改善され、特にバイポーラ半
導体デバイスのシャロー化に有効である。
タンナイトライドの金属積層膜を配線層とすることによ
りオーミックなコンタクトが形成できジャンクション破
壊、マイグレーション等が改善され、特にバイポーラ半
導体デバイスのシャロー化に有効である。
第１図は一般的なバイポーラトランジスタの構成を示す
断面図、第２図は第１図のベース領域及び抵抗領域を示
す拡大図、第３図は本発明の一実施例である配線層形成
を示す断面図、第４図は第３図の配線層をパターン形成
した断面図、第５図は本発明の他の実施例である配線層
形成を示す断面図である。 図中、１・・・・・・基板、２・・・・・・埋込拡散層
、３・・・ エピタキシャル層、４・・・・・・ｐ膨拡
散層、５，６・・・・・・ｎ形波散層、７．２７・・−
・・エミッタ電極、８．２８・・・・・・ベース電極、
９．２９・・・・・・コレクタ電極、１０・・・・・・
多結晶シリコン、１１・・・・・・酸化酸、１２・・・
・・・ビット、２１゜２５・・・・・Ａ４，２２．２４
・・・・・・Ａｔ＋ＴｉＮ、２３・・・ＴｉＮ。 ２６、３１・・・・・・配線層、３２・・・・・・合金
膜。 す １ 目 茶 ２ 図 早 ３ 図 茶 ５ 飼
断面図、第２図は第１図のベース領域及び抵抗領域を示
す拡大図、第３図は本発明の一実施例である配線層形成
を示す断面図、第４図は第３図の配線層をパターン形成
した断面図、第５図は本発明の他の実施例である配線層
形成を示す断面図である。 図中、１・・・・・・基板、２・・・・・・埋込拡散層
、３・・・ エピタキシャル層、４・・・・・・ｐ膨拡
散層、５，６・・・・・・ｎ形波散層、７．２７・・−
・・エミッタ電極、８．２８・・・・・・ベース電極、
９．２９・・・・・・コレクタ電極、１０・・・・・・
多結晶シリコン、１１・・・・・・酸化酸、１２・・・
・・・ビット、２１゜２５・・・・・Ａ４，２２．２４
・・・・・・Ａｔ＋ＴｉＮ、２３・・・ＴｉＮ。 ２６、３１・・・・・・配線層、３２・・・・・・合金
膜。 す １ 目 茶 ２ 図 早 ３ 図 茶 ５ 飼
Claims (1)
- 電極配線層がアルミニウム及びチタンナイトライドの積
層膜で形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117362A JPS609158A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117362A JPS609158A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609158A true JPS609158A (ja) | 1985-01-18 |
Family
ID=14709793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117362A Pending JPS609158A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348387B1 (ko) * | 1998-02-13 | 2002-08-10 | 가부시키가이샤 무라타 세이사쿠쇼 | 강유전체 박막 소자 및 그 제조방법 |
-
1983
- 1983-06-29 JP JP58117362A patent/JPS609158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348387B1 (ko) * | 1998-02-13 | 2002-08-10 | 가부시키가이샤 무라타 세이사쿠쇼 | 강유전체 박막 소자 및 그 제조방법 |
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