JPH0817207B2 - 薄膜ｃｍｏｓトランジスタ - Google Patents
薄膜ｃｍｏｓトランジスタInfo
- Publication number
- JPH0817207B2 JPH0817207B2 JP5148956A JP14895693A JPH0817207B2 JP H0817207 B2 JPH0817207 B2 JP H0817207B2 JP 5148956 A JP5148956 A JP 5148956A JP 14895693 A JP14895693 A JP 14895693A JP H0817207 B2 JPH0817207 B2 JP H0817207B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- thin film
- transistor
- drain region
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタによ
る相補型ＭＯＳトランジスタ即ち薄膜ＣＭＯＳトランジ
スタに関する。
る相補型ＭＯＳトランジスタ即ち薄膜ＣＭＯＳトランジ
スタに関する。
【０００２】
【従来の技術】近年、絶縁基板上に形成した多結晶又は
非晶質の半導体（例えばシリコン）薄膜を利用し、或は
絶縁基板上に形成した単結晶シリコン薄膜（所謂ＳＯＩ
（Silicon on insulator）基板）を利用して、薄膜トラ
ンジスタによるＣＭＯＳトランジスタＩＣを作成するこ
とが進められている。
非晶質の半導体（例えばシリコン）薄膜を利用し、或は
絶縁基板上に形成した単結晶シリコン薄膜（所謂ＳＯＩ
（Silicon on insulator）基板）を利用して、薄膜トラ
ンジスタによるＣＭＯＳトランジスタＩＣを作成するこ
とが進められている。
【０００３】この薄膜ＣＭＯＳトランジスタは、一般的
には図４及び図５に示すように構成される。即ち、Ｓｉ
Ｏ2 等の絶縁基板１上に所要領域に分離した半導体薄膜
例えばシリコン薄膜２を形成し、このシリコン薄膜２上
に夫々ゲート絶縁膜（例えばＳｉＯ2 膜）３，４を介し
てＰチャンネルＭＯＳトランジスタのゲート電極５及び
ＮチャンネルＭＯＳトランジスタのゲート電極６を形成
し、次いでイオン注入法により、ゲート電極５を挟む両
側にＰ+ ソース領域７Ｓ及びＰ+ ドレイン領域７Ｄを形
成し、またゲート電極６を挟む両側にＮ+ ソース領域８
Ｓ及びＮ+ ドレイン領域８Ｄを形成して、夫々Ｐチャン
ネルＭＯＳトランジスタ９及びＮチャンネルＭＯＳトラ
ンジスタ１０を形成する。その後、全面に被着形成した
ＳｉＯ2等の絶縁膜１１に窓孔を形成し、この窓孔を通
して夫々Ｐ+ ソース領域７ＳにＡｌ配線１２を、Ｎ+ ソ
ース領域８ＳにＡｌ電極１３を、Ｐ+ ドレイン領域７Ｄ
及びＮ+ ドレイン領域８Ｄに共通のコンタクト電極、即
ちＡｌ電極１４をオーミック接触して薄膜ＣＭＯＳトラ
ンジスタ１５が構成される。図６は、薄膜ＣＭＯＳトラ
ンジスタ１５の等価回路を示す。
には図４及び図５に示すように構成される。即ち、Ｓｉ
Ｏ2 等の絶縁基板１上に所要領域に分離した半導体薄膜
例えばシリコン薄膜２を形成し、このシリコン薄膜２上
に夫々ゲート絶縁膜（例えばＳｉＯ2 膜）３，４を介し
てＰチャンネルＭＯＳトランジスタのゲート電極５及び
ＮチャンネルＭＯＳトランジスタのゲート電極６を形成
し、次いでイオン注入法により、ゲート電極５を挟む両
側にＰ+ ソース領域７Ｓ及びＰ+ ドレイン領域７Ｄを形
成し、またゲート電極６を挟む両側にＮ+ ソース領域８
Ｓ及びＮ+ ドレイン領域８Ｄを形成して、夫々Ｐチャン
ネルＭＯＳトランジスタ９及びＮチャンネルＭＯＳトラ
ンジスタ１０を形成する。その後、全面に被着形成した
ＳｉＯ2等の絶縁膜１１に窓孔を形成し、この窓孔を通
して夫々Ｐ+ ソース領域７ＳにＡｌ配線１２を、Ｎ+ ソ
ース領域８ＳにＡｌ電極１３を、Ｐ+ ドレイン領域７Ｄ
及びＮ+ ドレイン領域８Ｄに共通のコンタクト電極、即
ちＡｌ電極１４をオーミック接触して薄膜ＣＭＯＳトラ
ンジスタ１５が構成される。図６は、薄膜ＣＭＯＳトラ
ンジスタ１５の等価回路を示す。
【０００４】この薄膜ＣＭＯＳトランジスタ１５を作成
するときの利点は、ＰチャンネルＭＯＳトランジスタ９
のＰ+ ドレイン領域７ＤとＮチャンネルＭＯＳトランジ
スタ１０のＮ+ ドレイン領域８Ｄを互に接触することが
できるために高集積化できることである。
するときの利点は、ＰチャンネルＭＯＳトランジスタ９
のＰ+ ドレイン領域７ＤとＮチャンネルＭＯＳトランジ
スタ１０のＮ+ ドレイン領域８Ｄを互に接触することが
できるために高集積化できることである。
【０００５】
【発明が解決しようとする課題】ところで、上述の薄膜
ＣＭＯＳトランジスタ１５のＩＣにおいては、さらにそ
の素子の高集積化が望まれている。高集積化するために
は、両チャンネルＭＯＳトランジスタ９及び１０のゲー
ト間隔即ちＰ+ ドレイン領域７Ｄ及びＮ+ ドレイン領域
８Ｄが隣接する半導体領域１６の幅Ｃをさらに小さくす
る必要がある。通常、ＰチャンネルＭＯＳトランジスタ
９とＮチャンネルＭＯＳトランジスタ１０は、図４の１
点鎖線１７で示すように両ゲート電極５及び６間の中間
点で分けられる。
ＣＭＯＳトランジスタ１５のＩＣにおいては、さらにそ
の素子の高集積化が望まれている。高集積化するために
は、両チャンネルＭＯＳトランジスタ９及び１０のゲー
ト間隔即ちＰ+ ドレイン領域７Ｄ及びＮ+ ドレイン領域
８Ｄが隣接する半導体領域１６の幅Ｃをさらに小さくす
る必要がある。通常、ＰチャンネルＭＯＳトランジスタ
９とＮチャンネルＭＯＳトランジスタ１０は、図４の１
点鎖線１７で示すように両ゲート電極５及び６間の中間
点で分けられる。
【０００６】半導体領域１６を２分するＰ+ ドレイン領
域７ＤとＮ+ ドレイン領域８Ｄの幅ａ及びｂはイオン注
入時のマスクずれ及びＡｌ電極１４形成時のマスクずれ
があっても必ず電極１４と両領域７Ｄ，８Ｄがオーミッ
ク接触するように余裕寸法をもって設定されている。例
えば幅ａ及びｂを夫々５μｍ、Ａｌ電極１４のコンタク
ト幅ｄを６μｍ、ゲート電極５，６の幅ｇ1 及びｇ2 を
５μｍとし、イオン注入用マスク及びＡｌ電極形成用マ
スクが夫々逆方向に１μｍずれたとしても、１μｍの幅
でオーミック接触がとれるようになされる。
域７ＤとＮ+ ドレイン領域８Ｄの幅ａ及びｂはイオン注
入時のマスクずれ及びＡｌ電極１４形成時のマスクずれ
があっても必ず電極１４と両領域７Ｄ，８Ｄがオーミッ
ク接触するように余裕寸法をもって設定されている。例
えば幅ａ及びｂを夫々５μｍ、Ａｌ電極１４のコンタク
ト幅ｄを６μｍ、ゲート電極５，６の幅ｇ1 及びｇ2 を
５μｍとし、イオン注入用マスク及びＡｌ電極形成用マ
スクが夫々逆方向に１μｍずれたとしても、１μｍの幅
でオーミック接触がとれるようになされる。
【０００７】しかし乍ら、上述の構成においては、１μ
ｍのマスクずれを見込んだときには、上記寸法が限界で
あり、半導体領域１６の幅をそれ以下に小さくすること
が困難であった。なお、半導体領域１６での隣接する両
領域がＰ + ソース領域とＮ + ソース領域の場合も同じで
ある。
ｍのマスクずれを見込んだときには、上記寸法が限界で
あり、半導体領域１６の幅をそれ以下に小さくすること
が困難であった。なお、半導体領域１６での隣接する両
領域がＰ + ソース領域とＮ + ソース領域の場合も同じで
ある。
【０００８】本発明は、上述の点に鑑み、両チャンネル
ＭＯＳトランジスタがソース領域同士、あるいはドレイ
ン領域同士が隣接する半導体領域の幅をさらに小さく
し、より高集積化を可能にした薄膜ＣＭＯＳトランジス
タを提供するものである。
ＭＯＳトランジスタがソース領域同士、あるいはドレイ
ン領域同士が隣接する半導体領域の幅をさらに小さく
し、より高集積化を可能にした薄膜ＣＭＯＳトランジス
タを提供するものである。
【０００９】
【課題を解決するための手段】本発明は、Ｐチャンネル
ＭＯＳトランジスタ３４とＮチャンネルＭＯＳトランジ
スタ３５で構成される薄膜ＣＭＯＳトランジスタにおい
て、両方のＭＯＳトランジスタ３４，３５のソース領域
とソース領域、あるいはドレイン領域とドレイン領域、
例えばＰ + ドレイン領域２７ＤとＮ + ドレイン領域２８
Ｄが隣接する半導体領域３０を有するとともに、半導体
領域３０内の隣接する両領域、例えば両ドレイン領域２
７Ｄと２８Ｄの境界３１が凹凸をなし、両領域２７Ｄ及
び２８Ｄ上に共通のコンタクト電極３８を有した構成と
する。
ＭＯＳトランジスタ３４とＮチャンネルＭＯＳトランジ
スタ３５で構成される薄膜ＣＭＯＳトランジスタにおい
て、両方のＭＯＳトランジスタ３４，３５のソース領域
とソース領域、あるいはドレイン領域とドレイン領域、
例えばＰ + ドレイン領域２７ＤとＮ + ドレイン領域２８
Ｄが隣接する半導体領域３０を有するとともに、半導体
領域３０内の隣接する両領域、例えば両ドレイン領域２
７Ｄと２８Ｄの境界３１が凹凸をなし、両領域２７Ｄ及
び２８Ｄ上に共通のコンタクト電極３８を有した構成と
する。
【００１０】
【作用】上述の本発明構成においては、ＰチャンネルＭ
ＯＳトランジスタ３４とＮチャンネルＭＯＳトランジス
タ３５の半導体領域３０でのソース領域とソース領域、
あるいはドレイン領域とドレイン領域の境界線３１が凹
凸に形成されているので、ソース、ドレインのイオン注
入時にイオン注入マスクパターンがずれても、境界線３
１の凸部では充分な寸法が残る。従ってゲート間隔即ち
半導体領域３０の幅Ｃ1 の縮小が可能となり、薄膜ＣＭ
ＯＳトランジスタＩＣの高集積化が図れる。
ＯＳトランジスタ３４とＮチャンネルＭＯＳトランジス
タ３５の半導体領域３０でのソース領域とソース領域、
あるいはドレイン領域とドレイン領域の境界線３１が凹
凸に形成されているので、ソース、ドレインのイオン注
入時にイオン注入マスクパターンがずれても、境界線３
１の凸部では充分な寸法が残る。従ってゲート間隔即ち
半導体領域３０の幅Ｃ1 の縮小が可能となり、薄膜ＣＭ
ＯＳトランジスタＩＣの高集積化が図れる。
【００１１】また、半導体領域３０に共通電極３８をオ
ーミック接触したとき、境界線３１が凹凸のため夫々の
ソース領域とソース領域、あるいはドレイン領域とドレ
イン 領域でのコンタクト面積が十分とれコンタクト抵抗
が低減する。さらにイオン注入用マスク、コンタクト窓
あけ用マスクのマスク合せ精度に余裕がとれる。
ーミック接触したとき、境界線３１が凹凸のため夫々の
ソース領域とソース領域、あるいはドレイン領域とドレ
イン 領域でのコンタクト面積が十分とれコンタクト抵抗
が低減する。さらにイオン注入用マスク、コンタクト窓
あけ用マスクのマスク合せ精度に余裕がとれる。
【００１２】
【実施例】以下、図１〜図３を参照して本発明による薄
膜ＣＭＯＳトランジスタの一例を説明する。
膜ＣＭＯＳトランジスタの一例を説明する。
【００１３】本例においては、図１及び図２に示すよう
に、ＳｉＯ2 等の絶縁基体２１上に所要領域に分離した
半導体薄膜例えはシリコン薄膜２２を形成し、このシリ
コン薄膜２２上にゲート絶縁膜（例えばＳｉＯ2 膜）２
３，２４を互に所要の間隔を置いてＰチャンネルＭＯＳ
トランジスタのゲート電極２５とＮチャンネルＭＯＳト
ランジスタのゲート電極２６を形成する。次いで、イオ
ン注入法により両ゲート電極２５及び２６間のシリコン
薄膜領域即ち半導体領域３０を２分するように夫々Ｐ形
不純物及びＮ形不純物を導入して一方のゲート電極２５
を挟む両側にＰ+ ソース領域２７Ｓ及びＰ+ ドレイン領
域２７Ｄを形成し、他方のゲート電極２６を挟む領域に
Ｎ+ ソース領域２８Ｓ及びＮ+ ドレイン領域２８Ｄを形
成し、ＰチャンネルＭＯＳトランジスタ３４及びＮチャ
ンネルＭＯＳトランジスタ３５を形成する。
に、ＳｉＯ2 等の絶縁基体２１上に所要領域に分離した
半導体薄膜例えはシリコン薄膜２２を形成し、このシリ
コン薄膜２２上にゲート絶縁膜（例えばＳｉＯ2 膜）２
３，２４を互に所要の間隔を置いてＰチャンネルＭＯＳ
トランジスタのゲート電極２５とＮチャンネルＭＯＳト
ランジスタのゲート電極２６を形成する。次いで、イオ
ン注入法により両ゲート電極２５及び２６間のシリコン
薄膜領域即ち半導体領域３０を２分するように夫々Ｐ形
不純物及びＮ形不純物を導入して一方のゲート電極２５
を挟む両側にＰ+ ソース領域２７Ｓ及びＰ+ ドレイン領
域２７Ｄを形成し、他方のゲート電極２６を挟む領域に
Ｎ+ ソース領域２８Ｓ及びＮ+ ドレイン領域２８Ｄを形
成し、ＰチャンネルＭＯＳトランジスタ３４及びＮチャ
ンネルＭＯＳトランジスタ３５を形成する。
【００１４】しかして、本例においては、特にこのイオ
ン注入時において、図３に示すように、半導体領域３０
におけるＰ+ ドレイン領域２７ＤとＮ+ ドレイン領域２
８Ｄの境界線３１が左右対称となる凹凸状の境界線とな
るように、即ちそのようなイオン注入マスクパターンを
用いてイオン注入する。
ン注入時において、図３に示すように、半導体領域３０
におけるＰ+ ドレイン領域２７ＤとＮ+ ドレイン領域２
８Ｄの境界線３１が左右対称となる凹凸状の境界線とな
るように、即ちそのようなイオン注入マスクパターンを
用いてイオン注入する。
【００１５】本例では、後述の共通のコンタクト電極、
即ちＡｌ電極３８のコンタクト幅ｄ1 を６μｍとすると
き、境界線３１凸部の距離ａ1 ＝ｂ1 ＝５μｍ、凹部の
距離ａ2 ＝ｂ2 ＝４μｍとする。ゲート電極２５，２６
の幅ｇ1 ，ｇ2 は夫々５μｍとする。境界線３１の凹凸
の間隔ｅ1 は夫々ゲート電極２５，２６からの距離（本
例では４〜５μｍ）に等しくするを可とする。
即ちＡｌ電極３８のコンタクト幅ｄ1 を６μｍとすると
き、境界線３１凸部の距離ａ1 ＝ｂ1 ＝５μｍ、凹部の
距離ａ2 ＝ｂ2 ＝４μｍとする。ゲート電極２５，２６
の幅ｇ1 ，ｇ2 は夫々５μｍとする。境界線３１の凹凸
の間隔ｅ1 は夫々ゲート電極２５，２６からの距離（本
例では４〜５μｍ）に等しくするを可とする。
【００１６】次に、ＳｉＯ2 等の絶縁膜３２を全面に被
着形成した後、Ｐ+ ソース領域２７Ｓ、Ｎ+ ソース領域
２８Ｓ及び半導体領域３０に対応する部分の絶縁膜３２
に夫々窓孔を形成し、この窓孔を通してＰ+ ソース領域
２７Ｓにオーミック接触するＡｌ電極３６を、Ｎ+ ソー
ス領域２８Ｓにオーミック接触するＡｌ電極３７を、半
導体領域３０のＰ+ ドレイン領域２７Ｄ及びＮ+ ドレイ
ン領域２８Ｄに共通にオーミック接触するＡｌ電極３８
を夫々形成し、ＰチャンネルＭＯＳトランジスタ３４と
ＮチャンネルＭＯＳトランジスタ３５を一体に有する薄
膜ＣＭＯＳトランジスタ３９を構成する。
着形成した後、Ｐ+ ソース領域２７Ｓ、Ｎ+ ソース領域
２８Ｓ及び半導体領域３０に対応する部分の絶縁膜３２
に夫々窓孔を形成し、この窓孔を通してＰ+ ソース領域
２７Ｓにオーミック接触するＡｌ電極３６を、Ｎ+ ソー
ス領域２８Ｓにオーミック接触するＡｌ電極３７を、半
導体領域３０のＰ+ ドレイン領域２７Ｄ及びＮ+ ドレイ
ン領域２８Ｄに共通にオーミック接触するＡｌ電極３８
を夫々形成し、ＰチャンネルＭＯＳトランジスタ３４と
ＮチャンネルＭＯＳトランジスタ３５を一体に有する薄
膜ＣＭＯＳトランジスタ３９を構成する。
【００１７】上述の構成によれば、ＰチャンネルＭＯＳ
トランジスタ３４とＮチャンネルＭＯＳトランジスタ３
５の境界即ち半導体領域３０でのＰ+ ドレイン領域２７
ＤとＮ+ ドレイン領域２８Ｄの境界線３１を凹凸状に形
成することにより、ソース、ドレイン領域を形成するた
めのイオン注入時にイオン注入用マスクが例えば１μｍ
ずれたとしても境界線３１の凸部では４μｍ残ることに
なる。これはＡｌ電極３８をＰ+ ドレイン領域２７Ｄ及
びＮ+ ドレイン領域２８Ｄの双方にオーミック接触させ
ることができる。従って本構成では図４で示す従来構造
と比較してゲート間隔を１μｍ縮めることができ、ＣＭ
ＯＳトランジスタの集積度をより高めることができる。
トランジスタ３４とＮチャンネルＭＯＳトランジスタ３
５の境界即ち半導体領域３０でのＰ+ ドレイン領域２７
ＤとＮ+ ドレイン領域２８Ｄの境界線３１を凹凸状に形
成することにより、ソース、ドレイン領域を形成するた
めのイオン注入時にイオン注入用マスクが例えば１μｍ
ずれたとしても境界線３１の凸部では４μｍ残ることに
なる。これはＡｌ電極３８をＰ+ ドレイン領域２７Ｄ及
びＮ+ ドレイン領域２８Ｄの双方にオーミック接触させ
ることができる。従って本構成では図４で示す従来構造
と比較してゲート間隔を１μｍ縮めることができ、ＣＭ
ＯＳトランジスタの集積度をより高めることができる。
【００１８】また、凹凸の境界線３１とすることによ
り、Ａｌ電極３８とのコンタクト面積が十分得られコン
タクト抵抗を低減することができる。さらに、マスク合
せ精度に余裕がとれ、製造を容易にする。
り、Ａｌ電極３８とのコンタクト面積が十分得られコン
タクト抵抗を低減することができる。さらに、マスク合
せ精度に余裕がとれ、製造を容易にする。
【００１９】尚、境界線３１の凹凸の間隔は、ゲートか
らの距離（本例では４〜５μｍ）に等しい位にすれば、
ドレイン領域での拡散抵抗はほとんど問題にならない。
上例は、半導体領域３０での隣接する両領域がＰ + ドレ
イン領域とＮ + ドレイン領域の場合について説明した
が、Ｐ + ソース領域とＮ + ソース領域が隣接する場合も
同様に適用できることは勿論である。
らの距離（本例では４〜５μｍ）に等しい位にすれば、
ドレイン領域での拡散抵抗はほとんど問題にならない。
上例は、半導体領域３０での隣接する両領域がＰ + ドレ
イン領域とＮ + ドレイン領域の場合について説明した
が、Ｐ + ソース領域とＮ + ソース領域が隣接する場合も
同様に適用できることは勿論である。
【００２０】
【発明の効果】本発明の薄膜ＣＭＯＳトランジスタによ
れば、ＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタの両領域が隣接する半導体領域で
のソース領域とソース領域、あるいはドレイン領域とド
レイン領域の境界線を凹凸にすることにより、両チャン
ネルＭＯＳトランジスタのゲート間隔を縮小することが
でき、薄膜ＣＭＯＳトランジスタの高密度化をさらに促
進させることができる。
れば、ＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタの両領域が隣接する半導体領域で
のソース領域とソース領域、あるいはドレイン領域とド
レイン領域の境界線を凹凸にすることにより、両チャン
ネルＭＯＳトランジスタのゲート間隔を縮小することが
でき、薄膜ＣＭＯＳトランジスタの高密度化をさらに促
進させることができる。
【００２１】また、この両領域が隣接する半導体領域で
の電極とのコンタクト抵抗を低減することができ、信頼
性のよい薄膜ＣＭＯＳトランジスタを得ることができ
る。さらにマスク合せ精度に余裕がとれ、製造を容易に
する。
の電極とのコンタクト抵抗を低減することができ、信頼
性のよい薄膜ＣＭＯＳトランジスタを得ることができ
る。さらにマスク合せ精度に余裕がとれ、製造を容易に
する。
【図１】本発明の薄膜ＣＭＯＳトランジスタの一例を示
す平面図である。
す平面図である。
【図２】図１の断面図である。
【図３】本発明の説明に供する平面図である。
【図４】従来の薄膜ＣＭＯＳトランジスタの平面図であ
る。
る。
【図５】図４の断面図である。
【図６】ＣＭＯＳトランジスタの等価回路図である。
１，２１ 絶縁基体 ２，２２ シリコン薄膜 ３，４，２３，２４ ゲート絶縁膜 ５，６，２５，２６ ゲート電極 ７Ｓ，２７Ｓ Ｐ+ ソース領域 ７Ｄ，２７Ｄ Ｐ+ ドレイン領域 ８Ｓ，２８Ｓ Ｎ+ ソース領域 ８Ｄ，２８Ｄ Ｎ+ ドレイン領域 ３０ 半導体領域 ３１ 境界線 ９，３４ ＰチャンネルＭＯＳトランジスタ １０，３５ ＮチャンネルＭＯＳトランジスタ ３６，３７，３８，１２，１３，１４ Ａｌ電極 １５，３９ 薄膜ＣＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786
Claims (1)
- 【請求項１】 ＰチャンネルＭＯＳトランジスタとＮチ
ャンネルＭＯＳトランジスタで構成される薄膜ＣＭＯＳ
トランジスタにおいて、 両方のＭＯＳトランジスタのソース領域とソース領域、
あるいはドレイン領域とドレイン領域が隣接する半導体
領域を有するとともに、前記半導体領域内の隣接する両
領域の境界が凹凸をなし、前記両領域上に共通のコンタ
クト電極を有することを特徴とする薄膜ＣＭＯＳトラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148956A JPH0817207B2 (ja) | 1993-06-21 | 1993-06-21 | 薄膜ｃｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148956A JPH0817207B2 (ja) | 1993-06-21 | 1993-06-21 | 薄膜ｃｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629476A JPH0629476A (ja) | 1994-02-04 |
| JPH0817207B2 true JPH0817207B2 (ja) | 1996-02-21 |
Family
ID=15464425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148956A Expired - Fee Related JPH0817207B2 (ja) | 1993-06-21 | 1993-06-21 | 薄膜ｃｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817207B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW556263B (en) | 1996-07-11 | 2003-10-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP4931411B2 (ja) * | 2005-12-13 | 2012-05-16 | シャープ株式会社 | 半導体装置 |
| JP6497852B2 (ja) * | 2014-06-12 | 2019-04-10 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ装置 |
-
1993
- 1993-06-21 JP JP5148956A patent/JPH0817207B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629476A (ja) | 1994-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4231051A (en) | Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures | |
| JPS5929153B2 (ja) | ＭＯＳｎ−チヤンネル・シリコンゲ−ト集積回路中に低抵抗相互接続部を形成する方法 | |
| US3747200A (en) | Integrated circuit fabrication method | |
| JP2823572B2 (ja) | 集積回路の製造方法 | |
| US4719184A (en) | Process for the fabrication of integrated structures including nonvolatile memory cells with layers of self-aligned silicon and associated transistors | |
| US4280271A (en) | Three level interconnect process for manufacture of integrated circuit devices | |
| US3936859A (en) | Semiconductor device including a conductor surrounded by an insulator | |
| JPH04348077A (ja) | 薄膜トランジスタ | |
| KR920010316B1 (ko) | 반도체장치의 제조방법 | |
| JPH0817207B2 (ja) | 薄膜ｃｍｏｓトランジスタ | |
| US5559045A (en) | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film | |
| JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
| US5830796A (en) | Method of manufacturing a semiconductor device using trench isolation | |
| JP2695812B2 (ja) | 半導体装置 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH10125873A (ja) | 半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法 | |
| JPH0691250B2 (ja) | 半導体装置 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| JP2562609B2 (ja) | 半導体装置の製造方法 | |
| JPS60143657A (ja) | Ｃｍｏｓ半導体装置及びその製造方法 | |
| JPS6097662A (ja) | 半導体装置の製造方法 | |
| JPH04334063A (ja) | 薄膜メモリトランジスタ及びその製造方法 | |
| KR850000037B1 (ko) | 셀프얼라인 금속전극 복합 mos의 제조방법 | |
| JPS6211516B2 (ja) | ||
| JPH0214788B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |