CN105789303A

CN105789303A - 一种半导体器件及其制造方法和电子装置

Info

Publication number: CN105789303A
Application number: CN201410843611.2A
Authority: CN
Inventors: 戴执中; 方磊; 郑大燮; 王刚宁; 杨广立; 唐凌; 刘丽; 孙泓
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2014-12-25
Filing date: 2014-12-25
Publication date: 2016-07-20

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括半导体衬底、位于半导体衬底内的P阱、并列设置于P阱内的N型漂移区与P型注入区及位于半导体衬底上且位于N型漂移区与P型注入区的上方的栅极结构，还包括位于P阱内且与N型漂移区的靠近P型注入区的一侧相交叠的P型附加区，其中P型附加区的靠近P型注入区的一侧到P型注入区的距离小于N型漂移区的靠近P型注入区的一侧到P型注入区的距离。该半导体器件由于包括P型附加区，因此相对于现有技术具有更高的崩溃电压和稳定性。本发明的半导体器件的制造方法制得的半导体器件同样具有上述优点。本发明的电子装置包括该半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，LDMOS(横向扩散金属氧化物半导体)因与晶体管相比在关键的器件特性方面具有明显的优势且易于与CMOS工艺兼容而得到了广泛的应用。

现有的一种LDMOS的结构如图1所示，包括半导体衬底100、位于半导体衬底100内P阱101、位于P阱101内的N型漂移区(NDRF)102和P型注入区103，还包括位于半导体衬底100上且位于N型漂移区102以及P型注入区103的上方的栅极结构104。其中，N型漂移区102和P型注入区103并行设置且二者之间具有一定的间距。通常地，该间距为大约0.3um。此外，该LDMOS还可以包括位于半导体衬底100内且位于N型漂移区102内的浅沟槽隔离(STI)1002，以及位于半导体衬底100内且位于P阱101下方的嵌入式绝缘层1001，如图1所示。

现有的上述结构的LDMOS，由于P型注入区103与N型漂移区102之间的区域与P型注入区103构成的整体区域为不均匀且不连续的P阱，因此往往导致该区域的阻值过高而发热，从而导致该器件的安全操作电压范围(SafeOperationVoltage；SOA)不佳；并且，该P阱区域的不均匀和不连续也会导致电场分布不均匀，且容易引起尖端放电现象，导致器件的崩溃电压较低且不稳定。而若要得到高的崩溃电压，则需要牺牲器件的SOA。

由此可见，现有的上述LDMOS器件存在着崩溃电压低且不稳定等技术问题。为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，该半导体器件相对于现有的LDMOS器件具有更高的崩溃电压和稳定性。

本发明的一个实施例提供一种半导体器件，包括半导体衬底、位于所述半导体衬底内的P阱、并列设置于所述P阱内的N型漂移区与P型注入区以及位于所述半导体衬底上且位于所述N型漂移区与所述P型注入区的上方的栅极结构，还包括位于所述P阱内且与所述N型漂移区的靠近所述P型注入区的一侧相交叠的P型附加区，其中所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离小于所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离。

可选地，所述P型附加区与所述P型注入区的掺杂离子相同，和/或，所述P型附加区与所述P型注入区的掺杂浓度相同。

可选地，形成所述P型附加区的离子注入过程与形成所述N型漂移区的离子注入过程采用同一掩膜进行，其中，在形成所述P型附加区的过程中，离子注入的能量为600KeV，离子注入的倾角为3～10度。

可选地，所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离为0.3um，所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离为0.1～0.15um。

本发明的又一个实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供包括P阱的半导体衬底，通过离子注入在所述P阱内形成P型附加区；

步骤S102：通过离子注入在所述P阱内形成N型漂移区，其中所述N型漂移区的靠近拟形成的P型注入区的一侧与所述P型附加区相交叠；

步骤S103：通过离子注入在所述P阱内形成与所述N型漂移区并列设置的P型注入区，其中所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离小于所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离；

步骤S104：在所述半导体衬底上形成位于所述N型漂移区和所述P型注入区的上方的栅极结构。

可选地，所述步骤S101中的离子注入与所述步骤S102中的离子注入采用同一掩膜实现，其中，所述步骤S101中的离子注入的倾角为3～10度，所述步骤S102中的离子注入的倾角为0度。

可选地，所述步骤S101包括：

步骤S1011：在所述半导体衬底上形成用于形成掩膜层；

步骤S1012：以预设倾角对所述P阱进行P型离子注入以形成P型附加区，其中所述预设倾角为3～10度。

可选地，在所述步骤S1012中，所述预设倾角为7度。

可选地，在所述步骤S1012中，离子注入的能量为600KeV。

可选地，在所述步骤S102中，利用所述掩膜层对所述P阱连续进行三次离子注入，其中，第一次离子注入的注入能量为600KeV，第二次离子注入的注入能量为280KeV，第三次离子注入的注入能量为30KeV，并且三次离子注入的倾角均为0度。

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的P阱、并列设置于所述P阱内的N型漂移区与P型注入区以及位于所述半导体衬底上且位于所述N型漂移区与所述P型注入区的上方的栅极结构，还包括位于所述P阱内且与所述N型漂移区的靠近所述P型注入区的一侧相交叠的P型附加区，其中所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离小于所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离。

本发明的半导体器件由于包括位于P阱内的P型附加区，因此相对于现有技术具有更高的崩溃电压和稳定性。本发明的半导体器件的制造方法用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，包括上述的半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的一种LDMOS的剖视图；

图2为本发明实施例一的半导体器件的一种剖视图；

图3A、图3B、图3C和图3D为本发明实施例二的半导体器件的制造方法的相关步骤形成的结构的剖视图；

图4为本发明实施例二的半导体器件的制造方法的一种流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明实施例的半导体器件，可以为一种LDMOS，也可以为包括该LDMOS的各种半导体器件。

下面，参照图2来具体描述本发明实施例的半导体器件。其中，图2为本发明实施例的半导体器件的一种剖视图，该剖视图示出了该半导体器件的主要部分。

如图2所示，本发明实施例的半导体器件包括半导体衬底200以及位于半导体衬底200内的P阱201、并列设置于P阱201内的N型漂移区(NDRF)202和P型注入区203、位于半导体衬底200上且位于N型漂移区202和P型注入区203的上方的栅极结构204，还包括位于P阱201内且与N型漂移区202的靠近P型注入区203的一侧相交叠的P型附加区2021，其中所述P型附加区2021的靠近P型注入区203的一侧到P型注入区203的距离小于N型漂移区202的靠近P型注入区203的一侧到P型注入区203的距离。

在本实施例中，N型漂移区202的靠近P型注入区203的一侧到P型注入区203的距离与现有技术相同。示例性地，该距离仍为大约0.3um。与现有技术中的LDMOS的结构的不同之处在于，本实施例的半导体器件增加设置了P型附加区2021，且P型附加区2021相对于N型漂移区202更加靠近P型注入区203，如图2所示。示例性地，P型附加区2021的靠近P型注入区203的一侧到P型注入区203的距离为0.1～0.15um。

在本实施例中，P型附加区2021指在P阱201内额外进行了P型掺杂的区域，如图2所示。

本发明实施例的半导体器件由于包括P型附加区2021，而在半导体器件处于工作状态时，P型附加区2021将在电压的作用下与P型注入区203形成接触，从而使P型注入区203通过P型附加区2021与N型漂移区相连，形成均匀且连续的P阱，因此可以让电场均匀分布(即，不会有不规则电场)，防止尖端放电现象的发生，使器件具有更好的可靠性，并且可以在提高崩溃电压的同时，增加安全操作电压范围(SOA)。也就是说，由于包括P型附加区2021，本实施例的半导体器件相对于现有的LDMOS器件具有更高的崩溃电压和稳定性。

在本实施例中，该半导体器件还可以包括位于半导体衬底200内且位于N型漂移区202内的浅沟槽隔离(STI)2002，以及位于半导体衬底200内且位于P阱201下方的嵌入式绝缘层2001，如图2所示。

示例性地，半导体衬底200可以为单晶硅衬底、多晶硅衬底或其他合适的衬底。浅沟槽隔离2002的材料可以为氧化硅或其他合适的材料。嵌入式绝缘层2001可以为氧化硅或其他合适的材料。显然，当具有嵌入式绝缘层2001时，半导体衬底200为SOI衬底。

其中，形成P阱201的方法可以为离子注入法，所注入的离子为P型离子，例如硼(B)。

其中，形成N型漂移区202的方法可以为离子注入法，所注入的离子为N型离子，例如磷(P)。示例性地，N型漂移区202通过使用同一掩膜(mask)的连续的三次离子注入实现，其中第一次离子注入的能量为600KeV，第二次离子注入的能量为280KeV，第三次离子注入的能量为30KeV，并且，该三次离子注入的倾角(Tilt)均为0度。其中，倾角(Tilt)指离子注入方向与半导体衬底200的法向的夹角。

其中，形成P型注入区203的方法可以为离子注入法，所注入的离子为P型离子，例如硼(B)。

其中，形成P型附加区2021的方法可以为离子注入法，所注入的离子为P型离子，例如硼(B)。示例性地，形成P型附加区2021的离子注入过程与形成N型漂移区202的离子注入过程采用同一掩膜(mask)进行，其中，在形成P型附加区2021的离子注入过程中，离子注入的能量为600KeV，离子注入的倾角为3～10度，以使得形成的P型附加区2021相对于N型漂移区202更加靠近P型注入区203。优选地，在形成P型附加区2021的离子注入过程中，离子注入的倾角为7度。实验表明，在该倾角下本实施例的半导体器件具有更高的崩溃电压和稳定性。

其中，栅极结构204可以包括栅极绝缘层、栅极以及栅极侧壁等，此处并不进行限定。

在本实施例中，P型附加区2021与P型注入区203的掺杂离子可以相同也可以不相同，但须保证掺杂离子均为P型离子。示例性地，P型附加区2021与P型注入区203的掺杂离子相同，以保证该两个区域的掺杂的一致性。更进一步地，二者的掺杂浓度相同，以保证更好的技术效果。

本实施例的半导体器件除包括上述介绍的各组件之外，还可以包括其他可行的组件，在此并不进行限定。

本发明实施例的半导体器件，由于包括P型附加区2021，在半导体器件处于工作状态时，P型附加区2021将在电压的作用下与P型注入区203形成接触，从而使P型注入区203通过P型附加区2021与N型漂移区相连，形成均匀且连续的P阱，因此可以让电场均匀分布(即，不会有不规则电场)，防止尖端放电现象的发生，使器件具有更好的可靠性，并且可以在提高崩溃电压的同时，增加安全操作电压范围(SOA)。

简言之，本发明实施例的半导体器件由于包括位于P阱内的P型附加区，因此相对于现有技术具有更高的崩溃电压和稳定性。

实施例二

下面，参照图3A至图3D和图4来描述本发明实施例的半导体器件的制造方法。其中，图3A至图3D为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的半导体器件的制造方法的一种流程图。

本发明实施例的半导体器件的制造方法，可以用于制造实施例一所述的半导体器件。具体地，该方法包括如下步骤：

步骤A1：提供包括P阱201的半导体衬底200，通过离子注入在P阱201内形成P型附加区2021，如图3A所示。

其中，该离子注入可以采用现有技术中用于形成N型漂移区的掩膜来实现，以降低成本。当然，该离子注入也可以采用额外的掩膜来实现，在此并不进行限定。

其中，所注入的离子为P型离子，例如硼(B)或其他合适的P型离子。

示例性地，该步骤采用现有技术中用于形成N型漂移区的掩膜来实现，具体地，步骤A1包括如下步骤：

步骤A11：在半导体衬底上形成用于形成N型漂移区的掩膜层300；

步骤A12：以预设倾角对P阱201进行P型离子注入以形成P型附加区2021，其中所述预设倾角为3～10度。

其中，该预设倾角用于保证形成的P型附加区2021相对于后续形成的N型漂移区202更加靠近后续形成的P型注入区203。

示例性地，在形成P型附加区2021的离子注入过程中，离子注入的能量为600KeV。

优选地，在形成P型附加区2021的离子注入过程中，离子注入的倾角为7度。

在本实施例中，如图3A所示，该半导体衬底200还可以包括位于N型漂移区202内的浅沟槽隔离2002以及位于半导体衬底200内且位于P阱201下方的嵌入式绝缘层2001，此处并不进行限定。

步骤A2：通过离子注入在P阱201内形成N型漂移区(NDRF)202，其中N型漂移区202的靠近拟形成的P型注入区的一侧与P型附加区2021相交叠，如图3B所示。

其中，形成N型漂移区202的方法可以为单次离子注入或多次离子注入，所注入的离子为N型离子，例如磷(P)。

其中，本步骤的离子注入可以与步骤A1的离子注入采用相同的掩膜来实现。

示例性地，N型漂移区202通过使用同一掩膜层的连续的三次离子注入实现，其中第一次离子注入的能量为600KeV，第二次离子注入的能量为280KeV，第三次离子注入的能量为30KeV，并且该三次离子注入的倾角均为0度。其中，倾角指离子注入方向与半导体衬底200的法向的夹角。优选地，本步骤所采用的掩膜层仍为步骤A1中形成的掩膜层300。

在本发明的优选实施例中，步骤A1和步骤A2的离子注入过程采用相同的掩膜，两个步骤通过分别调节离子注入的倾角来保证P型注入区203和N型漂移区的位置。本优选方案为本实施例的半导体器件的制造方法的一个创新之处，相对于两个步骤分别采用不同的掩膜的方法，本方案可以降低额外增加掩膜的成本，并且可以提高生产效率。

步骤A3：通过离子注入在P阱201内形成与N型漂移区202并列设置的P型注入区203，其中P型附加区2021的靠近P型注入区203的一侧到P型注入区203的距离小于N型漂移区202的靠近P型注入区203的一侧到P型注入区203的距离，如图3C所示。

示例性地，步骤A3包括：

步骤A31：在半导体衬底200上形成掩膜层600；

步骤A32：对P阱201进行P型离子注入，以形成P型注入区203。示例性地，所注入的离子为硼(B)。

在本实施例中，在形成P型注入区203之后，还可以包括对器件进行退火的步骤。其中，退火可以使P型注入区203等区域内的离子分布更加均匀，从而提高器件性能。

步骤A4：在半导体衬底200上形成位于N型漂移区202和P型注入区203的上方的栅极结构204，如图3D所示。

其中，栅极结构204可以包括栅极绝缘层、栅极以及栅极侧壁等，形成栅极结构204的方法可以采用现有的各种可行的方法，在此并不进行限定。

至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。在本实施例中，在步骤A1至A4之后以及各步骤之间还可以包括其他各种可行的步骤，在此并不进行限定。

在本实施例中，P型附加区2021与P型注入区203的掺杂离子可以相同也可以不相同，但须保证掺杂离子均为P型离子。示例性地，P型附加区2021与P型注入区203的掺杂离子相同，并且二者的掺杂浓度相同，以保证更好的技术效果。

本发明实施例的半导体器件的制造方法所制得的半导体器件，由于包括P型附加区2021，在半导体器件处于工作状态时，P型附加区2021将在电压的作用下与P型注入区203形成接触，从而使P型注入区203通过P型附加区2021与N型漂移区相连，形成均匀且连续的P阱，因此可以让电场均匀分布，防止尖端放电现象的发生，并且可以在提高崩溃电压的同时，增加安全操作电压范围(SOA)。

简言之，本发明实施例的半导体器件的制造方法所制得的半导体器件，由于包括P型附加区，因此相对于现有技术具有更高的崩溃电压和稳定性。

其中，图4示出了本发明实施例的半导体器件的制造方法的一种流程图，用于简要示出该半导体器件的制造方法的典型流程。该方法包括：

实施例三

本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为实施例一所述的半导体器件、或根据实施例二所述的方法制得的半导体器件。该电子组件，可以为分立器件、集成电路等任何电子组件。

示例性地，所述半导体器件包括半导体衬底、位于所述半导体衬底内的P阱、并列设置于所述P阱内的N型漂移区与P型注入区以及位于所述半导体衬底上且位于所述N型漂移区与所述P型注入区的上方的栅极结构，还包括位于所述P阱内且与所述N型漂移区的靠近所述P型注入区的一侧相交叠的P型附加区，其中所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离小于所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP、服务器、交换机、路由器等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。

本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底内的P阱、并列设置于所述P阱内的N型漂移区与P型注入区以及位于所述半导体衬底上且位于所述N型漂移区与所述P型注入区的上方的栅极结构，还包括位于所述P阱内且与所述N型漂移区的靠近所述P型注入区的一侧相交叠的P型附加区，其中所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离小于所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离。

2.如权利要求1所述的半导体器件，其特征在于，所述P型附加区与所述P型注入区的掺杂离子相同，和/或，所述P型附加区与所述P型注入区的掺杂浓度相同。

3.如权利要求1所述的半导体器件，其特征在于，形成所述P型附加区的离子注入过程与形成所述N型漂移区的离子注入过程采用同一掩膜进行，其中，在形成所述P型附加区的过程中，离子注入的能量为600KeV，离子注入的倾角为3～10度。

4.如权利要求1所述的半导体器件，其特征在于，所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离为0.3um，所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离为0.1～0.15um。

5.一种半导体器件的制造方法，其特征在于，所述方法包括：

6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤S101中的离子注入与所述步骤S102中的离子注入采用同一掩膜实现，其中，所述步骤S101中的离子注入的倾角为3～10度，所述步骤S102中的离子注入的倾角为0度。

7.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤S101包括：

步骤S1011：在所述半导体衬底上形成用于形成掩膜层；

8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S1012中，所述预设倾角为7度。

9.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S1012中，离子注入的能量为600KeV。

10.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，利用所述掩膜层对所述P阱连续进行三次的离子注入，其中，第一次离子注入的能量为600KeV，第二次离子注入的能量为280KeV，第三次离子注入的能量为30KeV，并且三次离子注入的倾角均为0度。

11.如权利要求5所述的半导体器件的制造方法，其特征在于，所述P型附加区与所述P型注入区的掺杂离子相同，和/或，所述P型附加区与所述P型注入区的掺杂浓度相同。

12.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的P阱、并列设置于所述P阱内的N型漂移区与P型注入区以及位于所述半导体衬底上且位于所述N型漂移区与所述P型注入区的上方的栅极结构，还包括位于所述P阱内且与所述N型漂移区的靠近所述P型注入区的一侧相交叠的P型附加区，其中所述P型附加区的靠近所述P型注入区的一侧到所述P型注入区的距离小于所述N型漂移区的靠近所述P型注入区的一侧到所述P型注入区的距离。