CN105448983A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

Info

Publication number
CN105448983A
CN105448983A CN201410369929.1A CN201410369929A CN105448983A CN 105448983 A CN105448983 A CN 105448983A CN 201410369929 A CN201410369929 A CN 201410369929A CN 105448983 A CN105448983 A CN 105448983A
Authority
CN
China
Prior art keywords
type drift
drift region
semiconductor device
well region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410369929.1A
Other languages
English (en)
Other versions
CN105448983B (zh
Inventor
方磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410369929.1A priority Critical patent/CN105448983B/zh
Priority to US14/788,009 priority patent/US9590043B2/en
Publication of CN105448983A publication Critical patent/CN105448983A/zh
Priority to US15/412,860 priority patent/US20170133467A1/en
Application granted granted Critical
Publication of CN105448983B publication Critical patent/CN105448983B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括半导体衬底及位于半导体衬底内的P阱与N型漂移区，其中P阱包括下部阱区和位于下部阱区上的上部阱区，下部阱区的靠近N型漂移区的表面到N型漂移区的距离大于上部阱区的靠近N型漂移区的表面到N型漂移区的距离。该半导体器件由于下部阱区的靠近N型漂移区的表面到N型漂移区的距离大于上部阱区的靠近N型漂移区的表面到N型漂移区的距离，因此可以同时具有较高的击穿电压和较好的性能。本发明的半导体器件的制造方法用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置使用了上述的半导体器件，因而同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，LDMOS(LaterallyDiffusedMetalOxideSemiconductor；横向扩散金属氧化物半导体)作为功率器件的重要组成部件之一，具有广阔的应用前景。
然而，随着大功率器件的发展，LDMOS往往难以同时满足对击穿电压(breakdownvoltage；BV)和性能(performance)的需要，因此在实际应用中通常需要平衡LDMOS的击穿电压与性能。
传统的LDMOS的结构如图1所示，包括半导体衬底100、位于半导体衬底100内的P阱101和N型漂移区(N-draindriftregion；NDRF)102、位于P阱内的源极103、位于N型漂移区内的漏极104、位于半导体衬底100上的栅极105以及位于P阱内的体电极106。其中，P阱101包括下部阱区1011和位于下部阱区1011上的上部阱区1012。其中，下部阱区1011的右侧到N型漂移区左侧的距离与上部阱区1012的右侧到N型漂移区的左侧的距离大致相同。
在现有技术中，采用低能N型离子注入形成N型漏极漂移区102，采用P型离子注入形成P阱101。并且，用于形成N型漂移区102和P阱101的离子注入均为垂直离子注入，即，离子注入方向垂直于半导体衬底的上表面。
其中，在形成P阱101时，通常采用高能离子注入形成下部阱区1011，而采用低能离子注入形成上部阱区1012，两次离子注入采用相同的掩膜。由于两次离子注入采用相同的掩膜，因此下部阱区1011的右侧到N型漂移区左侧的距离与上部阱区1012的右侧到N型漂移区的左侧的距离大致相同。
通常而言，上部阱区1012越靠近N型漂移区102，则LDMOS的饱和漏电流(IdSat)越大，即，LDMOS的性能越好。下部阱区1011越靠近N型漂移区102，LDMOS的击穿电压(BV)越小。由于在现有的LDMOS中下部阱区1011的右侧到N型漂移区左侧的距离与上部阱区1012的右侧到N型漂移区的左侧的距离大致相同，因此，往往难以实现在改善击穿电压的情况下保持LDMOS的性能不变，或，在改善LDMOS的性能的同时保持击穿电压不变。
由此可见，现有技术中的LDMOS难以同时满足对击穿电压和性能的要求。也就是说，现有技术中并不存在一种结构的LDMOS可以同时既具有较高的击穿电压又具有较好的性能。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，该半导体器件可以在具有较高的击穿电压的同时具有较好的性能。
本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底内的P阱与N型漂移区，其中所述P阱包括下部阱区和位于所述下部阱区之上的上部阱区，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离。
可选地，所述下部阱区的靠近所述N型漂移区的表面为斜面，且所述表面的上端到所述N型漂移区的距离小于其下端到所述N型漂移区的距离。
可选地，所述下部阱区通过注入角度为锐角的离子注入工艺形成。
可选地，所述半导体器件还包括位于所述P阱内的源极、位于所述N型漂移区内的漏极以及位于所述半导体衬底之上的栅极结构。
可选地，所述半导体器件还包括位于所述P阱内的体电极(206)。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括在半导体衬底上形成N型漂移区和P阱的步骤，其中形成所述P阱的步骤包括：
步骤S101：在所述半导体衬底上形成用于制作P阱的掩膜层，对所述半导体衬底进行注入角度为锐角的第一次离子注入以形成下部阱区；
步骤S102：对所述半导体衬底进行注入角度为0度的第二次离子注入以形成位于所述下部阱区之上的上部阱区，其中所述上部阱区与所述下部阱区构成所述P阱，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离；
步骤S103：去除所述掩膜层。
可选地，在所述步骤S101中，所述下部阱区的靠近所述N型漂移区的表面为斜面，且所述表面的上端到所述N型漂移区的距离小于其下端到所述N型漂移区的距离。
可选地，在所述步骤S101中，所述第一次离子注入的能量为480-1000Kev，剂量为1e12-5e12/cm3。
可选地，在所述步骤S101中，所述第一次离子注入所采用的离子包括硼，所述注入角度为5-45度。
可选地，在所述步骤S102中，所述第二次离子注入的能量为0-480Kev，剂量大于3e12/cm3。
可选地，在所述步骤S102中，所述第二次离子注入所采用的离子包括硼。
可选地，所述方法还包括如下步骤：形成位于所述P阱内的源极、位于所述N型漂移区内的漏极以及位于所述半导体衬底之上的栅极结构。
本发明实施例三提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底以及位于所述半导体衬底内的P阱与N型漂移区，其中所述P阱包括下部阱区和位于所述下部阱区之上的上部阱区，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离。
本发明的半导体器件，由于P阱的下部阱区的靠近N型漂移区的表面到N型漂移区的距离大于上部阱区的靠近N型漂移区的表面到N型漂移区的距离，因此可以保证半导体器件同时具有较高的击穿电压和较好的性能。本发明的半导体器件的制造方法，用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置使用了上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的一种LDMOS的结构的剖视图；
图2为本发明实施例一的半导体器件的一种剖视图；
图3A至图3D为本发明实施例二的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明实施例二的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件，该半导体器件可以为LDMOS，也可以为包括LDMOS的其他器件。其中，图2示出了本发明实施例的半导体器件的结构。
如图2所示，本发明实施例的半导体器件包括半导体衬底200、位于半导体衬底200内的P阱201与N型漂移区202、位于P阱201内的源极203、位于N型漂移区202内的漏极204以及位于半导体衬底200之上的栅极结构205。其中，P阱201包括下部阱区2011和位于所述下部阱区2011之上的作为沟道的上部阱区2012。其中，下部阱区2011的靠近N型漂移区的表面到N型漂移区202的距离大于上部阱区2012的靠近N型漂移区的表面到N型漂移区202的距离。
在半导体器件中，下部阱区2011主要影响击穿电压(BV)，上部阱区2012主要影响器件性能。并且，N型漂移区与下部阱区2011之间的距离越大，BV越大。
在本实施例中，由于P阱201的下部阱区2011的右侧表面到N型漂移区202的距离大于上部阱区2012的右侧表面到N型漂移区202的距离，因此可以保证该半导体器件与现有技术相比，在具有相同的饱和漏电流的情况下具有更高的击穿电压。
在一个实例中，下部阱区2011的靠近N型漂移区的表面为斜面，且该斜面的上端到N型漂移区202的距离小于该斜面的下端到N型漂移区202的距离，如图2所示。其中，斜面是指非垂直于半导体衬底200的上表面的面。该斜面可以为平面，也可以为弧面。此外，下部阱区2011的靠近N型漂移区的表面也可以为垂直于半导体衬底200的上表面的平面，在此并不进行限定。当下部阱区2011的靠近N型漂移区的表面为斜面时，可以进一步保证半导体器件在具有相同的饱和漏电流的情况下具有更高的击穿电压。
在本实施例中，采用高能离子注入形成下部阱区2011，采用低能离子注入形成上部阱区2012，两次离子注入通常采用相同的掩膜。为保证下部阱区2011的靠近N型漂移区的表面为斜面，可以在采用高能离子注入形成下部阱区2011的过程中使得离子注入的注入角度为锐角。其中，注入角度是指离子注入方向与垂直于半导体衬底200的上表面的方向所成的夹角。显然，现有技术中的注入角度为0度。在本实施例中，注入角度的范围可以为5-45度。进一步地，注入角度可以为15度或30度。
在本实施例中，栅极结构205包括栅极介电层以及位于栅极介电层之上的栅极。本实施例的半导体器件还可以包括位于栅极结构205两侧的栅极侧壁。
该半导体器件还包括位于P阱201内的体电极206，如图2所示。该半导体器件还可以包括位于P阱201以及N型漂移区202内的浅沟槽隔离(STI)。其中，体电极206与源极203之间被浅沟槽隔离相隔离。
在本实施例中，半导体衬底200可以为单晶硅衬底、SOI衬底或其他合适的衬底。浅沟槽隔离的材料可以为氧化硅或其他合适的材料。栅极的材料可以为多晶硅或金属。栅极介电层以及栅极侧壁可以采用现有技术中的各种可行的材料，例如氧化硅等。
在本实施例中，由于P阱201的下部阱区2011的靠近N型漂移区的表面到N型漂移区202的距离大于上部阱区2012的靠近N型漂移区的表面到N型漂移区202的距离，因此可以保证本实施例的半导体器件与现有技术中的半导体器件相比，在具有相同的饱和漏电流的情况下具有更高的击穿电压。也就是说，本实施例的半导体器件，可以同时具有较高的击穿电压和较好的性能。
实施例二
本发明实施例的半导体器件的制造方法，用于制造实施例一所述的半导体器件。其中，该半导体器件可以为LDMOS，也可以为包括该LDMOS的其他器件。
下面，参照图3A至图3D和图4来描述本发明实施例提出的半导体器件的制造方法。其中，图3A至图3D为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的半导体器件的制造方法的一种流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：在半导体衬底200上形成用于制作P阱的掩膜层300，对所述半导体衬底200进行第一次离子注入以形成P阱的下部阱区2011，其中第一次离子注入的注入角度为锐角，如图3A所示。
其中，注入角度指离子注入方向与垂直于半导体衬底200的上表面的方向所成的夹角。
在本实施例中，使注入角度为锐角可以使得下部阱区2011的靠近N型漂移区的表面为斜面，且其上端到N型漂移区的距离小于下端到N型漂移区的距离。
示例性地，所述第一次离子注入所采用的离子为硼(B)，具体工艺条件如下：能量为480-1000Kev，剂量为1e12-5e12/cm3。其中，注入角度可以为5-45度。进一步地，注入角度可以为15度或30度。
步骤A2：对所述半导体衬底200进行第二次离子注入以形成P阱的上部阱区2012，其中第二次离子注入的注入角度为0度，并且所述上部阱区2012与所述下部阱区2011构成P阱201，如图3B所示。
由于第二次离子注入与第一次离子注入采用相同的掩膜层300，第一次离子注入的注入角度为锐角，第二次离子注入的注入角度为0度，因此，可以保证下部阱区2011的靠近N型漂移区的表面到N型漂移区202的距离大于上部阱区2012的靠近N型漂移区的表面到N型漂移区202的距离。
示例性地，所述第二次离子注入所采用的离子也为硼(B)，具体工艺条件如下：能量为0-480Kev，剂量大于3e12/cm3。
步骤A3：去除掩膜层300，形成位于半导体衬底200内的N型漂移区202，如图3C所示。
其中，形成N型漂移区202的方法可以采用各种可行的方法，在此并不进行限定。
由图3C可知，P阱201的下部阱区2011的靠近N型漂移区的表面到N型漂移区202的距离大于上部阱区2012的靠近N型漂移区的表面到N型漂移区202的距离。
步骤A4：形成位于P阱201内的源极203、位于N型漂移区202内的漏极204以及位于半导体衬底200之上的栅极结构205，如图3D所示。
在本步骤中，还可以形成位于P阱201内的体电极206，如图3D所示。
其中，形成源极203、漏极204、栅极结构205以及体电极206的方法，可以采用各种可行的方法，在此并不进行限定。
至此，完成了本发明实施例的半导体器件的制造方法的一种示例性方法的介绍。本领域的技术人员还可以根据需要对上述方法进行变形，例如，将形成N型漂移区202的步骤(步骤A3)置于形成P阱201的步骤(即步骤A1和步骤A2)之前，在此并不进行限定。
本发明实施例的核心在于通过步骤A1和步骤A2所述的两次离子注入工艺完成P阱201的制造，使得P阱201的下部阱区2011的靠近N型漂移区的表面到N型漂移区202的距离大于上部阱区2012的靠近N型漂移区的表面到N型漂移区202的距离。这一结构可以保证本实施例的半导体器件与现有技术中的半导体器件相比，在具有相同的饱和漏电流的情况下具有更高的击穿电压。也就是说，根据本实施例的半导体器件的制造方法所制造的半导体器件，可以同时具有较高的击穿电压和较好的性能。
在一组仿真对比实验中，发明人选择了第一次离子注入的注入角度分别为0度、15度和30度的三种情况进行实验，相关实验数据和结果如下表所示：
注入角度(度) 饱和漏电流(I) 击穿电压(V)
0 3.70E-04 31.73
15 3.86E-04 32.26
30 3.90E-04 31.73
在该仿真实验中，将注入角度为0度的情况作为参照，可以发现，当注入角度为15度时，饱和漏电流和击穿电压均大于注入角度为0度的情况；当注入角度为30度时，击穿电压与注入角度为0度时相同，但饱和漏电流增大。也就是说，当注入角度为锐角时，可以同时改善半导体器件(指LDMOS器件)的击穿电压和性能。
本发明实施例的半导体器件的制造方法，在形成P阱的工艺中，通过注入角度为锐角的第一次离子注入形成P阱的下部阱区，通过注入角度为0度的第二次离子注入形成P阱的上部阱区，保证了P阱的下部阱区的靠近N型漂移区的表面到N型漂移区的距离大于上部阱区的靠近N型漂移区的表面到N型漂移区的距离，可以保证制得的半导体器件同时具有较高的击穿电压和较好的性能。
图4示出了本发明实施例的半导体器件的制造方法的一种流程图，用于简要示出上述方法的典型流程。具体包括：
步骤S101：在半导体衬底上形成用于制作P阱的掩膜层，对所述半导体衬底进行注入角度为锐角的第一次离子注入以形成下部阱区；
步骤S102：对所述半导体衬底进行注入角度为0度的第二次离子注入以形成位于所述下部阱区之上的上部阱区，其中所述上部阱区与所述下部阱区构成所述P阱，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离；
步骤S103：去除所述掩膜层。
实施例三
本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为实施例一所述的半导体器件，或根据实施例二所述的半导体器件的制造方法制造的半导体器件。该电子组件，可以为晶体管等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件，其特征在于，包括半导体衬底(200)以及位于所述半导体衬底内的P阱(201)与N型漂移区(202)，其中所述P阱包括下部阱区(2011)和位于所述下部阱区之上的上部阱区(2012)，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离。
2.如权利要求1所述的半导体器件，其特征在于，所述下部阱区的靠近所述N型漂移区的表面为斜面，且所述表面的上端到所述N型漂移区的距离小于其下端到所述N型漂移区的距离。
3.如权利要求1所述的半导体器件，其特征在于，所述下部阱区通过注入角度为锐角的离子注入工艺形成。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述P阱内的源极(203)、位于所述N型漂移区内的漏极(204)以及位于所述半导体衬底之上的栅极结构(205)。
5.如权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括位于所述P阱内的体电极(206)。
6.一种半导体器件的制造方法，其特征在于，所述方法包括在半导体衬底(200)上形成N型漂移区和P阱的步骤，其中形成所述P阱的步骤包括：
步骤S101：在所述半导体衬底上形成用于制作P阱的掩膜层(300)，对所述半导体衬底进行注入角度为锐角的第一次离子注入以形成下部阱区(2011)；
步骤S102：对所述半导体衬底进行注入角度为0度的第二次离子注入以形成位于所述下部阱区之上的上部阱区(2012)，其中所述上部阱区与所述下部阱区构成所述P阱(201)，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离；
步骤S103：去除所述掩膜层。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述下部阱区的靠近所述N型漂移区的表面为斜面，并且所述表面的上端到所述N型漂移区的距离小于其下端到所述N型漂移区的距离。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一次离子注入的能量为480-1000Kev，剂量为1e12-5e12/cm3。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一次离子注入所采用的离子包括硼，所述注入角度为5-45度。
10.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第二次离子注入的能量为0-480Kev，剂量大于3e12/cm3。
11.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第二次离子注入所采用的离子包括硼。
12.如权利要求6所述的半导体器件的制造方法，其特征在于，所述方法还包括如下步骤：形成位于所述P阱内的源极(203)、位于所述N型漂移区内的漏极(204)以及位于所述半导体衬底之上的栅极结构(205)。
13.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的P阱与N型漂移区，其中，所述P阱包括下部阱区和位于所述下部阱区之上的上部阱区，所述下部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离大于所述上部阱区的靠近所述N型漂移区的表面到所述N型漂移区的距离。
CN201410369929.1A 2014-07-30 2014-07-30 一种半导体器件及其制造方法和电子装置 Active CN105448983B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410369929.1A CN105448983B (zh) 2014-07-30 2014-07-30 一种半导体器件及其制造方法和电子装置
US14/788,009 US9590043B2 (en) 2014-07-30 2015-06-30 Semiconductor device and method of manufacturing the same
US15/412,860 US20170133467A1 (en) 2014-07-30 2017-01-23 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410369929.1A CN105448983B (zh) 2014-07-30 2014-07-30 一种半导体器件及其制造方法和电子装置

Publications (2)

Publication Number Publication Date
CN105448983A true CN105448983A (zh) 2016-03-30
CN105448983B CN105448983B (zh) 2020-07-07

Family

ID=55180893

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410369929.1A Active CN105448983B (zh) 2014-07-30 2014-07-30 一种半导体器件及其制造方法和电子装置

Country Status (2)

Country Link
US (2) US9590043B2 (zh)
CN (1) CN105448983B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346696A (zh) * 2017-01-22 2018-07-31 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其制造方法
CN113921607A (zh) * 2021-12-13 2022-01-11 晶芯成(北京)科技有限公司 一种阶梯沟槽横向绝缘栅双极型晶体管结构及制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645534B (zh) 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件
US10396159B2 (en) * 2017-10-30 2019-08-27 Avago Technologies International Sales Pte. Limited FinFET cascode laterally-diffused semiconductor device
CN109830538B (zh) * 2019-01-22 2022-08-16 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
US11404556B2 (en) * 2020-11-02 2022-08-02 Texas Instruments Incorporated FET using trench isolation as the gate dielectric
CN116031287B (zh) * 2023-03-30 2023-06-13 合肥新晶集成电路有限公司 半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050106791A1 (en) * 2003-11-13 2005-05-19 Budong You Lateral double-diffused MOSFET
CN101572271A (zh) * 2008-04-30 2009-11-04 万国半导体股份有限公司 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法
US20110070709A1 (en) * 2009-09-18 2011-03-24 Vanguard International Semiconductor Corporation Method for forming semiconductor structure
CN102097327A (zh) * 2009-12-02 2011-06-15 万国半导体股份有限公司 双通道沟槽ldmos晶体管和bcd工艺

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4682405A (en) * 1985-07-22 1987-07-28 Siliconix Incorporated Methods for forming lateral and vertical DMOS transistors
US6897525B1 (en) 1998-11-26 2005-05-24 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US6486034B1 (en) 2001-07-20 2002-11-26 Taiwan Semiconductor Manufacturing Company Method of forming LDMOS device with double N-layering
US8004038B2 (en) * 2006-05-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Suppression of hot-carrier effects using double well for thin gate oxide LDMOS embedded in HV process
US7601569B2 (en) * 2007-06-12 2009-10-13 International Business Machines Corporation Partially depleted SOI field effect transistor having a metallized source side halo region
US8264038B2 (en) 2008-08-07 2012-09-11 Texas Instruments Incorporated Buried floating layer structure for improved breakdown
DE102009051745B4 (de) * 2009-11-03 2017-09-21 Austriamicrosystems Ag Hochvolt-Transistor mit Mehrfach-Dielektrikum und Herstellungsverfahren
US20110241112A1 (en) * 2010-03-31 2011-10-06 Zuniga Marco A LDMOS Device with P-Body for Reduced Capacitance
US8575692B2 (en) * 2011-02-11 2013-11-05 Freescale Semiconductor, Inc. Near zero channel length field drift LDMOS
JP5651232B2 (ja) * 2011-03-09 2015-01-07 旭化成エレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050106791A1 (en) * 2003-11-13 2005-05-19 Budong You Lateral double-diffused MOSFET
CN101572271A (zh) * 2008-04-30 2009-11-04 万国半导体股份有限公司 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法
US20110070709A1 (en) * 2009-09-18 2011-03-24 Vanguard International Semiconductor Corporation Method for forming semiconductor structure
CN102097327A (zh) * 2009-12-02 2011-06-15 万国半导体股份有限公司 双通道沟槽ldmos晶体管和bcd工艺

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346696A (zh) * 2017-01-22 2018-07-31 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其制造方法
CN113921607A (zh) * 2021-12-13 2022-01-11 晶芯成(北京)科技有限公司 一种阶梯沟槽横向绝缘栅双极型晶体管结构及制造方法

Also Published As

Publication number Publication date
CN105448983B (zh) 2020-07-07
US20160035884A1 (en) 2016-02-04
US9590043B2 (en) 2017-03-07
US20170133467A1 (en) 2017-05-11

Similar Documents

Publication Publication Date Title
CN105448983A (zh) 一种半导体器件及其制造方法和电子装置
CN105206665A (zh) 一种半导体器件及其制造方法和电子装置
CN104752423A (zh) 一种半导体器件及其制造方法和电子装置
CN105097914A (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN105845727B (zh) 一种高耐压半导体器件及其制造方法
CN105514102A (zh) 一种版图结构、半导体器件和电子装置
CN103915497A (zh) 半导体器件及其制造方法
CN104576732B (zh) 一种寄生FinFET的横向双扩散半导体器件
CN105097954A (zh) 一种半导体器件的制造方法和电子装置
CN106601688A (zh) 一种半导体器件及其制备方法、电子装置
CN105206675A (zh) Nldmos器件及其制造方法
CN104576924A (zh) 一种半导体器件及其制造方法和电子装置
US8049273B2 (en) Semiconductor device for improving the peak induced voltage in switching converter
CN105449003A (zh) 一种半导体器件及其制造方法和电子装置
CN106601686B (zh) 一种半导体器件及其制备方法、电子装置
Zhang et al. A novel 3-D analytical method for curvature effect-induced electric field crowding in SOI lateral power device
CN105789303A (zh) 一种半导体器件及其制造方法和电子装置
CN105990430A (zh) 一种半导体器件及其制备方法、电子装置
CN104810370A (zh) 一种半导体器件及其制造方法和电子装置
CN102214681B (zh) 半导体结构及其形成方法
CN105990151A (zh) 一种半导体器件及其制备方法、电子装置
CN104681439A (zh) 一种半导体器件及其制造方法和电子装置
CN105575902A (zh) 一种半导体器件及其制造方法、电子装置
CN106601620B (zh) 一种半导体器件及其制备方法、电子装置
CN204632765U (zh) 一种非对称超结mosfet结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant