JP2006005175A - Ｓｏｉトレンチ横型ｉｇｂｔ - Google Patents

Abstract

【課題】ＩＧＢＴにおいて、高耐圧で、大電流での駆動を可能とし、ラッチアップ耐量を高くし、単位面積あたりのオン抵抗を低くすること。
【解決手段】ｎ⁺エミッタ領域６ａとｐ⁺コレクタ領域１２ａとの間のウェハ全面にトレンチ１６ａ，１６ｂを形成し、その中をトレンチ埋め込み絶縁膜１７で埋めることによって、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くする。トレンチ埋め込み絶縁膜１７内に、エミッタ側フィールドプレート１５を埋め込み、トレンチ埋め込み絶縁膜１７のエミッタ側に生じる横電界を遮蔽することによって、ｎ^-ドリフト領域３ａとｐベース領域４ａとのＰＮ接合で発生する電界を緩和する。
【選択図】 図１

Description

この発明は、単位面積あたりのオン抵抗が低く、かつ高い短絡耐量を有する横型のＭＯＳ（金属−酸化膜−半導体）トランジスタとバイポーラトランジスタを融合したパワーデバイスの一つである横型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に関する。

ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスは、ＭＯＳ素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。

デバイスの構造には、基板表面上にゲート絶縁膜を介してゲート電極を有するプレーナゲート型と、基板に形成されたトレンチ内にゲート電極を埋め込んだトレンチゲート型がある。トレンチゲート型のデバイス構造には、チャネルの高密度化が可能である、寄生サイリスタが動作しにくいなどの優れた特徴がある。

以下に、従来のＩＧＢＴの構成について説明する。なお、本明細書および添付図面において、ｎまたはｐを冠記した半導体は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎ⁺やｎ^-などのように、ｎやｐに付す⁺または^-は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高不純物濃度または比較的低不純物濃度であることを表す。

図４９は、従来の厚膜ＳＯＩ基板を用いて作製されたＩＧＢＴの断面構成を示す図である。図４９に示すように、ＳＯＩ基板は、支持基板１０１上に絶縁層１０２を介して活性層となる抵抗率の高いｎ^-ドリフト領域１０３を積層した構成となっている。ドリフト領域１０３の表面層の一部に、ｐベース領域１０４が設けられている。

ベース領域１０４の表面層の一部には、ｎ⁺エミッタ領域１０６と、これに接するｐ⁺低抵抗領域１０５が設けられている。この低抵抗領域１０５の一部は、エミッタ領域１０６の下の部分を占めている。

また、ドリフト領域１０３の表面層の一部に、ｎバッファ領域１１１が、ベース領域１０４から離れて設けられている。バッファ領域１１１の抵抗率は、ドリフト領域１０３よりも低い。このバッファ領域１１１の表面層の一部には、ｐ⁺コレクタ領域１１２が設けられている。

エミッタ電極１０７は、低抵抗領域１０５とエミッタ領域１０６の両方に接触する。ドリフト領域１０３とエミッタ領域１０６で挟まれるベース領域１０４の表面上には、絶縁膜１０９を介してゲート電極１０８が設けられている。コレクタ領域１１２には、コレクタ電極１１０が接触している。

図４９に示す構成のＩＧＢＴでは、コレクタ領域１１２と、バッファ領域１１１およびドリフト領域１０３よりなるｎ領域と、ベース領域１０４および低抵抗領域１０５よりなるｐ領域とにより、ＰＮＰバイポーラトランジスタが構成されている。また、エミッタ領域１０６とベース領域１０４とドリフト領域１０３とにより、ＮＰＮバイポーラトランジスタが構成されている。

そして、これらＰＮＰバイポーラトランジスタとＮＰＮバイポーラトランジスタとにより、寄生サイリスタが構成されていることになる。この寄生サイリスタによるラッチアップを避けるため、オン電流の上限が設定される。オン電流の上限値を高くするには、前記ＮＰＮバイポーラトランジスタが作動しないようにすればよい。

そのためには、チャネル端側からエミッタ領域１０６の下を通って低抵抗領域１０５に至る電流経路の抵抗を低く抑える必要がある。これに関して、イオン注入により前記電流経路の抵抗を下げる方法が公知である。また、低抵抗領域１０５を形成する際にマスク整合により不確定さを除去し、前記電流経路の長さを最小限にし、ゲート電極と自己整合をとることができるトレンチエミッタ電極を形成する方法が公知である。

さらに、素子がオン状態のときに、コレクタ領域１１２からドリフト領域１０３に流れ込むキャリアの一部を、前記電流経路を通さずに低抵抗領域１０５に到達させる構造が公知である。また、図４９に示す構成のＩＧＢＴでは、電界は、ドリフト領域１０３とベース領域１０４のウェハ表面付近の界面、およびドリフト領域１０３とバッファ領域１１１のウェハ表面付近の界面に集中する。

この電界の集中を緩和するため、フィールドプレートとして、エミッタ電極１０７およびコレクタ電極１１０を、絶縁膜１０９を介して前記界面をオーバラップするように延ばすことがある。より一層、高い耐圧を必要とする場合や、ドリフト領域の上に電源ライン等の配線がある場合の構造として、ウェハ表面のドリフト領域の上面またはドリフト領域の内部に、容量結合型のフィールドプレートを設けたものが公知である。

以上のような従来のＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスでは、ウェハ表面方向で電圧を担持するため、単位デバイスの寸法は設計耐圧値に比例して大きくなる。そのため、高耐圧で大電流用途のデバイスでは、チップ面積が大きくなるという欠点がある。

そこで、横型ＭＯＳトランジスタにおいて、ウェハ表面に占めるドリフト領域の面積を減らすために、ドリフト領域にトレンチを形成し、そのトレンチを、シリコンに比べて破壊電界の大きいシリコン酸化膜で埋める構成が提案されている（例えば、特許文献１参照。）。この提案によれば、図５０に示すように、実効的なドリフト長Ｌ_effは、チャネルが形成されるｐウェル領域２０４と、ドリフト領域となるｎウェル領域２０３との境界から、トレンチ内の埋め込み酸化膜２１７までの距離Ｌ_pと、トレンチ深さＬ_Tと、トレンチ幅Ｌ_Bと、トレンチ深さＬ_Tを足した長さになる。

一方、ウェハ表面上でのｐウェル領域２０４とｎウェル領域２０３との境界からドレイン領域２１２までの距離Ｌ_Dは、Ｌ_pとＬ_Bを足した長さである。従って、Ｌ_effは、埋め込み酸化膜２１７が設けられていない場合よりも長くなるので、デバイスのオン抵抗Ｒ_onＡが低減する。換言すれば、従来と同等の耐圧とオン電流を有し、かつ従来よりもデバイスピッチの小さい横型デバイスが得られる。

また、ＳＯＩ（シリコン・オン・インシュレーター）構造を有する横型ＩＧＢＴにおいて、ｎ型活性層にトレンチを形成するとともに、そのトレンチの下に部分的に高濃度のｎ型バイパス層を設ける構成が提案されている（例えば、特許文献２参照。）。この提案によれば、ソース電極に流れ込むホール電流がトレンチによって低減するとともに、電子電流がバイパス層を通って流れるので、ソース側の電子電流の蓄積が増え、オン電圧が低下する。

特開平８−９７４１１号公報 特開平８−８８３５７号公報（図１〜図８）

しかしながら、上記特許文献２に開示された構成のＩＧＢＴでは、次のような種々の問題点がある。すなわち、例えばＳＯＩ構造を張り合わせウェハで実現する場合に、バイパス層がトレンチの真下に位置するように、２枚のウェハをμｍオーダーの位置合わせ精度で張り合わせる必要があり、製造上、好ましくない。また、特許文献２の図２または図３に示されたレイアウトでは、耐圧がウェハ表面におけるｎ型活性層の長さで決まってしまうので、デバイスのセルピッチを短縮することはできない。従って、単位面積あたりのオン抵抗を低くすることができない。

また、特許文献２の図４に示されたレイアウトで、かつ図８に示された断面構成を有する場合、トレンチの周囲に低抵抗領域が存在するため、耐圧は、トレンチを除くウェハ表面におけるｎ型活性層の長さで決まる。従って、デバイスのセルピッチを短縮することができず、単位面積あたりのオン抵抗を低くすることができない。

また、特許文献２の図４に示されたレイアウトで、かつ図６に示された断面構成を有するデバイスでは、ホールの通路がトレンチ１７の下には形成されていないため、ゲート側の電導度変調がなくなりＩＧＢＴの利点が損なわれる。また、ゲート側の導電度変調を保つために、当該公報の図２に示されたレイアウトとすると、デバイスピッチが表面ドリフト領域３の長さで決まるためピッチを短くすることはできない。

さらに、特許文献２の図５に示された断面構成では、トレンチ底とバイパス層との間の活性層の距離がイオン注入エネルギーで決まるため、その部分を厚くすることができず、耐圧とのトレードオフが制限されてしまう。

この発明は、上述した従来技術による問題点を解消するため、高耐圧で、大電流での駆動が可能であり、かつラッチアップ耐量が高く、単位面積あたりのオン抵抗が低い横型のＩＧＢＴを提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた上段トレンチと、前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項２の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項３の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第３の半導体領域と前記第４の半導体領域との間に設けられた上段トレンチと、前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項４の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項５の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられた上段トレンチと、前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項６の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項７の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられた上段トレンチと、前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項８の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項９の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域から離れて設けられた上段トレンチと、前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項１０の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項１１の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域および前記第４の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項１２の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、請求項１，２，５，６，９，１０および１１のいずれか一つに記載の発明において、前記ゲート絶縁膜、前記ゲート電極、前記第３の半導体領域、前記低抵抗領域、前記エミッタ領域および前記高電導度領域は、前記トレンチ埋め込み絶縁膜に対して同じ側に複数ずつ設けられており、隣り合う前記エミッタ領域および前記高電導度領域は、前記エミッタ電極により互いに電気的に接続されていることを特徴とする。

請求項１３の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、請求項３，４，７および８のいずれか一つに記載の発明において、前記ゲートトレンチ、前記ゲート絶縁膜、前記ゲート電極、前記第３の半導体領域、前記低抵抗領域および前記エミッタ領域は、前記トレンチ埋め込み絶縁膜に対して同じ側に複数ずつ設けられており、隣り合う前記エミッタ領域および前記低抵抗領域は、前記エミッタ電極により互いに電気的に接続されていることを特徴とする。

請求項１４の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、請求項１〜１３のいずれか一つに記載の発明において、前記支持基板上の前記絶縁層と前記第１の半導体領域との間の前記半導体層は、金属汚染に対するゲッタリング効果を有することを特徴とする。

請求項１５の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項１６の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項１７の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項１８の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

請求項１９の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。

請求項２０の発明にかかるＳＯＩトレンチ横型ＩＧＢＴは、支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域および前記第４の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。

上記請求項１〜２０の発明によれば、耐圧を保持する部分がウェハ表面に対して垂直方向に設けられており、トレンチ埋め込み絶縁膜によりドリフト領域が折り曲げられてウェハ表面に引き出されているので、実効的なドリフト長が従来と同等の長さであっても、素子の所要表面積が激減する。従って、単位面積あたりのオン抵抗が低減する。

また、上記請求項１、２、３、４、９、１０、１５、１６および１９の発明によれば、コレクタ側導電領域がコレクタ電極と同電位であることにより、第４の半導体領域、すなわちトレンチ埋め込み絶縁膜に接するコレクタ側のドリフト領域の界面が空乏化しにくくなるので、電圧担持の役割を果たすことができる。

また、上記請求項１、２、３、４、５、６、７、８、１５、１６、１７および１８の発明によれば、エミッタ側導電領域およびトレンチ埋め込み絶縁膜により、トレンチ埋め込み絶縁膜のエミッタ側に生じる横電界が遮蔽され、第１の半導体領域と第３の半導体領域とにより形成されるＰＮ接合で発生する電界が緩和されるので、電気破壊が起こりにくくなる。また、エミッタ側導電領域がフローティング電位となることにより、エミッタ側導電領域をエミッタ電位にするよりも、素子のスイッチング速度が速くなる。これは、エミッタ側導電領域と第１の半導体領域との間のキャパシタが、ＩＧＢＴのコレクタ−エミッタ間容量に対して並列に接続された容量にならないからである。

ここで、エミッタ側導電領域と第１の半導体領域との間の電位差は、コレクタ側導電領域とエミッタ側導電領域との間のキャパシタンスと、エミッタ側導電領域と第１の半導体領域との間のキャパシタンスの静電結合によって決まる。エミッタ側導電領域と第１の半導体領域との間の絶縁膜の厚さ（図１参照、図１のＤ１）がコレクタ側導電領域とエミッタ側導電領域との間の絶縁膜の厚さ（図１参照、図１において２Ｄ２＋２Ｄ３）よりも極めて小さい場合には、エミッタ側導電領域の電位はグランド電位に近くなる。

また、上記請求項１２および１３の発明によれば、一つの第１の半導体領域よりなるドリフト領域に対して複数のチャネルが設けられるので、高い電流能力が得られる。

また、上記請求項１４の発明によれば、支持基板上に絶縁層を介して設けられる半導体層をイオン注入と熱拡散により形成することによって、その半導体層が金属汚染に対するゲッタ層となるので、金属汚染に対するゲッタリング効果が得られる。従って、ゲート絶縁膜の信頼性が向上する。

また、上記請求項１〜２０の発明によれば、支持基板上に絶縁層を介して設けられた半導体層が、その上の第１の半導体領域との界面およびその下の絶縁層との界面のそれぞれにおける欠陥の影響を抑えるとともに、支持基板からの空乏化効果を抑制する。従って、第１の半導体領域がバルク層であるように機能する。

さらに、この絶縁層上の半導体層のドーパント濃度が高いので、キャリアの寿命が短い。そのため、トレンチ埋め込み絶縁膜の底と絶縁層上の半導体層との間の距離に応じて、コレクタから注入されたキャリアがコントロールされ、素子の逆回復時間とオン抵抗とのバランスが保たれる。

本発明によれば、従来のＳＯＩ基板を用いた横型半導体装置と同等以上の耐圧と電流駆動能力を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いＩＧＢＴが得られるという効果を奏する。また、ＳＯＩ基板を用いることにより、容易にＣＭＯＳデバイスと集積することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかるＩＧＢＴの好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、実施の形態１のＩＧＢＴを示す断面図である。図１に示すように、ｎチャネルＩＧＢＴは、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、ｐ支持基板１ａの上に、酸化膜等からなる絶縁層２、ｎ⁺小数キャリア相殺層１３ａおよびｎ^-ドリフト領域３ａを、この順に積層した構成となっている。

ｎ^-ドリフト領域３ａの抵抗率は、ｎ⁺小数キャリア相殺層１３ａの抵抗率よりも高い。ｎ⁺小数キャリア相殺層１３ａは、金属イオン汚染に対するゲッタリング効果を有しており、ゲッタ層を兼ねている。ｎ^-ドリフト領域３ａは、第１の半導体領域に相当し、ｎ⁺小数キャリア相殺層１３ａは、支持基板上に絶縁層を介して設けられた半導体層に相当する。

ｎウェル領域３ｂは、ｎ^-ドリフト領域３ａの表面層の一部に設けらている。ｎウェル領域３ｂは、ｎ^-ドリフト領域３ａよりも高濃度にドープされており、ｎ^-ドリフト領域３ａよりも低い抵抗率を有する。そのため、後述するｐベース領域４ａとのＪＦＥＴ（接合形ＦＥＴ）効果によるｎウェル領域３ｂの抵抗の増大が抑制されている。

ｐベース領域４ａは、ｎ^-ドリフト領域３ａの表面層の一部に、ｎ^-ドリフト領域３ａとｎウェル領域３ｂに接して設けられている。ｎウェル領域３ｂおよびｐベース領域４ａは、それぞれ第２の半導体領域および第３の半導体領域に相当する。

ゲート電極８ａは、例えば導電性ポリシリコンでできており、ｐベース領域４ａの一部およびｎウェル領域３ｂの表面上にゲート絶縁膜９ａを介して設けられている。図では、ｎウェル領域３ｂの表面上には容量の低減を図るため厚い絶縁膜９ｂが形成され、その上にゲート電極８ａが設けられている。ゲート電極８ａは、ｎウェル領域３ｂとｎ⁺エミッタ領域６ａとの間のＰベース領域４ａの表面上に設けられればよく、ｎウェル領域３ｂの上に設けられなくともよい。ｎ⁺エミッタ領域６ａは、ｐベース領域４ａの一部に、ゲート電極８ａのｐベース領域側端部（図１では、ｎ⁺エミッタ領域６ａ上の端部）に整合するように設けられている。

チャネルは、ゲート電圧が閾値電圧を超えたときに、ｎ⁺エミッタ領域６ａとｎウェル領域３ｂとの間のｐベース領域４ａと、ゲート絶縁膜９ａとの界面に形成される。ｐベース領域４ａの一部には、ｎ⁺エミッタ領域６ａの下側を占めるように形成されたｐ⁺低抵抗領域５ａと、ｎ⁺エミッタ領域６ａに隣接するｐ⁺ベースコンタクト領域５ｂが設けられている。ｐ⁺低抵抗領域５ａは、本実施の形態のようにｎ⁺エミッタ領域６ａの下側を閾値に影響を及ぼさない範囲で占めるように形成されるのが望ましいが、ｎ⁺エミッタ領域６ａの下側の一部に形成されるものであっても構わない。

ゲート電極８ａのｐベース領域側端部の外側には、その端部に接して酸化膜や窒化膜からなるゲート側壁スペーサ領域１８が設けられている。ｐ⁺低抵抗領域５ａは、閾値に影響を及ぼさないようにするため、ゲート側壁スペーサ領域１８を利用して、チャネルが形成される領域に入らないように形成されている。ｐ⁺ベースコンタクト領域５ｂは、高電導度領域に相当する。

また、ｎバッファ領域１１ａが、ｎウェル領域３ｂおよびｐベース領域４ａから離れて、ｎ^-ドリフト領域３ａの表面層の一部に設けられている。ｎバッファ領域１１ａは、ｎ^-ドリフト領域３ａよりも高濃度にドープされており、ｎ^-ドリフト領域３ａよりも低い抵抗率を有する。

ｎバッファ領域１１ａは、第４の半導体領域に相当し、ｎ^-ドリフト領域３ａおよびｎウェル領域３ｂとともに、デバイスの耐圧を保持するドリフト領域となる。このように、本デバイスは、ｎバッファ領域１１ａを有するパンチスルー型のＩＧＢＴである。

ｐ⁺コレクタ領域１２ａは、ｎバッファ領域１１ａの一部に設けられており、ｎバッファ領域１１ａによりｎ^-ドリフト領域３ａから隔離されている。ｐ⁺コレクタ領域１２ａは、電導度変調のためのキャリア注入領域となる。ｎバッファ領域１１ａは、ｐ⁺コレクタ領域１２ａから注入される電導度変調キャリア量を制御し、素子オン抵抗とターンオフロスとのトレードオフ関係を生む。

ｎウェル領域３ｂおよびｐベース領域４ａとｎバッファ領域１１ａとの間には、上段トレンチ１６ａが、ＳＯＩ基板表面からｐベース領域４ａよりも深く、ｎ^-ドリフト領域３ａに達する位置まで形成されている。そして、上段トレンチ１６ａの底からは、上段トレンチ１６ａよりも幅の狭い下段トレンチ１６ｂが、さらに深い位置まで形成されている。

これら上段トレンチ１６ａおよび下段トレンチ１６ｂは、酸化膜等のトレンチ埋め込み絶縁膜１７により埋められている。トレンチ埋め込み絶縁膜１７は、上段トレンチ１６ａのエミッタ側側壁において、ｐベース領域４ａとｐ⁺ベースコンタクト領域５ｂに接している。

トレンチ埋め込み絶縁膜１７内の、上段トレンチ１６ａのエミッタ側側壁の近くには、電気的にフローティング状態の導電性ポリシリコン等よりなるエミッタ側フィールドプレート１５が埋め込まれている。エミッタ側フィールドプレート１５は、ｐベース領域４ａとｎ^-ドリフト領域３ａとから形成されるＰＮ接合面を挟んでその上下にわたって設けられればよい。エミッタ側フィールドプレート１５は、エミッタ側導電領域に相当する。

また、トレンチ埋め込み絶縁膜１７は、上段トレンチ１６ａのコレクタ側側壁において、ｎバッファ領域１１ａに接している。トレンチ埋め込み絶縁膜１７内の、上段トレンチ１６ａのコレクタ側側壁の近くには、導電性ポリシリコン等よりなるコレクタ側フィールドプレート１４が設けられている。コレクタ側フィールドプレート１４は、コレクタ側導電領域に相当し、内部配線または外部配線を介してコレクタ電極１０に電気的に接続され、コレクタ電極１０と同電位になる。

コレクタ側フィールドプレート１４は、上段トレンチ１６ａとｎ^-ドリフト領域３ａおよびｎバッファ領域１１ａとの界面の空乏化を防ぎ、デバイスの高耐圧化に貢献している。つまり、コレクタ側フィールドプレート１４が設けられていることによって、デバイスの高耐圧化が図られている。コレクタ側フィールドプレート１４は、ｎ^-ドリフト領域３ａおよびｎバッファ領域１１ａとの界面を挟んでその上下にわたって設けられればよい。

エミッタ電極７は、ｎ⁺エミッタ領域６ａとｐ⁺ベースコンタクト領域５ｂの両方に接触し、ｐ⁺ベースコンタクト領域５ｂとｎ⁺エミッタ領域６ａを短絡している。コレクタ電極１０は、ｐ⁺コレクタ領域１２ａに接触している。図１において、符号２０は、製造時に、ゲート絶縁膜９ａに対するプラズマエッチングダメージを低減するために設けられる酸化膜等の絶縁膜カバー層であり、符号２１は、層間絶縁膜である。

以上の構成においては、ゲート構造は、電導度変調キャリアを迂回させるバイパス構造となっている。すなわち、ｐ⁺コレクタ領域１２ａから注入されたキャリアの一部は、ｐベース領域４ａとｎ^-ドリフト領域３ａとの界面、ｐベース領域４ａおよびｐ⁺ベースコンタクト領域５ｂを通って、エミッタ電極７に到達する。

ｐ⁺コレクタ領域１２ａから注入された他のキャリアは、ｎウェル領域３ｂ、表面チャネル、ｐ⁺低抵抗領域５ａおよびｐ⁺ベースコンタクト領域５ｂを通って、エミッタ電極７に到達する。このようなバイパス構造によって、デバイスがラッチアップしにくくなり、ラッチアップ耐量が向上する。

次に、図１に示す構成のデバイスの製造プロセスについて図２〜図８を参照しながら説明する。まず、図２に示すように、ｎ^-ドリフト領域３ａとなるｎ^-半導体でできたウェハの表面にスクリーン酸化膜３１を形成し、その上からｎ型不純物であるＡｓ（ヒ素）をイオン注入して、図３に示すように、ウェハ表面にｎ⁺小数キャリア相殺層１３ａを形成する。そして、図４に示すように、スクリーン酸化膜３１を除去する。ここまでで、デバイスウェハができあがる。

一方、図５に示すように、ｐ支持基板１ａを用意する。そして、図６に示すように、ｐ支持基板１ａの表面に酸化膜等の絶縁層２を形成し、ハンドルウェハとする。次いで、図７に示すように、ハンドルウェハの絶縁層２の表面と、デバイスウェハのｎ⁺小数キャリア相殺層１３ａの表面とを張り合わせる。その際、デバイスウェハの表面の自然酸化膜を介して、デバイスウェハとハンドルウェハが結合され、一体化される。そして、図８に示すように、一体化されたＳＯＩウェハのｎ^-ドリフト領域３ａを所定の厚さまで研磨する。ここまでで、ＳＯＩウェハが完成する。

以降の製造プロセスについては、特に図示しないが、次いで、リン等のイオン注入により、ＳＯＩウェハの表面、すなわちｎ^-ドリフト領域３ａの研磨された表面にｎウェル領域３ｂおよびｎバッファ領域１１ａとなるｎ拡散層を形成する。次いで、ボロン等のイオン注入を行い、熱拡散を行って、ｐベース領域４ａを形成する。

次いで、トレンチエッチング用のハードマスクを形成し、トレンチエッチングにより下段トレンチ１６ｂを形成する。犠牲酸化等によりトレンチエッチングのダメージを除去した後、ウェハ全面に酸化膜等の絶縁膜を堆積する。

ＣＭＰによる平坦化後、トレンチエッチング用のハードマスクを形成し、下段トレンチ１６ｂの両側に隣接してエッチングにより上段トレンチ１６ａを形成する。犠牲酸化等によりトレンチエッチングのダメージを除去した後、上段トレンチ１６ａの側壁および底面に酸化膜等の絶縁膜を堆積する。次に、上段トレンチ１６ａに導電性ポリシリコン膜を堆積する。

導電性ポリシリコン膜をエッチバック後、ウェハ前面に酸化膜等の絶縁膜を堆積しＣＭＰによる平坦化後、トレンチ１６ａおよびトレンチ１６ｂ上の絶縁膜を残して、半導体表面を露出させる。窒化膜をマスクとしてＬＯＣＯＳ酸化膜９ｂを形成する。

次に、ウェハ表面にゲート絶縁膜９ａとなる酸化膜を成長させる。そのゲート絶縁膜９ａおよびＬＯＣＯＳ酸化膜９ｂの上に、ゲート電極８ａとなるドープトポリシリコンを３００〜４００ｎｍの厚さに堆積する。

さらにその上に、絶縁膜カバー層２０となる酸化膜等を３００〜５００ｎｍの厚さに堆積する。本実施の形態では、ゲート電極８ａとなるドープドポリシリコンの厚さが３００〜４００ｎｍであるため、ＬＶ（ローボルテージ）ＣＭＯＳデバイスのゲートポリシリコンとの共通化が容易である。

次いで、ＲＩＥ（反応性イオンエッチング）により、絶縁膜カバー層２０、ゲート電極８ａおよびゲート絶縁膜９ａからなるゲートスタック構造を形成する。その際、絶縁膜カバー層２０となる酸化膜等が設けられていることによって、ゲート絶縁膜９ａに対するプラズマエッチングダメージが低減する。

シャドウ酸化を行った後、セルフアライン（自己整合技術）によりヒ素等のイオン注入を行い、ｎ⁺エミッタ領域６ａを形成する。次いで、ゲートスタック構造の側面にゲート側壁スペーサ領域１８を形成する。その際、次のボロンのイオン注入工程において、ボロンイオンの横飛程をオフセットして、閾値に影響を及ぼすのを抑えるために、ゲート側壁スペーサ領域１８の厚さを１５０〜２００ｎｍ程度にする必要がある。

その後、例えば７０〜９０ｋｅＶの高エネルギーで、１×１０¹⁵〜３×１０¹⁵ｃｍ^-2のドーズ量でボロンのイオン注入を行い、ｎ⁺エミッタ領域６ａの下にｐ⁺低抵抗領域５ａを形成する。その際、チャネル領域へのボロンイオンの注入が絶縁膜カバー層２０およびゲート電極８ａにより阻止され、チャネル領域が保護される。

次いで、ボロンのイオン注入によりｐ⁺ベースコンタクト領域５ｂおよびｐ⁺コレクタ領域１２ａを形成する。次いで、ウェハ全面に層間絶縁膜２１を堆積し、ＣＭＰ（化学的機械研磨）により上面を平坦化する。そして、平坦化した層間絶縁膜２１にコンタクトホールを開口し、メタルをスパッタして、エミッタ電極７およびコレクタ電極１０を形成して、フロントエンド工程を完了する。

ところで、上述したＳＯＩウェハの作製に関して、以下のような報告がある。チョクラルスキー法によるウェハ引き出し過程において形成される原子空孔と格子間原子のバランスは、例えばボロンを高ドーズ量で注入することによって崩される。最初のアニール処理を９００℃以下の温度で行うと、ＯＳＦ（酸化導入積層欠陥）やＢＭＤ（バルク微細欠陥）が多く発生してしまう。

これに対して、ジオング−ミン・キム（Jeong-Min Kim）らは、「ビヘイビュア オブ サーマリ インデュースト ディフェクツ イン ヘビリ ボロン−ドープド シリコン クリスタルズ（Behavior of Thermally Induced Defects in Heavily Boron-Doped Silicon Crystals）」（ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、２００１年３月、第４０巻、第１部、第３Ａ号、ｐ．１３７０−１３７４）の中で、最初のアニール処理を高温（１０５０℃）で行うと、ＯＳＦやＢＭＤの発生を抑制することができると報告している。

また、張り合わせＳＯＩウェハを作製する際、張り合わせるウェハの表面は、ウェハ同士の結合に必要なミラー品質の表面となる。シリコンウェハ同士の結合のメカニズムとしては、ウェハ同士が、互いの表面の「Ｓｉ−ＯＨ−」に吸着されるＨ₂Ｏを介して、一体となることが知られている。

アール・ステングル（R. Stengl）らは、「ア モデル フォア ザ シリコン ウェハ ボンディング プロセス（A Model for the Silicon Wafer Bonding Process）」（ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、１９８９年１０月、第２８巻、第１０号、ｐ．１７３５−１７４１）の中で、２００℃以上に加熱されると、水分子はテトラマークラスターとなり、７００℃以上に加熱されると水クラスターが蒸発し、「Ｓｉ−Ｏ−Ｓｉ」を介してウェハ同士が結合され、さらに、１１００℃で加熱されると、ＳＯＩウェハの絶縁層（埋め込み酸化膜層）がリフローして、ウェハ同士の結合強度が一層高くなると報告している。

また、ウェハ同士の結合は、その結合前のミラー品質のウェハ表面に水酸基（「−ＯＨ」）があれば可能である。ヒロアキ・ヒミ（Hiroaki Himi）らは、「シリコン ウェハ ダイレクト ボンディング ウィズアウト ハイドロフィリック ネイティブ オキサイヅ（Silicon Wafer Direct Bonding without Hydrophilic Native Oxides）」（ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、１９９４年１月、第３３巻、第１部、第１Ａ号、ｐ．６−１０）の中で、デバイスウェハを高濃度フッ酸で処理した直後に脱イオン化水に浸して、デバイスウェハの表面に付着している面密度の高い「−Ｆ」を「−ＯＨ」に置換してから、デバイスウェハを、絶縁層が形成されたハンドルウェハと結合させる方法について報告している。本実施の形態では、ＳＯＩウェハを作製するにあたって、上述した３つの報告を適用することができる。

上述した実施の形態１の構成によれば、２００Ｖクラスの耐圧を確保する場合、図１に示す構成のデバイスピッチを１２μｍ以下とし、ｎ^-ドリフト領域３ａの厚さを２０μｍ以下に抑えることができるので、図１に示す構成のデバイスピッチは、図４９に示す従来のデバイスのセルピッチ（２５μｍ）の半分以下になる。また、図１に示す構成の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスと同程度になる。従って、図１に示す構成のデバイスでは、単位面積あたりのオン抵抗が、従来のデバイスのオン抵抗（５００ｍΩ・ｍｍ²）の半分の２５０ｍΩ・ｍｍ²程度になる。

一例として、図１に示す構成において、Ｄ１を０．５μｍとし、Ｄ２を０．６μｍとし、２Ｄ３を１．８μｍとし、ｎ^-ドリフト領域３ａの厚さを１２μｍまたは１６μｍとしたときの、デバイスのオフ耐圧（ブレークダウン電圧）とｎ^-ドリフト領域３ａのドーピング濃度との関係を図９に示す。また、図１に示す構成において、Ｄ１を０．５μｍとし、Ｄ２を０．６μｍとし、２Ｄ３を１．８μｍとし、ｎ^-ドリフト領域３ａの厚さを１６μｍとし、ｎ^-ドリフト領域３ａのドーピング濃度を３×１０¹⁴ｃｍ^-3としたときの、ブレークダウン時の静電ポテンシャル分布を図１０に示す。

図１１は、図１に示す構成のｎチャネルＩＧＢＴの極性を反転させたｐチャネルＩＧＢＴである。このｐチャネルＩＧＢＴについては、上述した実施の形態１の説明において、ｐ支持基板１ａ、ｎ⁺小数キャリア相殺層１３ａ、ｎ^-ドリフト領域３ａ、ｎウェル領域３ｂおよびｐベース領域４ａを、それぞれ、ｎ支持基板１ｂ、ｐ⁺小数キャリア相殺層１３ｂ、ｐ^-ドリフト領域３ｃ、ｐウェル領域３ｄおよびｎベース領域４ｂと読み替えるものとする。

また、ｐ⁺低抵抗領域５ａ、ｐ⁺ベースコンタクト領域５ｂ、ｎ⁺エミッタ領域６ａ、ｎバッファ領域１１ａおよびｐ⁺コレクタ領域１２ａを、それぞれ、ｎ⁺低抵抗領域５ｃ、ｎ⁺ベースコンタクト領域５ｄ、ｐ⁺エミッタ領域６ｂ、ｐバッファ領域１１ｂおよびｎ⁺コレクタ領域１２ｂと読み替えるものとする。また、製造プロセスの注入イオン種に関して、ｎ型不純物とｐ型不純物を入れ替えて読むものとする。

実施の形態２．
図１２および図１３は、それぞれ、実施の形態２のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図１２および図１３に示すように、実施の形態２のＩＧＢＴは、実施の形態１において、単一のドリフト領域３ａ，３ｃに対して複数（図示例では２個）のチャネルを有し、高い電流能力を有する構成としたものである。

具体的には、図１２に示すｎチャネルＩＧＢＴの場合、トレンチ埋め込み絶縁膜１７のエミッタ側に、ｎウェル領域３ｂを挟んで複数、例えば２個のｐベース領域４ａが設けられており、各ｐベース領域４ａ内には、ｐ⁺低抵抗領域５ａ、ｐ⁺ベースコンタクト領域５ｂおよびｎ⁺エミッタ領域６ａが設けられている。そして、それぞれのチャネルに対して、ゲート絶縁膜９ａおよびゲート電極８ａからなるプレーナゲート構造が設けられている。

また、隣り合うｎ⁺エミッタ領域６ａおよびｐ⁺ベースコンタクト領域５ｂは、エミッタ電極７により互いに電気的に接続されている。図１３に示すｐチャネルＩＧＢＴの場合には、実施の形態１と同様の読み替えをおこなうものとする。その他の構成は実施の形態１と同じであるので、説明を省略する。

実施の形態３．
図１４および図１５は、それぞれ、実施の形態３のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図１４および図１５に示すように、実施の形態３のＩＧＢＴは、実施の形態１において、上段トレンチ１６ａおよび下段トレンチ１６ｂに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態１と同じであるので、説明を省略する。

実施の形態４．
図１６および図１７は、それぞれ、実施の形態４のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図１６および図１７に示すように、実施の形態４のＩＧＢＴは、実施の形態２と実施の形態３を組み合わせたものである。すなわち、単一のドリフト領域３ａ，３ｃに対して複数（図示例では２個）のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態２および実施の形態３と同じであるので、説明を省略する。

実施の形態５．
図１８および図１９は、それぞれ、実施の形態５のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図１８および図１９に示すように、実施の形態５のＩＧＢＴは、実施の形態１のプレーナゲート構造に変えて、トレンチゲート構造を有するものであり、ラッチアップしにくいという利点を有する。

具体的には、図１８に示すｎチャネルＩＧＢＴの場合、ウェハ表面からｐベース領域４ａを貫通してｎ^-ドリフト領域３ａに達するゲートトレンチ１９が、トレンチ埋め込み絶縁膜１７から離れ、かつｐベース領域４ａに接して形成されている。ゲートトレンチ１９の内側には、ゲート絶縁膜９ｂ介してゲート電極８ｂが埋め込まれている。ｎ⁺エミッタ領域６ａは、ｐベース領域４ａの一部に、ゲートトレンチ１９に接して設けられている。

また、ｐ⁺低抵抗領域５ａは、ｐベース領域４ａの一部に、ｎ⁺エミッタ領域６ａに隣接して設けられている。エミッタ電極７は、ｎ⁺エミッタ領域６ａとｐ⁺低抵抗領域５ａの両方に接触し、ｐ⁺低抵抗領域５ａとｎ⁺エミッタ領域６ａを短絡している。なお、実施の形態５には、ｐベース領域４ａに接するｎウェル領域３ｂは設けられていない。図１９に示すｐチャネルＩＧＢＴの場合には、実施の形態１と同様の読み替えをおこなうものとする。その他の構成は実施の形態１と同じであるので、説明を省略する。

実施の形態６．
図２０および図２１は、それぞれ、実施の形態６のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図２０および図２１に示すように、実施の形態６のＩＧＢＴは、実施の形態５において、単一のドリフト領域３ａ，３ｃに対して複数（図示例では３個）のチャネルを有し、高い電流能力を有する構成としたものである。その他の構成は実施の形態５と同じであるので、説明を省略する。

実施の形態７．
図２２および図２３は、それぞれ、実施の形態７のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図２２および図２３に示すように、実施の形態７のＩＧＢＴは、実施の形態５において、上段トレンチ１６ａおよび下段トレンチ１６ｂに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態５と同じであるので、説明を省略する。

実施の形態８．
図２４および図２５は、それぞれ、実施の形態８のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図２４および図２５に示すように、実施の形態８のＩＧＢＴは、実施の形態６と実施の形態７を組み合わせたものである。すなわち、単一のドリフト領域３ａ，３ｃに対して複数（図示例では３個）のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態６および実施の形態７と同じであるので、説明を省略する。

実施の形態９．
図２６および図２７は、それぞれ、実施の形態９のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図２６および図２７に示すように、実施の形態９のＩＧＢＴは、実施の形態１において、コレクタ側フィールドプレート１４を設けていないものである。そして、ｎチャネルＩＧＢＴでは、上段トレンチ１６ａとｎバッファ領域１１ａとを離し、上段トレンチ１６ａとｎバッファ領域１１ａとの間にｎ^-ドリフト領域３ａを挟むことによって、ｎバッファ領域１１ａとｎ^-ドリフト領域３ａとの界面の空乏化によるデバイスの耐圧への影響を抑制している。

同様に、ｐチャネルＩＧＢＴでは、上段トレンチ１６ａとｐバッファ領域１１ｂとを離して、その間にｐ^-ドリフト領域３ｃを挟むことによって、ｐバッファ領域１１ｂとｐ^-ドリフト領域３ｃとの界面の空乏化によるデバイスの耐圧への影響を抑制している。従って、実施の形態９のデバイスピッチは、実施の形態１のデバイスピッチよりも多少長いが、図４９に示す従来のデバイスのセルピッチよりは短い。

また、実施の形態９の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスと同程度になるので、実施の形態９の単位面積あたりのオン抵抗は、従来のデバイスのオン抵抗よりも小さくなり、また短絡耐量も向上する。その他の構成は実施の形態１と同じであるので、説明を省略する。

実施の形態１０．
図２８および図２９は、それぞれ、実施の形態１０のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図２８および図２９に示すように、実施の形態１０のＩＧＢＴは、実施の形態９において、単一のドリフト領域３ａ，３ｃに対して複数（図示例では２個）のチャネルを有し、高い電流能力を有する構成としたものである。その他の構成は実施の形態９と同じであるので、説明を省略する。

実施の形態１１．
図３０および図３１は、それぞれ、実施の形態１１のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図３０および図３１に示すように、実施の形態１１のＩＧＢＴは、実施の形態９において、上段トレンチ１６ａおよび下段トレンチ１６ｂに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態９と同じであるので、説明を省略する。

実施の形態１２．
図３２および図３３は、それぞれ、実施の形態１２のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図３２および図３３に示すように、実施の形態１２のＩＧＢＴは、実施の形態１０と実施の形態１１を組み合わせたものである。すなわち、単一のドリフト領域３ａ，３ｃに対して複数（図示例では２個）のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態１０および実施の形態１１と同じであるので、説明を省略する。

実施の形態１３．
図３４および図３５は、それぞれ、実施の形態１３のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図３４および図３５に示すように、実施の形態１３のＩＧＢＴは、実施の形態５において、コレクタ側フィールドプレート１４を設けていないものである。そして、ｎチャネルＩＧＢＴでは、上段トレンチ１６ａとｎバッファ領域１１ａとを離し、上段トレンチ１６ａとｎバッファ領域１１ａとの間にｎ^-ドリフト領域３ａを挟むことによって、ｎバッファ領域１１ａとｎ^-ドリフト領域３ａとの界面の空乏化によるデバイスの耐圧への影響を抑制している。

同様に、ｐチャネルＩＧＢＴでは、上段トレンチ１６ａとｐバッファ領域１１ｂとを離して、その間にｐ^-ドリフト領域３ｃを挟むことによって、ｐバッファ領域１１ｂとｐ^-ドリフト領域３ｃとの界面の空乏化によるデバイスの耐圧への影響を抑制している。従って、実施の形態１３のデバイスピッチは、実施の形態５のデバイスピッチよりも多少長いが、図４９に示す従来のデバイスのセルピッチよりも短い。

また、実施の形態１３の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスと同程度になるので、実施の形態１３の単位面積あたりのオン抵抗は、従来のデバイスのオン抵抗よりも小さくなる。その他の構成は実施の形態５と同じであるので、説明を省略する。

実施の形態１４．
図３６および図３７は、それぞれ、実施の形態１４のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図３６および図３７に示すように、実施の形態１４のＩＧＢＴは、実施の形態１３において、単一のドリフト領域３ａ，３ｃに対して複数（図示例では３個）のチャネルを有し、高い電流能力を有する構成としたものである。その他の構成は実施の形態１３と同じであるので、説明を省略する。

実施の形態１５．
図３８および図３９は、それぞれ、実施の形態１５のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図３８および図３９に示すように、実施の形態１５のＩＧＢＴは、実施の形態１３において、上段トレンチ１６ａおよび下段トレンチ１６ｂに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態１３と同じであるので、説明を省略する。

実施の形態１６．
図４０および図４１は、それぞれ、実施の形態１６のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図４０および図４１に示すように、実施の形態１６のＩＧＢＴは、実施の形態１４と実施の形態１５を組み合わせたものである。すなわち、単一のドリフト領域３ａ，３ｃに対して複数（図示例では３個）のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態１４および実施の形態１５と同じであるので、説明を省略する。

実施の形態１７．
図４２および図４３は、それぞれ、実施の形態１７のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図４２および図４３に示すように、実施の形態１７のｎチャネルＩＧＢＴは、実施の形態１において、トレンチ埋め込み絶縁膜１７がｎ^-ドリフト領域３ａ、ｎウェル領域３ｂおよびｎバッファ領域１１ａにのみ接触するようにしたものである。すなわち、トレンチ埋め込み絶縁膜１７は、ｐベース領域４ａおよびｐ⁺ベースコンタクト領域５ｂに接触していない。

そのため、実施の形態１７では、エミッタ側フィールドプレート１５は不要である。ｐ⁺コレクタ領域１２ａから注入されたキャリアは、ｎウェル領域３ｂ、表面チャネル、ｐ⁺低抵抗領域５ａおよびｐ⁺ベースコンタクト領域５ｂを通ってエミッタ電極７に到達する。

同様に、ｐチャネルＩＧＢＴでは、トレンチ埋め込み絶縁膜１７は、ｐ^-ドリフト領域３ｃ、ｐウェル領域３ｄおよびｐバッファ領域１１ｂにのみ接触しており、ｎベース領域４ｂおよびｎ⁺ベースコンタクト領域５ｄには接触していない。従って、エミッタ側フィールドプレート１５は設けられていない。ｎ⁺コレクタ領域１２ｂから注入されたキャリアは、ｐウェル領域３ｄ、表面チャネル、ｎ⁺低抵抗領域５ｃおよびｎ⁺ベースコンタクト領域５ｄを通ってエミッタ電極７に到達する。

実施の形態１７のデバイスピッチは、図４９に示す従来のデバイスのセルピッチよりも短い。また、実施の形態１７の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスと同程度になるので、実施の形態１７の単位面積あたりのオン抵抗は、従来のデバイスのオン抵抗よりも小さくなる。その他の構成は実施の形態１と同じであるので、説明を省略する。

実施の形態１８．
図４４および図４５は、それぞれ、実施の形態１８のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図４４および図４５に示すように、実施の形態１８のＩＧＢＴは、実施の形態１７において、上段トレンチ１６ａおよび下段トレンチ１６ｂに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ１６ｃの中に、トレンチ埋め込み絶縁膜１７を埋め込んだものである。その他の構成は実施の形態１７と同じであるので、説明を省略する。

実施の形態１９．
図４６および図４７は、それぞれ、実施の形態１９のｎチャネルＩＧＢＴおよびｐチャネルＩＧＢＴを示す断面図である。図４６および図４７に示すように、実施の形態１９のｎチャネルＩＧＢＴは、実施の形態１において、トレンチ埋め込み絶縁膜１７がｎ^-ドリフト領域３ａ、ｎウェル領域３ｂおよびｎバッファ領域１１ａにのみ接触しており、ｐベース領域４ａおよびｐ⁺ベースコンタクト領域５ｂには接触していない。そのため、エミッタ側フィールドプレート１５は不要である。

また、コレクタ側フィールドプレート１４を設けずに、トレンチ１６ｃとｎバッファ領域１１ａとを離し、その間にｎ^-ドリフト領域３ａを挟むことによって、ｎバッファ領域１１ａとｎ^-ドリフト領域３ａとの界面の空乏化によるデバイスの耐圧への影響を抑制している。ｐ⁺コレクタ領域１２ａから注入されたキャリアは、ｎウェル領域３ｂ、表面チャネル、ｐ⁺低抵抗領域５ａおよびｐ⁺ベースコンタクト領域５ｂを通ってエミッタ電極７に到達する。

同様に、ｐチャネルＩＧＢＴでは、トレンチ埋め込み絶縁膜１７は、ｐ^-ドリフト領域３ｃ、ｐウェル領域３ｄおよびｐバッファ領域１１ｂにのみ接触しており、ｎベース領域４ｂおよびｎ⁺ベースコンタクト領域５ｄには接触していない。従って、エミッタ側フィールドプレート１５は設けられていない。

また、コレクタ側フィールドプレート１４を設けずに、トレンチ１６ｃとｐバッファ領域１１ｂとを離し、その間にｐ^-ドリフト領域３ｃを挟むことによって、ｐバッファ領域１１ｂとｐ^-ドリフト領域３ｃとの界面の空乏化によるデバイスの耐圧への影響を抑制している。ｎ⁺コレクタ領域１２ｂから注入されたキャリアは、ｐウェル領域３ｄ、表面チャネル、ｎ⁺低抵抗領域５ｃおよびｎ⁺ベースコンタクト領域５ｄを通ってエミッタ電極７に到達する。

実施の形態１９のデバイスピッチは、実施の形態１７または実施の形態１８のデバイスピッチよりも多少長いが、図４９に示す従来のデバイスのセルピッチよりも短い。また、実施の形態１９の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスと同程度になるので、実施の形態１９の単位面積あたりのオン抵抗は、従来のデバイスのオン抵抗よりも小さくなる。その他の構成は実施の形態１と同じであるので、説明を省略する。

ここで、本実施の形態１９のデバイスと前記特許文献２に開示されたデバイスとの相違点について説明する。実施の形態１９のデバイスでは、ｎ⁺小数キャリア相殺層１３ａ（ｐ⁺小数キャリア相殺層１３ｂ）が絶縁層２と全面で接しているので、実施の形態１で説明した張り合わせ工法によりＳＯＩウェハを作製する場合に張り合わせ精度が要求されない。従って、容易に製造することができる。それに対して、前記特許文献２に開示されたデバイスでは、μｍオーダーの張り合わせ精度が要求されるため、製造上、好ましくないのは前述した通りである。

また、図４８は、実施の形態１９のデバイスの平面レイアウトの一例を示す図である。図４８に示すように、実施の形態１９のデバイスでは、トレンチ埋め込み絶縁膜１７が、ｎ⁺エミッタ領域６ａ（ｐ⁺エミッタ領域６ｂ）とｐ⁺コレクタ領域１２ａ（ｎ⁺コレクタ領域１２ｂ）との間で、ウェハ全面に配置されているため、実効的なドリフト長が長くなり、ウェハ表面におけるセルピッチが短縮される。それに対して、前記特許文献２に開示されたデバイスでは、セルピッチを短縮することができないのは前述した通りである。

さらに、本実施の形態１９のデバイスでは、前記特許文献２に開示されたデバイスと同様に、トレンチ埋め込み絶縁膜１７とｎ⁺小数キャリア相殺層１３ａ（ｐ⁺小数キャリア相殺層１３ｂ）との距離によって、ｐ⁺コレクタ領域１２ａ（ｎ⁺コレクタ領域１２ｂ）から注入された小数キャリアの量が制限されるとともに、チャネルを流れる多数キャリアの伝導は妨げられないので、チャネル側の多数キャリアの濃度が高く保たれ、チャネル抵抗が低くなるという効果を有する。加えて、ｎウェル領域３ｂ（ｐウェル領域３ｄ）が設けられていることにより、ＪＦＥＴ効果が抑制されるので、オン抵抗の削減とセルピッチの短縮を図ることができる。また、ｐ⁺低抵抗領域５ａ（ｎ⁺低抵抗領域５ｃ）が設けられていることにより、より一層、ラッチアップ耐量が向上する。

以上説明したように、実施の形態１〜１９によれば、耐圧を保持する部分がウェハ表面に対して垂直方向に設けられており、トレンチ埋め込み絶縁膜１７によりドリフト領域が折り曲げられてウェハ表面に引き出されているので、実効的なドリフト長が従来と同等の長さであっても、素子の所要表面積が激減する。従って、単位面積あたりのオン抵抗が低減する。

また、実施の形態１〜１９によれば、ｎ⁺小数キャリア相殺層１３ａ（ｐ⁺小数キャリア相殺層１３ｂ）が金属汚染に対するゲッタ層となるので、金属汚染に対するゲッタリング効果が得られる。従って、ゲート絶縁膜９ａ，９ｂの信頼性が向上する。

さらに、実施の形態１〜１９によれば、ｎ⁺小数キャリア相殺層１３ａ（ｐ⁺小数キャリア相殺層１３ｂ）がｎ^-ドリフト領域３ａ（ｐ^-ドリフト領域３ｃ）との界面および絶縁層２との界面のそれぞれにおける欠陥の影響を抑えるとともに、ｐ支持基板１ａ（ｎ支持基板１ｂ）からの空乏化効果を抑制する。そのため、ｎ^-ドリフト領域３ａ（ｐ^-ドリフト領域３ｃ）は、バルク層であるかのように振る舞う。

また、実施の形態１〜１９によれば、ｎ⁺小数キャリア相殺層１３ａ（ｐ⁺小数キャリア相殺層１３ｂ）のドーパント濃度が高く、キャリアの寿命が短い。そのため、トレンチ埋め込み絶縁膜１７の底と絶縁層２とｎ⁺小数キャリア相殺層１３ａ（ｐ⁺小数キャリア相殺層１３ｂ）との間の距離に応じて、ｐ⁺コレクタ領域１２ａ（ｎ⁺コレクタ領域１２ｂ）から注入されたキャリアがコントロールされ、素子の逆回復時間とオン抵抗とのバランスが保たれる。

また、実施の形態１〜８、１７および１８によれば、コレクタ側フィールドプレート１４およびトレンチ埋め込み絶縁膜１７により、トレンチ埋め込み絶縁膜１７のコレクタ側に生じる横電界が遮蔽され、ｎ^-ドリフト領域３ａ（ｐ^-ドリフト領域３ｃ）とｐベース領域４ａ（ｎベース領域４ｂ）とにより形成されるＰＮ接合で発生する電界が緩和される。従って、電気破壊が起こりにくくなる。また、コレクタ側フィールドプレート１４がコレクタ電極１０と同電位であることにより、ｎバッファ領域１１ａ（ｐバッファ領域１１ｂ）、すなわちトレンチ埋め込み絶縁膜１７に接するコレクタ側のドリフト領域の界面が空乏化しにくくなるので、電圧担持の役割を果たすことができる。

従って、各実施の形態によれば、従来のＳＯＩ基板を用いた横型半導体装置と同等以上の耐圧と電流駆動能力を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いＩＧＢＴが得られる。また、ＳＯＩ基板を用いることにより、容易にＣＭＯＳデバイスと集積することが可能となる。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。また、本発明の耐圧担持に関する構造は、高耐圧を必要とする横型ＬＤＭＯＳトランジスタなどにも応用可能であり、単位面積あたりのオン抵抗の削減を図ることができる。

以上のように、本発明にかかるＩＧＢＴは、高いラッチアップ耐量が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に用いる高耐圧スイッチング素子に適している。

実施の形態１のＩＧＢＴの構成を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴの製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１のＩＧＢＴのオフ耐圧とドリフト領域のドーピング濃度との関係の一例を示す特性図である。 実施の形態１のＩＧＢＴのブレークダウン時の静電ポテンシャル分布の一例を示す電位分布図である。 図１に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態２のＩＧＢＴの構成を示す断面図である。 図１２に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態３のＩＧＢＴの構成を示す断面図である。 図１４に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態４のＩＧＢＴの構成を示す断面図である。 図１６に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態５のＩＧＢＴの構成を示す断面図である。 図１８に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態６のＩＧＢＴの構成を示す断面図である。 図２０に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態７のＩＧＢＴの構成を示す断面図である。 図２２に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態８のＩＧＢＴの構成を示す断面図である。 図２４に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態９のＩＧＢＴの構成を示す断面図である。 図２６に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１０のＩＧＢＴの構成を示す断面図である。 図２８に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１１のＩＧＢＴの構成を示す断面図である。 図３０に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１２のＩＧＢＴの構成を示す断面図である。 図３２に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１３のＩＧＢＴの構成を示す断面図である。 図３４に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１４のＩＧＢＴの構成を示す断面図である。 図３６に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１５のＩＧＢＴの構成を示す断面図である。 図３８に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１６のＩＧＢＴの構成を示す断面図である。 図４０に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１７のＩＧＢＴの構成を示す断面図である。 図４２に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１８のＩＧＢＴの構成を示す断面図である。 図４４に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 実施の形態１９のＩＧＢＴの構成を示す断面図である。 図４６に示す構成の極性を反転させたＩＧＢＴの構成を示す断面図である。 図４６に示す構成のＩＧＢＴの要部を示す平面レイアウト図である。 従来の厚膜ＳＯＩ基板を用いて作製されたＩＧＢＴの断面構成を示す図である。 従来の横型ＭＯＳトランジスタの断面構成を示す図である。

符号の説明

１ａ，１ｂ 支持基板
２ 絶縁層
３ａ，３ｃ 第１の半導体領域（ドリフト領域）
３ｂ，３ｄ 第２の半導体領域（ウェル領域）
４ａ，４ｂ 第３の半導体領域（ベース領域）
５ａ，５ｃ 低抵抗領域
５ｂ，５ｄ 高電導度領域（ベースコンタクト領域）
６ａ，６ｂ エミッタ領域
７ エミッタ電極
８ａ，８ｂ ゲート電極
９ａ，９ｂ ゲート絶縁膜
１０ コレクタ電極
１１ａ，１１ｂ 第４の半導体領域（バッファ領域）
１２ａ，１２ｂ コレクタ領域
１３ａ，１３ｂ 半導体層（小数キャリア相殺層）
１４ コレクタ側導電領域（コレクタ側フィールドプレート）
１５ エミッタ側導電領域（エミッタ側フィールドプレート）
１６ａ 上段トレンチ
１６ｂ 下段トレンチ
１６ｃ トレンチ
１７ トレンチ埋め込み絶縁膜
１９ ゲートトレンチ

Claims (20)

1. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
   前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
   前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた上段トレンチと、
   前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、
   前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、
   前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
   前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
2. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
   前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
   前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記トレンチ埋め込み絶縁膜の上半部内の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、
   前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
   前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
3. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、
   前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第３の半導体領域と前記第４の半導体領域との間に設けられた上段トレンチと、
   前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、
   前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、
   前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、
   前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
4. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、
   前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記トレンチ埋め込み絶縁膜の上半部内の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、
   前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、
   前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
5. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
   前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
   前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられた上段トレンチと、
   前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、
   前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
   前記コレクタ領域に接するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
6. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
   前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
   前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
   前記コレクタ領域に接するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
7. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、
   前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられた上段トレンチと、
   前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、
   前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、
   前記コレクタ領域に接するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
8. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の低抵抗領域と、
   前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、
   前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記トレンチ埋め込み絶縁膜の上半部内の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
   前記エミッタ領域および前記低抵抗領域に接するエミッタ電極と、
   前記コレクタ領域に接するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
9. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
   前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
   前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
   前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
   前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
   前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
   前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
   前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
   前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
   前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域から離れて設けられた上段トレンチと、
   前記上段トレンチの底からさらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、
   前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
   前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、
   前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
   前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
   を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
10. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
    前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域から離れて設けられたトレンチと、
    前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記トレンチ埋め込み絶縁膜の上半部内の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、
    前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
    前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
11. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の低抵抗領域と、
    前記第３の半導体領域の一部に、前記エミッタ領域に隣接して設けられた第２導電型の高電導度領域と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域および前記第４の半導体領域から離れて設けられたトレンチと、
    前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
    前記コレクタ領域に接するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
12. 前記ゲート絶縁膜、前記ゲート電極、前記第３の半導体領域、前記低抵抗領域、前記エミッタ領域および前記高電導度領域は、前記トレンチ埋め込み絶縁膜に対して同じ側に複数ずつ設けられており、隣り合う前記エミッタ領域および前記高電導度領域は、前記エミッタ電極により互いに電気的に接続されていることを特徴とする請求項１，２，５，６，９，１０および１１のいずれか一つに記載のＳＯＩトレンチ横型ＩＧＢＴ。
13. 前記ゲートトレンチ、前記ゲート絶縁膜、前記ゲート電極、前記第３の半導体領域、前記低抵抗領域および前記エミッタ領域は、前記トレンチ埋め込み絶縁膜に対して同じ側に複数ずつ設けられており、隣り合う前記エミッタ領域および前記低抵抗領域は、前記エミッタ電極により互いに電気的に接続されていることを特徴とする請求項３，４，７および８のいずれか一つに記載のＳＯＩトレンチ横型ＩＧＢＴ。
14. 前記支持基板上の前記絶縁層と前記第１の半導体領域との間の前記半導体層は、金属汚染に対するゲッタリング効果を有することを特徴とする請求項１〜１３のいずれか一つに記載のＳＯＩトレンチ横型ＩＧＢＴ。
15. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、
    前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、
    前記エミッタ領域に接するエミッタ電極と、
    前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
16. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、
    前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、
    前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、
    前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、
    前記エミッタ領域に接するエミッタ電極と、
    前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
17. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、
    前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
    前記エミッタ領域に接するエミッタ電極と、
    前記コレクタ領域に接するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
18. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域に接し、かつ前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域を貫通して前記第１の半導体領域に達するゲートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、
    前記第３の半導体領域の一部に、前記ゲートトレンチに接して設けられた第１導電型のエミッタ領域と、
    前記第１の半導体領域の表面層の一部に、前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第４の半導体領域から離れて設けられたトレンチと、
    前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第３の半導体領域と前記第１の半導体領域とのｐｎ接合の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、
    前記エミッタ領域に接するエミッタ電極と、
    前記コレクタ領域に接するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
19. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域から離れて設けられたトレンチと、
    前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、
    前記エミッタ領域に接するエミッタ電極と、
    前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
20. 支持基板上に絶縁層を介して設けられた第１導電型の半導体層と、
    前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第２の半導体領域と前記エミッタ領域との間の前記第３の半導体領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に、前記第３の半導体領域および前記第４の半導体領域から離れて設けられたトレンチと、
    前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
    前記エミッタ領域に接するエミッタ電極と、
    前記コレクタ領域に接するコレクタ電極と、
    を備えることを特徴とするＳＯＩトレンチ横型ＩＧＢＴ。
    
    

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