JP2003174162A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 降伏やホットキャリアの発生による寄生バイ
ポーラ・トランジスタの動作がなく、素子破壊のない信
頼性の高い半導体装置を提供する。 【解決手段】 半導体基板上に形成されたゲート電極Ｇ
と、ゲート電極Ｇに対応した半導体基板の表面領域に形
成されたチャネル層と、半導体基板の表面領域であって
チャネル層の両側に形成された一対の不純物拡散層１
ａ、１ｂ、２ａ、２ｂと、一対の不純物拡散層１ａ、１
ｂ、２ａ、２ｂに接触するとともに、不純物拡散層１
ａ、１ｂ、２ａ、２ｂの極性とは異なる極性を有し、当
該極性がゲート電極Ｇに印加される電圧により反転しな
いように形成された単数又は複数の張出し層５とを備え
た。
ポーラ・トランジスタの動作がなく、素子破壊のない信
頼性の高い半導体装置を提供する。 【解決手段】 半導体基板上に形成されたゲート電極Ｇ
と、ゲート電極Ｇに対応した半導体基板の表面領域に形
成されたチャネル層と、半導体基板の表面領域であって
チャネル層の両側に形成された一対の不純物拡散層１
ａ、１ｂ、２ａ、２ｂと、一対の不純物拡散層１ａ、１
ｂ、２ａ、２ｂに接触するとともに、不純物拡散層１
ａ、１ｂ、２ａ、２ｂの極性とは異なる極性を有し、当
該極性がゲート電極Ｇに印加される電圧により反転しな
いように形成された単数又は複数の張出し層５とを備え
た。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、ＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥ
Ｔ）を備えた半導体装置に関するものである。
し、特に、ＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥ
Ｔ）を備えた半導体装置に関するものである。
【０００２】
【従来の技術】図９、図１０にて、従来の半導体装置に
ついて、簡単に説明する。図９は、従来の半導体装置を
示す概略上面図であり、図１０は、図９の半導体装置に
おけるＺ−Ｚ断面を示す概略断面図である。
ついて、簡単に説明する。図９は、従来の半導体装置を
示す概略上面図であり、図１０は、図９の半導体装置に
おけるＺ−Ｚ断面を示す概略断面図である。
【０００３】図９、図１０において、Ｓはソース電極、
Ｇはゲート電極、Ｄはドレイン電極、１ａはソース電極
Ｓの下方であって半導体基板の表面領域に形成されたＮ
−拡散層（ソース側不純物拡散層）、１ｂはドレイン電
極Ｄの下方であって半導体基板の表面領域に形成された
Ｎ−拡散層（ドレイン側不純物拡散層）、２ａはソース
電極Ｓの直下であって半導体基板の表面領域にＮ−拡散
層１ａに隣接して形成されたＮ＋拡散層（ソース側不純
物拡散層）、２ｂはドレイン電極Ｄの直下であって半導
体基板の表面領域にＮ−拡散層１ｂに隣接して形成され
たＮ＋拡散層（ドレイン側不純物拡散層）、７はゲート
電極Ｇ及びゲート絶縁膜の下方であって両側に２つのＮ
−拡散層１ａ、１ｂを有する領域を備えたチャネルＰ層
（チャネル層）を示す。
Ｇはゲート電極、Ｄはドレイン電極、１ａはソース電極
Ｓの下方であって半導体基板の表面領域に形成されたＮ
−拡散層（ソース側不純物拡散層）、１ｂはドレイン電
極Ｄの下方であって半導体基板の表面領域に形成された
Ｎ−拡散層（ドレイン側不純物拡散層）、２ａはソース
電極Ｓの直下であって半導体基板の表面領域にＮ−拡散
層１ａに隣接して形成されたＮ＋拡散層（ソース側不純
物拡散層）、２ｂはドレイン電極Ｄの直下であって半導
体基板の表面領域にＮ−拡散層１ｂに隣接して形成され
たＮ＋拡散層（ドレイン側不純物拡散層）、７はゲート
電極Ｇ及びゲート絶縁膜の下方であって両側に２つのＮ
−拡散層１ａ、１ｂを有する領域を備えたチャネルＰ層
（チャネル層）を示す。
【０００４】以上のように構成された半導体装置は、ソ
ース電極Ｓとドレイン電極Ｄとの間にソース・ドレイン
間電圧を印加するとともに、ゲート電極Ｇにゲート電圧
を印加することで、ソース電極Ｓとドレイン電極Ｄとの
間に電流が流れて、トランジスタとして機能するもので
ある。これは、ゲート電極Ｇに印加したゲート電圧によ
り、２つのＮ−拡散層１ａ、１ｂに挟まれたチャンネル
Ｐ層７の極性が反転することによるものである。
ース電極Ｓとドレイン電極Ｄとの間にソース・ドレイン
間電圧を印加するとともに、ゲート電極Ｇにゲート電圧
を印加することで、ソース電極Ｓとドレイン電極Ｄとの
間に電流が流れて、トランジスタとして機能するもので
ある。これは、ゲート電極Ｇに印加したゲート電圧によ
り、２つのＮ−拡散層１ａ、１ｂに挟まれたチャンネル
Ｐ層７の極性が反転することによるものである。
【０００５】これにより、図１０に示すように、エレク
トロン（電子）は、ソース側のＮ＋拡散層２ａ、Ｎ−拡
散層１ａから、ドレイン側のＮ−拡散層１ｂ、Ｎ＋拡散
層２ｂに、移動することになる。他方、ホール（正孔）
は、ドレイン側のＮ＋拡散層２ｂ、Ｎ−拡散層１ｂか
ら、ソース側のＮ−拡散層１ａ、Ｎ＋拡散層２ａに、移
動することになる。
トロン（電子）は、ソース側のＮ＋拡散層２ａ、Ｎ−拡
散層１ａから、ドレイン側のＮ−拡散層１ｂ、Ｎ＋拡散
層２ｂに、移動することになる。他方、ホール（正孔）
は、ドレイン側のＮ＋拡散層２ｂ、Ｎ−拡散層１ｂか
ら、ソース側のＮ−拡散層１ａ、Ｎ＋拡散層２ａに、移
動することになる。
【０００６】
【発明が解決しようとする課題】上記従来の技術には、
２つの大きな問題があった。第１の問題は、ソース・ド
レイン間に所定量以上の電流が流れたときに、素子の熱
暴走による破壊が発生するという問題である。
２つの大きな問題があった。第１の問題は、ソース・ド
レイン間に所定量以上の電流が流れたときに、素子の熱
暴走による破壊が発生するという問題である。
【０００７】以下、図１１にて、半導体装置が素子破壊
に至るまでの状態について説明する。図１１は、ソース
・ドレイン間の電流と電圧との関係を示すＩ−Ｖ線図で
ある。同図において、横軸はソース・ドレイン間電圧を
対数にて表示したものであり、縦軸はソース・ドレイン
間電流を対数にて表示したものである。
に至るまでの状態について説明する。図１１は、ソース
・ドレイン間の電流と電圧との関係を示すＩ−Ｖ線図で
ある。同図において、横軸はソース・ドレイン間電圧を
対数にて表示したものであり、縦軸はソース・ドレイン
間電流を対数にて表示したものである。
【０００８】同図に示すように、ゲート電圧を印加しつ
つ、ソース・ドレイン電圧を上げていくと、それにとも
ないソース・ドレイン間に流れる電流も大きくなる。そ
して、ソース・ドレイン電圧が、所定の値を超えたとき
に、チャネルＰ層７とドレイン側Ｎ−拡散層１ｂとの間
（図１０のＡ領域である。）で、アバランシェ降伏（１
次降伏）が生じる。このアバランシェ降伏により、ソー
ス・ドレイン間に大電流（降伏電流又はアバランシェ電
流）が流れる。
つ、ソース・ドレイン電圧を上げていくと、それにとも
ないソース・ドレイン間に流れる電流も大きくなる。そ
して、ソース・ドレイン電圧が、所定の値を超えたとき
に、チャネルＰ層７とドレイン側Ｎ−拡散層１ｂとの間
（図１０のＡ領域である。）で、アバランシェ降伏（１
次降伏）が生じる。このアバランシェ降伏により、ソー
ス・ドレイン間に大電流（降伏電流又はアバランシェ電
流）が流れる。
【０００９】この降伏電流の発生により、ホールがチャ
ネルＰ層７からソース側のＮ＋拡散層２ａに流れ込み、
チャネル電位が上昇する。このときの、チャネル電位
は、チャネルＰ層７の抵抗値に、アバランシェ電流を乗
じたものである。そして、チャネルＰ層の電位が、ソー
ス側のＮ＋拡散層２ａのビルトイン電圧（約０．５Ｖで
ある。）を超えると、ドレイン側のＮ拡散層と、チャネ
ルＰ層７と、ソース側のＮ拡散層とからなる、寄生バイ
ポーラ・トランジスタが動作する。この寄生バイポーラ
・トランジスタが動作する状態を、ＭＯＳトランジスタ
による２次降伏という。
ネルＰ層７からソース側のＮ＋拡散層２ａに流れ込み、
チャネル電位が上昇する。このときの、チャネル電位
は、チャネルＰ層７の抵抗値に、アバランシェ電流を乗
じたものである。そして、チャネルＰ層の電位が、ソー
ス側のＮ＋拡散層２ａのビルトイン電圧（約０．５Ｖで
ある。）を超えると、ドレイン側のＮ拡散層と、チャネ
ルＰ層７と、ソース側のＮ拡散層とからなる、寄生バイ
ポーラ・トランジスタが動作する。この寄生バイポーラ
・トランジスタが動作する状態を、ＭＯＳトランジスタ
による２次降伏という。
【００１０】そして、装置内に生じた寄生バイポーラ・
トランジスタに、さらに電流が流れると、素子の熱暴走
による素子破壊が発生する。なお、以上説明したよう
に、ＭＯＳトランジスタにおけるドレイン・ソース間の
降伏電圧（耐圧）は、上述のアバランシェ降伏が生じる
電圧にて決定されるものである。
トランジスタに、さらに電流が流れると、素子の熱暴走
による素子破壊が発生する。なお、以上説明したよう
に、ＭＯＳトランジスタにおけるドレイン・ソース間の
降伏電圧（耐圧）は、上述のアバランシェ降伏が生じる
電圧にて決定されるものである。
【００１１】第２の問題は、ホットキャリアの発生によ
り、上述の第１の問題と同様に、チャネルＰ層７の電位
が変動して、ドレイン側のＮ拡散層と、チャネルＰ層７
と、ソース側のＮ拡散層とからなる、寄生バイポーラ・
トランジスタが動作するという問題である。ホットキャ
リアは、ドレイン領域近傍の高電界領域にて発生するも
ので、これがチャネルＰ層７からソース側のＮ＋拡散層
２ａに流れ込むことで、チャネル電位が上昇して、寄生
バイポーラ・トランジスタが動作することになる。
り、上述の第１の問題と同様に、チャネルＰ層７の電位
が変動して、ドレイン側のＮ拡散層と、チャネルＰ層７
と、ソース側のＮ拡散層とからなる、寄生バイポーラ・
トランジスタが動作するという問題である。ホットキャ
リアは、ドレイン領域近傍の高電界領域にて発生するも
ので、これがチャネルＰ層７からソース側のＮ＋拡散層
２ａに流れ込むことで、チャネル電位が上昇して、寄生
バイポーラ・トランジスタが動作することになる。
【００１２】この発明は、上述のような課題を解決する
ためになされたもので、降伏やホットキャリアの発生に
よる寄生バイポーラ・トランジスタの動作がなく、素子
破壊のない信頼性の高い半導体装置を提供することにあ
る。
ためになされたもので、降伏やホットキャリアの発生に
よる寄生バイポーラ・トランジスタの動作がなく、素子
破壊のない信頼性の高い半導体装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】この発明の請求項１記載
の発明にかかる半導体装置は、半導体基板上に形成され
たゲート電極と、前記ゲート電極に対応した前記半導体
基板の表面領域に形成されたチャネル層と、前記半導体
基板の表面領域であって前記チャネル層の両側に形成さ
れた一対の不純物拡散層と、前記一対の不純物拡散層に
接触するとともに、前記不純物拡散層の極性とは異なる
極性を有し、当該極性が前記ゲート電極に印加される電
圧により反転しないように形成された単数又は複数の張
出し層とを備えたものである。
の発明にかかる半導体装置は、半導体基板上に形成され
たゲート電極と、前記ゲート電極に対応した前記半導体
基板の表面領域に形成されたチャネル層と、前記半導体
基板の表面領域であって前記チャネル層の両側に形成さ
れた一対の不純物拡散層と、前記一対の不純物拡散層に
接触するとともに、前記不純物拡散層の極性とは異なる
極性を有し、当該極性が前記ゲート電極に印加される電
圧により反転しないように形成された単数又は複数の張
出し層とを備えたものである。
【００１４】また、請求項２記載の発明にかかる半導体
装置は、上記請求項１記載の発明において、前記張出し
層に係わる降伏電圧を、前記チャネル層に係わる降伏電
圧よりも低くしたものである。
装置は、上記請求項１記載の発明において、前記張出し
層に係わる降伏電圧を、前記チャネル層に係わる降伏電
圧よりも低くしたものである。
【００１５】また、請求項３記載の発明にかかる半導体
装置は、上記請求項１又は請求項２に記載の発明におい
て、前記張出し層は、前記半導体基板の表面領域に形成
されたものである。
装置は、上記請求項１又は請求項２に記載の発明におい
て、前記張出し層は、前記半導体基板の表面領域に形成
されたものである。
【００１６】また、請求項４記載の発明にかかる半導体
装置は、上記請求項３に記載の発明において、前記一対
の不純物拡散層は、ソース側不純物拡散層とドレイン側
不純物拡散層とであり、前記張出し層は、前記ソース側
不純物拡散層、前記チャネル層を順次貫通して、前記ド
レイン側不純物拡散層に接触するものである。
装置は、上記請求項３に記載の発明において、前記一対
の不純物拡散層は、ソース側不純物拡散層とドレイン側
不純物拡散層とであり、前記張出し層は、前記ソース側
不純物拡散層、前記チャネル層を順次貫通して、前記ド
レイン側不純物拡散層に接触するものである。
【００１７】また、請求項５記載の発明にかかる半導体
装置は、上記請求項１又は請求項２に記載の発明におい
て、前記張出し層は、前記半導体基板の表面領域の下層
に形成されたものである。
装置は、上記請求項１又は請求項２に記載の発明におい
て、前記張出し層は、前記半導体基板の表面領域の下層
に形成されたものである。
【００１８】また、請求項６記載の発明にかかる半導体
装置は、上記請求項５に記載の発明において、前記一対
の不純物拡散層は、ソース側不純物拡散層とドレイン側
不純物拡散層とであり、前記張出し層は、前記表面領域
における前記ソース側不純物拡散層と前記チャネル層と
前記ドレイン側不純物拡散層とに接触するものである。
装置は、上記請求項５に記載の発明において、前記一対
の不純物拡散層は、ソース側不純物拡散層とドレイン側
不純物拡散層とであり、前記張出し層は、前記表面領域
における前記ソース側不純物拡散層と前記チャネル層と
前記ドレイン側不純物拡散層とに接触するものである。
【００１９】また、請求項７記載の発明にかかる半導体
装置は、上記請求項１〜請求項６のいずれかに記載の発
明において、前記半導体基板を、ＳＯＩ基板としたもの
である。
装置は、上記請求項１〜請求項６のいずれかに記載の発
明において、前記半導体基板を、ＳＯＩ基板としたもの
である。
【００２０】また、請求項８記載の発明にかかる半導体
装置は、上記請求項１〜請求項７のいずれかに記載の発
明において、前記一対の不純物拡散層は、それぞれ、Ｎ
＋拡散層又はＰ＋拡散層と、Ｎ−拡散層又はＰ−拡散層
とからなり、前記張出し層は、Ｐ＋拡散層又はＮ＋拡散
層からなるものである。
装置は、上記請求項１〜請求項７のいずれかに記載の発
明において、前記一対の不純物拡散層は、それぞれ、Ｎ
＋拡散層又はＰ＋拡散層と、Ｎ−拡散層又はＰ−拡散層
とからなり、前記張出し層は、Ｐ＋拡散層又はＮ＋拡散
層からなるものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。なお、各図中、同
一または相当する部分には同一の符号を付しており、そ
の重複説明は適宜に簡略化ないし省略する。
いて図面を参照して詳細に説明する。なお、各図中、同
一または相当する部分には同一の符号を付しており、そ
の重複説明は適宜に簡略化ないし省略する。
【００２２】実施の形態１．図１〜図４にて、この発明
の実施の形態１について詳細に説明する。図１は、この
発明の実施の形態１を示す半導体装置の概略上面図であ
る。図２は図１の半導体装置におけるＸ−Ｘ断面を示す
概略断面図であり、図３は図１の半導体装置におけるＹ
−Ｙ断面を示す概略断面図である。また、図４は、図３
の半導体装置におけるＷ−Ｗ断面を示す概略断面図であ
る。
の実施の形態１について詳細に説明する。図１は、この
発明の実施の形態１を示す半導体装置の概略上面図であ
る。図２は図１の半導体装置におけるＸ−Ｘ断面を示す
概略断面図であり、図３は図１の半導体装置におけるＹ
−Ｙ断面を示す概略断面図である。また、図４は、図３
の半導体装置におけるＷ−Ｗ断面を示す概略断面図であ
る。
【００２３】図１〜図４において、Ｓはソース電極、Ｇ
はゲート電極、Ｄはドレイン電極、１ａはソース電極Ｓ
の下方であって半導体基板の表面領域に形成されたＮ−
拡散層（ソース側不純物拡散層）、１ｂはドレイン電極
Ｄの下方であって半導体基板の表面領域に形成されたＮ
−拡散層（ドレイン側不純物拡散層）、２ａはソース電
極Ｓの直下であって半導体基板の表面領域にＮ−拡散層
１ａに隣接して形成されたＮ＋拡散層（ソース側不純物
拡散層）、２ｂはドレイン電極Ｄの直下であって半導体
基板の表面領域にＮ−拡散層１ｂに隣接して形成された
Ｎ＋拡散層（ドレイン側不純物拡散層）、５はゲート電
極Ｇにゲート電圧を印加しても極性が反転しないように
形成された張出しＰ＋層（張出し層）、７はゲート電極
Ｇ及びゲート絶縁膜の下方であって両側に２つのＮ−拡
散層１ａ、１ｂを有する領域を備えたチャネルＰ層（チ
ャネル層）を示す。
はゲート電極、Ｄはドレイン電極、１ａはソース電極Ｓ
の下方であって半導体基板の表面領域に形成されたＮ−
拡散層（ソース側不純物拡散層）、１ｂはドレイン電極
Ｄの下方であって半導体基板の表面領域に形成されたＮ
−拡散層（ドレイン側不純物拡散層）、２ａはソース電
極Ｓの直下であって半導体基板の表面領域にＮ−拡散層
１ａに隣接して形成されたＮ＋拡散層（ソース側不純物
拡散層）、２ｂはドレイン電極Ｄの直下であって半導体
基板の表面領域にＮ−拡散層１ｂに隣接して形成された
Ｎ＋拡散層（ドレイン側不純物拡散層）、５はゲート電
極Ｇにゲート電圧を印加しても極性が反転しないように
形成された張出しＰ＋層（張出し層）、７はゲート電極
Ｇ及びゲート絶縁膜の下方であって両側に２つのＮ−拡
散層１ａ、１ｂを有する領域を備えたチャネルＰ層（チ
ャネル層）を示す。
【００２４】ここで、半導体基板の表面領域に形成され
たＮ−拡散層１ａ、１ｂ、Ｎ＋拡散層２ａ、２ｂにて、
一対の不純物拡散層をなす。また、図１に示すように、
張出しＰ＋層５は、装置の短手方向におけるほぼ中央部
に形成されている。また、図３に示すように、張出しＰ
＋層５は、半導体基板の表面領域に形成されている。詳
しくは、張出しＰ＋層５は、ソース電極Ｓに一端が接触
し、ソース側のＮ＋拡散層２ａ、Ｎ−拡散層１ａ、半導
体基板の表面領域におけるチャネル層７を順次貫通し
て、さらにドレイン側のＮ−拡散層１ｂを貫通して、Ｎ
＋拡散層２ｂに他端が接触する。
たＮ−拡散層１ａ、１ｂ、Ｎ＋拡散層２ａ、２ｂにて、
一対の不純物拡散層をなす。また、図１に示すように、
張出しＰ＋層５は、装置の短手方向におけるほぼ中央部
に形成されている。また、図３に示すように、張出しＰ
＋層５は、半導体基板の表面領域に形成されている。詳
しくは、張出しＰ＋層５は、ソース電極Ｓに一端が接触
し、ソース側のＮ＋拡散層２ａ、Ｎ−拡散層１ａ、半導
体基板の表面領域におけるチャネル層７を順次貫通し
て、さらにドレイン側のＮ−拡散層１ｂを貫通して、Ｎ
＋拡散層２ｂに他端が接触する。
【００２５】また、張出しＰ＋層５は低抵抗であるとと
もに、張出しＰ＋層５に係わる降伏電圧が、チャネル層
７に係わる降伏電圧よりも低くなるように形成される。
具体的には、例えば、半導体基板の表面領域におけるチ
ャネルＰ層７における不純物添加量を１０１７個／ｃｍ
３とし、張出しＰ＋層５における不純物添加量を１０
１８〜１０１９個／ｃｍ３として、不純物プロファイル
を最適化する。これにより、図２に示すＡ領域の耐圧
が、図３に示すＢ領域の耐圧よりも大きくなることにな
る。
もに、張出しＰ＋層５に係わる降伏電圧が、チャネル層
７に係わる降伏電圧よりも低くなるように形成される。
具体的には、例えば、半導体基板の表面領域におけるチ
ャネルＰ層７における不純物添加量を１０１７個／ｃｍ
３とし、張出しＰ＋層５における不純物添加量を１０
１８〜１０１９個／ｃｍ３として、不純物プロファイル
を最適化する。これにより、図２に示すＡ領域の耐圧
が、図３に示すＢ領域の耐圧よりも大きくなることにな
る。
【００２６】詳しくは、ＭＯＳトランジスタのドレイン
電極Ｄに正電圧を印加して、ソース電極Ｓ、ゲート電極
Ｇに０Ｖを印加する。このとき、ＭＯＳトランジスタの
耐圧は、図２に示すドレイン側のＮ−拡散層１ｂとチャ
ネルＰ層７との境界部分（図２のＡ領域である。）にて
決定される。また、張出しＰ＋層とＮ＋拡散層２ｂとか
らなるＰＮ型ダイオードの耐圧は、張出しＰ＋層５とＮ
＋拡散層２ｂとの境界部分（図３のＢ領域であり、Ｐ／
Ｎ接合部である。）にて決定される。そして、このＰＮ
型ダイオードの特性は、ＰＮ間に所定量以上の電流が流
れると、先に説明したＭＯＳトランジスタとは異なり、
１次降伏のみが生じるものである。すなわち、ＰＮ型ダ
イオードは、１次降伏の後に、２次降伏を生じることな
く、熱暴走も生じない。
電極Ｄに正電圧を印加して、ソース電極Ｓ、ゲート電極
Ｇに０Ｖを印加する。このとき、ＭＯＳトランジスタの
耐圧は、図２に示すドレイン側のＮ−拡散層１ｂとチャ
ネルＰ層７との境界部分（図２のＡ領域である。）にて
決定される。また、張出しＰ＋層とＮ＋拡散層２ｂとか
らなるＰＮ型ダイオードの耐圧は、張出しＰ＋層５とＮ
＋拡散層２ｂとの境界部分（図３のＢ領域であり、Ｐ／
Ｎ接合部である。）にて決定される。そして、このＰＮ
型ダイオードの特性は、ＰＮ間に所定量以上の電流が流
れると、先に説明したＭＯＳトランジスタとは異なり、
１次降伏のみが生じるものである。すなわち、ＰＮ型ダ
イオードは、１次降伏の後に、２次降伏を生じることな
く、熱暴走も生じない。
【００２７】以上のように構成された半導体装置におけ
る動作について、説明する。本実施の形態１の半導体装
置は、ソース電極Ｓとドレイン電極Ｄとの間にソース・
ドレイン間電圧を印加するとともに、ゲート電極Ｇにゲ
ート電圧を印加することで、ソース電極Ｓとドレイン電
極Ｄとの間に電流が流れて、通常のトランジスタと同様
に機能する。このとき、ゲート電極Ｇに印加したゲート
電圧により、２つのＮ−拡散層１ａ、１ｂに挟まれたチ
ャンネルＰ層７の極性は反転する。これに対して、張出
しＰ ＋層５は、低抵抗体であり、ゲート電極Ｇにゲート
電圧を印加しても極性はＰ型のままである。
る動作について、説明する。本実施の形態１の半導体装
置は、ソース電極Ｓとドレイン電極Ｄとの間にソース・
ドレイン間電圧を印加するとともに、ゲート電極Ｇにゲ
ート電圧を印加することで、ソース電極Ｓとドレイン電
極Ｄとの間に電流が流れて、通常のトランジスタと同様
に機能する。このとき、ゲート電極Ｇに印加したゲート
電圧により、２つのＮ−拡散層１ａ、１ｂに挟まれたチ
ャンネルＰ層７の極性は反転する。これに対して、張出
しＰ ＋層５は、低抵抗体であり、ゲート電極Ｇにゲート
電圧を印加しても極性はＰ型のままである。
【００２８】そして、ドレイン電極Ｄにかかる正電圧を
さらに大きくして、ソース電極Ｓとドレイン電極Ｄとの
間に流れる電流が大きくなると、図３を参照して、張出
しＰ ＋層５とＮ＋拡散層２ｂとの間の１次降伏のみが発
生する。このように、本実施の形態１の半導体装置によ
れば、ソース・ドレイン間電流が大きくなったときに、
ＭＯＳトランジスタとしてではなく、ＰＮダイオードと
して機能することになる。したがって、ＭＯＳトランジ
スタに特有の寄生トランジスタの動作が抑止されて、半
導体装置の素子破壊を防ぎ、高い安全動作領域（ＡＳ
Ｏ）を確保することができる。
さらに大きくして、ソース電極Ｓとドレイン電極Ｄとの
間に流れる電流が大きくなると、図３を参照して、張出
しＰ ＋層５とＮ＋拡散層２ｂとの間の１次降伏のみが発
生する。このように、本実施の形態１の半導体装置によ
れば、ソース・ドレイン間電流が大きくなったときに、
ＭＯＳトランジスタとしてではなく、ＰＮダイオードと
して機能することになる。したがって、ＭＯＳトランジ
スタに特有の寄生トランジスタの動作が抑止されて、半
導体装置の素子破壊を防ぎ、高い安全動作領域（ＡＳ
Ｏ）を確保することができる。
【００２９】さらに、図４を参照して、ホットキャリア
が、ドレイン領域近傍の高電界領域、すなわちチャネル
Ｐ層７とドレイン側のＮ−拡散層１ｂとの間で発生した
場合には、ホットキャリアは図４中の矢印で示す方向に
移動することになる。すなわち、ゲート端部で発生した
ホットキャリアとしてのホールは、チャネルＰ層側では
なく、ゲート電極Ｇ直下に設けられた低抵抗の張出しＰ
＋層５側に移動する。このように、本実施の形態１の半
導体装置は、低抵抗の張出しＰ＋層５がアンテナとなっ
て、ホットキャリアをソース電極Ｓに向けて引き出すこ
とが可能となるために、チャネルＰ層７の電位変動を低
減して、寄生バイポーラ・トランジスタの動作を抑止す
ることができる。
が、ドレイン領域近傍の高電界領域、すなわちチャネル
Ｐ層７とドレイン側のＮ−拡散層１ｂとの間で発生した
場合には、ホットキャリアは図４中の矢印で示す方向に
移動することになる。すなわち、ゲート端部で発生した
ホットキャリアとしてのホールは、チャネルＰ層側では
なく、ゲート電極Ｇ直下に設けられた低抵抗の張出しＰ
＋層５側に移動する。このように、本実施の形態１の半
導体装置は、低抵抗の張出しＰ＋層５がアンテナとなっ
て、ホットキャリアをソース電極Ｓに向けて引き出すこ
とが可能となるために、チャネルＰ層７の電位変動を低
減して、寄生バイポーラ・トランジスタの動作を抑止す
ることができる。
【００３０】以上説明したように、本実施の形態１のよ
うに構成された半導体装置においては、降伏やホットキ
ャリアの発生による寄生バイポーラ・トランジスタの動
作がなく、素子破壊のない信頼性の高い半導体装置を提
供することができる。
うに構成された半導体装置においては、降伏やホットキ
ャリアの発生による寄生バイポーラ・トランジスタの動
作がなく、素子破壊のない信頼性の高い半導体装置を提
供することができる。
【００３１】なお、本実施の形態１では、Ｎチャネル型
のＭＯＳトランジスタについて説明したが、Ｐチャネル
型のＭＯＳトランジスタについても本発明を適用するこ
とができる。すなわち、Ｎ型のチャネル層、その両端に
形成される一対のＰ型の拡散層を備えたＭＯＳトランジ
スタであっても、一対のＰ型拡散層に接触するＮ＋型の
張出し層を形成することができる。そして、その場合に
も、本実施の形態１と同様の効果を奏することになる。
のＭＯＳトランジスタについて説明したが、Ｐチャネル
型のＭＯＳトランジスタについても本発明を適用するこ
とができる。すなわち、Ｎ型のチャネル層、その両端に
形成される一対のＰ型の拡散層を備えたＭＯＳトランジ
スタであっても、一対のＰ型拡散層に接触するＮ＋型の
張出し層を形成することができる。そして、その場合に
も、本実施の形態１と同様の効果を奏することになる。
【００３２】実施の形態２．図５にて、この発明の実施
の形態２について詳細に説明する。図５は、この発明の
実施の形態２を示す半導体装置の概略上面図である。本
実施の形態２は、張出しＰ＋層が複数設けられている点
が、前記実施の形態１と相違する。
の形態２について詳細に説明する。図５は、この発明の
実施の形態２を示す半導体装置の概略上面図である。本
実施の形態２は、張出しＰ＋層が複数設けられている点
が、前記実施の形態１と相違する。
【００３３】図５において、Ｓはソース電極、Ｇはゲー
ト電極、Ｄはドレイン電極、１ａ、１ｂはＮ−拡散層、
２ａ、２ｂはＮ＋拡散層、５ａ〜５ｃはゲート電極Ｇに
ゲート電圧を印加しても極性が反転しないように形成さ
れた張出しＰ＋層を示す。
ト電極、Ｄはドレイン電極、１ａ、１ｂはＮ−拡散層、
２ａ、２ｂはＮ＋拡散層、５ａ〜５ｃはゲート電極Ｇに
ゲート電圧を印加しても極性が反転しないように形成さ
れた張出しＰ＋層を示す。
【００３４】ここで、図５に示すように、３つの張出し
Ｐ＋層５ａ〜５ｃが、半導体装置の能動部に相当する中
央部（張出しＰ＋層５ａである。）と、フィールド境界
部に相当する両端部（張出しＰ＋層５ｂ、５ｃであ
る。）とに、それぞれ、装置短手方向に対して等間隔に
形成されている。そして、３つの張出しＰ＋層５ａ〜５
ｃは、それぞれ、前記実施の形態１における張出しＰ＋
層５と同様に形成されている。すなわち、図５におい
て、３つの張出しＰ＋層５ａ〜５ｃに係わる切断面は、
それぞれ、先に述べた図３に示す断面と同様になる。ま
た、３つの張出しＰ＋層５ａ〜５ｃ以外の領域に係わる
切断面は、それぞれ、先に述べた図２に示す断面と同様
になる。
Ｐ＋層５ａ〜５ｃが、半導体装置の能動部に相当する中
央部（張出しＰ＋層５ａである。）と、フィールド境界
部に相当する両端部（張出しＰ＋層５ｂ、５ｃであ
る。）とに、それぞれ、装置短手方向に対して等間隔に
形成されている。そして、３つの張出しＰ＋層５ａ〜５
ｃは、それぞれ、前記実施の形態１における張出しＰ＋
層５と同様に形成されている。すなわち、図５におい
て、３つの張出しＰ＋層５ａ〜５ｃに係わる切断面は、
それぞれ、先に述べた図３に示す断面と同様になる。ま
た、３つの張出しＰ＋層５ａ〜５ｃ以外の領域に係わる
切断面は、それぞれ、先に述べた図２に示す断面と同様
になる。
【００３５】以上のように構成された半導体装置は、前
記実施の形態１と同様に動作することになる。特に、本
実施の形態２では、複数の張出しＰ＋層５ａ〜５ｃを備
えているために、ソース・ドレイン間電流が大きくなっ
たときに、ＭＯＳトランジスタによる２次降伏を抑える
ＰＮダイオードとしての機能が助長されることになる。
さらに、ゲート端部で発生したホットキャリアについて
も、複数の張出しＰ＋層５ａ〜５ｃ側への移動が促進さ
れることになる。すなわち、本実施の形態２の半導体装
置は、ＭＯＳトランジスタの降伏後の電流量が確保され
るとともに、ホットキャリアの引き抜きも容易となり、
安定した動作が可能となる。
記実施の形態１と同様に動作することになる。特に、本
実施の形態２では、複数の張出しＰ＋層５ａ〜５ｃを備
えているために、ソース・ドレイン間電流が大きくなっ
たときに、ＭＯＳトランジスタによる２次降伏を抑える
ＰＮダイオードとしての機能が助長されることになる。
さらに、ゲート端部で発生したホットキャリアについて
も、複数の張出しＰ＋層５ａ〜５ｃ側への移動が促進さ
れることになる。すなわち、本実施の形態２の半導体装
置は、ＭＯＳトランジスタの降伏後の電流量が確保され
るとともに、ホットキャリアの引き抜きも容易となり、
安定した動作が可能となる。
【００３６】以上説明したように、本実施の形態２のよ
うに構成された半導体装置においては、前記実施の形態
１と同様に、降伏やホットキャリアの発生による寄生バ
イポーラ・トランジスタの動作がなく、素子破壊のない
信頼性の高い半導体装置を提供することができる。な
お、本実施の形態２では、３つの張出しＰ＋層５ａ〜５
ｃを、半導体装置の短手方向に対して等間隔に設けた
が、張出しＰ＋層の個数や、配置の間隔については、こ
れに限定されることはない。
うに構成された半導体装置においては、前記実施の形態
１と同様に、降伏やホットキャリアの発生による寄生バ
イポーラ・トランジスタの動作がなく、素子破壊のない
信頼性の高い半導体装置を提供することができる。な
お、本実施の形態２では、３つの張出しＰ＋層５ａ〜５
ｃを、半導体装置の短手方向に対して等間隔に設けた
が、張出しＰ＋層の個数や、配置の間隔については、こ
れに限定されることはない。
【００３７】実施の形態３．図６にて、この発明の実施
の形態３について詳細に説明する。図６は、この発明の
実施の形態３を示す半導体装置の概略断面図である。本
実施の形態３は、張出しＰ＋層が半導体基板の表面領域
の下層に設けられている点が、前記実施の形態１と相違
する。なお、本実施の形態３における半導体装置の上面
図は、先に説明した図９とほぼ同様となる。そして、図
９の半導体装置について、装置短手方向のほぼ中央部に
おける断面は、図６に示す断面になる。他方、装置短手
方向の中央部以外における断面は、図２に示す断面にな
る。
の形態３について詳細に説明する。図６は、この発明の
実施の形態３を示す半導体装置の概略断面図である。本
実施の形態３は、張出しＰ＋層が半導体基板の表面領域
の下層に設けられている点が、前記実施の形態１と相違
する。なお、本実施の形態３における半導体装置の上面
図は、先に説明した図９とほぼ同様となる。そして、図
９の半導体装置について、装置短手方向のほぼ中央部に
おける断面は、図６に示す断面になる。他方、装置短手
方向の中央部以外における断面は、図２に示す断面にな
る。
【００３８】図６において、Ｓはソース電極、Ｇはゲー
ト電極、Ｄはドレイン電極、１ａ、１ｂはＮ−拡散層、
２ａ、２ｂはＮ＋拡散層、５は半導体基板の表面領域の
下層に設けられた張出しＰ＋層、７はチャネルＰ層を示
す。ここで、図６に示すように、張出しＰ＋層５は、ソ
ース電極Ｓ直下に形成されたチャネルＰ層７と、ソース
側のＮ＋拡散層２ａ及びＮ−拡散層１ａと、ゲート電極
Ｇ直下に形成されたチャネルＰ層７と、ドレイン側のＮ
−拡散層１ｂとに接触するように設けられている。
ト電極、Ｄはドレイン電極、１ａ、１ｂはＮ−拡散層、
２ａ、２ｂはＮ＋拡散層、５は半導体基板の表面領域の
下層に設けられた張出しＰ＋層、７はチャネルＰ層を示
す。ここで、図６に示すように、張出しＰ＋層５は、ソ
ース電極Ｓ直下に形成されたチャネルＰ層７と、ソース
側のＮ＋拡散層２ａ及びＮ−拡散層１ａと、ゲート電極
Ｇ直下に形成されたチャネルＰ層７と、ドレイン側のＮ
−拡散層１ｂとに接触するように設けられている。
【００３９】さらに、ゲート電圧が印加されたときにチ
ャネル層７の反転が確実に行われて、ＭＯＳトランジス
タの機能が損なわれないように、張出しＰ＋層５の位置
（深さである。）が定められている。また、張出しＰ＋
層５は、例えば、イオン注入法や、エピタキシャル成長
法等により、形成されるものである。
ャネル層７の反転が確実に行われて、ＭＯＳトランジス
タの機能が損なわれないように、張出しＰ＋層５の位置
（深さである。）が定められている。また、張出しＰ＋
層５は、例えば、イオン注入法や、エピタキシャル成長
法等により、形成されるものである。
【００４０】以上のように構成された半導体装置は、前
記実施の形態１と同様に動作することになる。すなわ
ち、図６の矢印を参照して、張出しＰ＋層５は、ＰＮダ
イオードの一部として機能する。そして、ソース・ドレ
イン間電流が大きくなったときに、一次降伏のみが発生
する。さらに、ゲート端部で発生したホットキャリア
は、張出しＰ＋層５を介して、ソース電極Ｓ側へ移動す
る。特に、本実施の形態３では、半導体基板の表面領域
の下層に張出しＰ＋層５を備えているために、ゲート電
極Ｇ直下に形成されるチャネルＰ層７の領域を減ずるこ
となく、実効ゲート幅を確保することができる。したが
って、本実施の形態３によれば、充分なドレイン電流が
確保されたＭＯＳトランジスタを構成することができ
る。
記実施の形態１と同様に動作することになる。すなわ
ち、図６の矢印を参照して、張出しＰ＋層５は、ＰＮダ
イオードの一部として機能する。そして、ソース・ドレ
イン間電流が大きくなったときに、一次降伏のみが発生
する。さらに、ゲート端部で発生したホットキャリア
は、張出しＰ＋層５を介して、ソース電極Ｓ側へ移動す
る。特に、本実施の形態３では、半導体基板の表面領域
の下層に張出しＰ＋層５を備えているために、ゲート電
極Ｇ直下に形成されるチャネルＰ層７の領域を減ずるこ
となく、実効ゲート幅を確保することができる。したが
って、本実施の形態３によれば、充分なドレイン電流が
確保されたＭＯＳトランジスタを構成することができ
る。
【００４１】以上説明したように、本実施の形態３のよ
うに構成された半導体装置においては、前記各実施の形
態と同様に、降伏やホットキャリアの発生による寄生バ
イポーラ・トランジスタの動作がなく、素子破壊のない
信頼性の高い半導体装置を提供することができる。
うに構成された半導体装置においては、前記各実施の形
態と同様に、降伏やホットキャリアの発生による寄生バ
イポーラ・トランジスタの動作がなく、素子破壊のない
信頼性の高い半導体装置を提供することができる。
【００４２】実施の形態４．図７、図８にて、この発明
の実施の形態４について詳細に説明する。図７は、この
発明の実施の形態４を示す半導体装置の概略断面図であ
る。また、図８は、図７の半導体装置における別の断面
を示す概略断面図である。本実施の形態４は、半導体基
板としてＳＯＩ基板が設けられている点が、前記実施の
形態１と相違する。なお、本実施の形態４における半導
体装置の上面図は、先に説明した図１とほぼ同様とな
る。そして、図１の半導体装置について、装置短手方向
のほぼ中央部における断面（Ｙ−Ｙ断面である。）は、
図８に示す断面になる。他方、装置短手方向の中央部以
外における断面（Ｘ−Ｘ断面である。）は、図７に示す
断面になる。
の実施の形態４について詳細に説明する。図７は、この
発明の実施の形態４を示す半導体装置の概略断面図であ
る。また、図８は、図７の半導体装置における別の断面
を示す概略断面図である。本実施の形態４は、半導体基
板としてＳＯＩ基板が設けられている点が、前記実施の
形態１と相違する。なお、本実施の形態４における半導
体装置の上面図は、先に説明した図１とほぼ同様とな
る。そして、図１の半導体装置について、装置短手方向
のほぼ中央部における断面（Ｙ−Ｙ断面である。）は、
図８に示す断面になる。他方、装置短手方向の中央部以
外における断面（Ｘ−Ｘ断面である。）は、図７に示す
断面になる。
【００４３】図７、図８において、Ｓはソース電極、Ｇ
はゲート電極、Ｄはドレイン電極、１ａ、１ｂはＮ−拡
散層、２ａ、２ｂはＮ＋拡散層、５は張出しＰ＋層、７
はチャネルＰ層、１０はＳｉＯ２等からなる絶縁体層、
１１はＰ型のシリコン基板を示す。このように、本実施
の形態４では、半導体基板がＳＯＩ（Silicon On Insul
ator）基板となっている。
はゲート電極、Ｄはドレイン電極、１ａ、１ｂはＮ−拡
散層、２ａ、２ｂはＮ＋拡散層、５は張出しＰ＋層、７
はチャネルＰ層、１０はＳｉＯ２等からなる絶縁体層、
１１はＰ型のシリコン基板を示す。このように、本実施
の形態４では、半導体基板がＳＯＩ（Silicon On Insul
ator）基板となっている。
【００４４】そして、図７に示すように、絶縁体層１０
上のゲート電極Ｇに対応した位置にはチャネルＰ層７が
設けられており、チャネルＰ層７の両側には一対の不純
物拡散層１ａ、１ｂ、２ａ、２ｂが設けられている。ま
た、図８に示すように、張出しＰ＋層５は、絶縁体層１
０上に形成される。そして、張出しＰ＋層５は、ソース
電極Ｓに一端が接触し、ソース側のＮ＋拡散層２ａ、Ｎ
−拡散層１ａ、ＳＯＩ基板のチャネル層７を順次貫通し
て、さらにドレイン側のＮ−拡散層１ｂを貫通して、Ｎ
＋拡散層２ｂに他端が接触する。
上のゲート電極Ｇに対応した位置にはチャネルＰ層７が
設けられており、チャネルＰ層７の両側には一対の不純
物拡散層１ａ、１ｂ、２ａ、２ｂが設けられている。ま
た、図８に示すように、張出しＰ＋層５は、絶縁体層１
０上に形成される。そして、張出しＰ＋層５は、ソース
電極Ｓに一端が接触し、ソース側のＮ＋拡散層２ａ、Ｎ
−拡散層１ａ、ＳＯＩ基板のチャネル層７を順次貫通し
て、さらにドレイン側のＮ−拡散層１ｂを貫通して、Ｎ
＋拡散層２ｂに他端が接触する。
【００４５】以上のように構成された半導体装置は、前
記実施の形態１と同様に動作することになる。すなわ
ち、張出しＰ＋層５は、ソース・ドレイン間電流が大き
くなったときに、ＭＯＳトランジスタによる２次降伏を
抑えるＰＮダイオードの一部として機能する。このＰＮ
ダイオードの耐圧は、前記各実施の形態と同様に、ＭＯ
Ｓトランジスタ部の耐圧よりも小さい。さらに、ゲート
端部で発生したホットキャリアは、張出しＰ＋層５を介
して、ソース電極Ｓ側へ移動する。
記実施の形態１と同様に動作することになる。すなわ
ち、張出しＰ＋層５は、ソース・ドレイン間電流が大き
くなったときに、ＭＯＳトランジスタによる２次降伏を
抑えるＰＮダイオードの一部として機能する。このＰＮ
ダイオードの耐圧は、前記各実施の形態と同様に、ＭＯ
Ｓトランジスタ部の耐圧よりも小さい。さらに、ゲート
端部で発生したホットキャリアは、張出しＰ＋層５を介
して、ソース電極Ｓ側へ移動する。
【００４６】このように、本実施の形態４では、ＳＯＩ
基板の表面領域の一部に張出しＰ＋層５を形成したもの
である。これにより、下層に絶縁体層１０を備えたチャ
ネルＰ層７に固定した電位を与えて、チャネル層７の電
位が安定して、素子破壊の発生を抑止することができ
る。
基板の表面領域の一部に張出しＰ＋層５を形成したもの
である。これにより、下層に絶縁体層１０を備えたチャ
ネルＰ層７に固定した電位を与えて、チャネル層７の電
位が安定して、素子破壊の発生を抑止することができ
る。
【００４７】以上説明したように、本実施の形態４のよ
うに構成された半導体装置においては、前記各実施の形
態と同様に、降伏やホットキャリアの発生による寄生バ
イポーラ・トランジスタの動作がなく、素子破壊のない
信頼性の高い半導体装置を提供することができる。
うに構成された半導体装置においては、前記各実施の形
態と同様に、降伏やホットキャリアの発生による寄生バ
イポーラ・トランジスタの動作がなく、素子破壊のない
信頼性の高い半導体装置を提供することができる。
【００４８】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
【００４９】
【発明の効果】本発明は以上のように構成されているの
で、降伏やホットキャリアの発生による寄生バイポーラ
・トランジスタの動作がなく、素子破壊のない信頼性の
高い半導体装置を提供することができる。
で、降伏やホットキャリアの発生による寄生バイポーラ
・トランジスタの動作がなく、素子破壊のない信頼性の
高い半導体装置を提供することができる。
【図１】 この発明の実施の形態１における半導体装置
を示す概略上面図である。
を示す概略上面図である。
【図２】 図１の半導体装置におけるＸ−Ｘ断面を示す
概略断面図である。
概略断面図である。
【図３】 図１の半導体装置におけるＹ−Ｙ断面を示す
概略断面図である。
概略断面図である。
【図４】 図３の半導体装置におけるＷ−Ｗ断面を示す
概略断面図である。
概略断面図である。
【図５】 この発明の実施の形態２における半導体装置
を示す概略上面図である。
を示す概略上面図である。
【図６】 この発明の実施の形態３における半導体装置
を示す概略断面図である。
を示す概略断面図である。
【図７】 この発明の実施の形態４における半導体装置
を示す概略断面図である。
を示す概略断面図である。
【図８】 図７の半導体装置における別の断面を示す概
略断面図である。
略断面図である。
【図９】 従来の半導体装置を示す概略上面図である。
【図１０】 図９の半導体装置におけるＺ−Ｚ断面を示
す概略断面図である。
す概略断面図である。
【図１１】 図９の半導体装置が素子破壊に至るまでの
ソース・ドレイン間の電流と電圧との関係を示すＩ−Ｖ
線図である。
ソース・ドレイン間の電流と電圧との関係を示すＩ−Ｖ
線図である。
１ａ Ｎ−拡散層（ソース側不純物拡散層）、
１ｂ Ｎ−拡散層（ドレイン側不純物拡散層）、
２ａ Ｎ＋拡散層（ソース側不純物拡散層）、
２ｂ Ｎ＋拡散層（ドレイン側不純物拡散層）、
５、５ａ〜５ｃ 張出しＰ＋層（張出し層）、
７ チャネルＰ層（チャネル層）、
１０ 絶縁体層、 １１ シリコン基板、Ｓ ソース電
極、 Ｇ ゲート電極、 Ｄ ドレイン電極。
極、 Ｇ ゲート電極、 Ｄ ドレイン電極。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F110 AA21 CC02 DD05 DD13 GG22
GG23 GG34 GG36 HJ06 HM04
HM12 HM15
5F140 AA17 AA23 AC36 BB12 BB13
BH10 BH12 BH15 BH30 BH38
BH39 BH43 BH47
Claims (8)
- 【請求項１】 半導体基板上に形成されたゲート電極
と、 前記ゲート電極に対応した前記半導体基板の表面領域に
形成されたチャネル層と、 前記半導体基板の表面領域であって前記チャネル層の両
側に形成された一対の不純物拡散層と、 前記一対の不純物拡散層に接触するとともに、前記不純
物拡散層の極性とは異なる極性を有し、当該極性が前記
ゲート電極に印加される電圧により反転しないように形
成された単数又は複数の張出し層とを備えたことを特徴
とする半導体装置。 - 【請求項２】 前記張出し層に係わる降伏電圧は、前記
チャネル層に係わる降伏電圧よりも低いことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記張出し層は、前記半導体基板の表面
領域に形成されたことを特徴とする請求項１又は請求項
２に記載の半導体装置。 - 【請求項４】 前記一対の不純物拡散層は、ソース側不
純物拡散層とドレイン側不純物拡散層とであり、 前記張出し層は、前記ソース側不純物拡散層、前記チャ
ネル層を順次貫通して、前記ドレイン側不純物拡散層に
接触することを特徴とする請求項３に記載の半導体装
置。 - 【請求項５】 前記張出し層は、前記半導体基板の表面
領域の下層に形成されたことを特徴とする請求項１又は
請求項２に記載の半導体装置。 - 【請求項６】 前記一対の不純物拡散層は、ソース側不
純物拡散層とドレイン側不純物拡散層とであり、 前記張出し層は、前記表面領域における前記ソース側不
純物拡散層と前記チャネル層と前記ドレイン側不純物拡
散層とに接触することを特徴とする請求項５に記載の半
導体装置。 - 【請求項７】 前記半導体基板は、ＳＯＩ基板であるこ
とを特徴とする請求項１〜請求項６のいずれかに記載の
半導体装置。 - 【請求項８】 前記一対の不純物拡散層は、それぞれ、
Ｎ＋拡散層又はＰ＋拡散層と、Ｎ−拡散層又はＰ−拡散
層とからなり、 前記張出し層は、Ｐ＋拡散層又はＮ＋拡散層からなるこ
とを特徴とする請求項１〜請求項７のいずれかに記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373229A JP2003174162A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373229A JP2003174162A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174162A true JP2003174162A (ja) | 2003-06-20 |
Family
ID=19181984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373229A Pending JP2003174162A (ja) | 2001-12-06 | 2001-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004095583A3 (en) * | 2003-04-16 | 2004-12-16 | Raytheon Co | Radiation-hardened transistor fabricated by modified cmos process |
| JP2007141916A (ja) * | 2005-11-15 | 2007-06-07 | Renesas Technology Corp | 半導体装置 |
| CN113066857A (zh) * | 2021-03-24 | 2021-07-02 | 中国科学技术大学 | 高品质因数氧化镓晶体管及其制备方法 |
-
2001
- 2001-12-06 JP JP2001373229A patent/JP2003174162A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004095583A3 (en) * | 2003-04-16 | 2004-12-16 | Raytheon Co | Radiation-hardened transistor fabricated by modified cmos process |
| JP2007141916A (ja) * | 2005-11-15 | 2007-06-07 | Renesas Technology Corp | 半導体装置 |
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