JPH02249277A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02249277A JPH02249277A JP7111089A JP7111089A JPH02249277A JP H02249277 A JPH02249277 A JP H02249277A JP 7111089 A JP7111089 A JP 7111089A JP 7111089 A JP7111089 A JP 7111089A JP H02249277 A JPH02249277 A JP H02249277A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の構造に関する。
従来の半導体装置は第二図に示すような構造をしていて
、一般にラテラル型のＤＭＯ８と呼ばれる高耐圧素子の
構造で、１は第一の第一導電型の半導体基板、３は第一
の第二導電型の高濃度不純物拡散層、４は第二の第一導
電型の低濃度不純物拡散層、５はゲート電極、６は配線
、７は保護膜、８は眉間絶縁膜、９はゲート絶縁膜、１
０は第二の第二導電型の低濃度不純物拡散層、をそれぞ
れ示している。
、一般にラテラル型のＤＭＯ８と呼ばれる高耐圧素子の
構造で、１は第一の第一導電型の半導体基板、３は第一
の第二導電型の高濃度不純物拡散層、４は第二の第一導
電型の低濃度不純物拡散層、５はゲート電極、６は配線
、７は保護膜、８は眉間絶縁膜、９はゲート絶縁膜、１
０は第二の第二導電型の低濃度不純物拡散層、をそれぞ
れ示している。
［発明が解決しようとする課題］
しかし前述の従来構造では、高耐圧化しようとすればゲ
ートから第二の第一導電型の低濃度不純物拡散層にくる
まれていない第一の第二導電型高濃度不純物拡散層（ド
レイン）までの距離を、第二の第一導電型の低濃度不純
物拡散層にくるまれている高濃度不純物拡散層（ソース
）からの空乏層の厚さ以上にデザインする必要があり、
平面的に相当な面積を有し、集積化がむずかしいという
問題点を有する。
ートから第二の第一導電型の低濃度不純物拡散層にくる
まれていない第一の第二導電型高濃度不純物拡散層（ド
レイン）までの距離を、第二の第一導電型の低濃度不純
物拡散層にくるまれている高濃度不純物拡散層（ソース
）からの空乏層の厚さ以上にデザインする必要があり、
平面的に相当な面積を有し、集積化がむずかしいという
問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯ８を提供することにある。
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯ８を提供することにある。
［課題を解決するための手段］
本発明の半導体装置は、
１）ａ）第一の第一導電型の半導体基板上に少なくとも
一つ以上の溝を有し、 ｂ）該溝を隔てて第一の第二導電型の高濃度不純物拡散
層を有し、 Ｃ）該第二導電型の高濃度不純物拡散層の片側はこれを
囲むように第二の第一導電型の低濃度不純物拡散層を有
し、 ｄ）該第二の第一導電型導電型の低湯度不純物拡散層に
オーバーラツプしてゲート絶縁膜を介してゲート電極を
有し、 ｅ）前記溝は第二の第二導電型の低能度不純物層でかこ
まれており、 ｆ）前記溝は、絶縁物で埋められて成ることを特徴とす
る。
一つ以上の溝を有し、 ｂ）該溝を隔てて第一の第二導電型の高濃度不純物拡散
層を有し、 Ｃ）該第二導電型の高濃度不純物拡散層の片側はこれを
囲むように第二の第一導電型の低濃度不純物拡散層を有
し、 ｄ）該第二の第一導電型導電型の低湯度不純物拡散層に
オーバーラツプしてゲート絶縁膜を介してゲート電極を
有し、 ｅ）前記溝は第二の第二導電型の低能度不純物層でかこ
まれており、 ｆ）前記溝は、絶縁物で埋められて成ることを特徴とす
る。
［作用］
本発明の上記の構成によれば、ゲート・ドレイン間の距
離を半導体基板内に稼ぐことができるため極端に高集積
化することが可能となる。
離を半導体基板内に稼ぐことができるため極端に高集積
化することが可能となる。
［実施例］
以下実施例に基づき詳細に説明する。第−図及び第２図
は、本発明の実施例における半導体装置の実施例を示す
主要断面図で、１は半導体基板、２は絶縁膜、３は第一
の第二導電型の高濃度不純物拡散層、４は第二の第一導
電型の低濃度不純物拡散層、５はゲート電極、６は配線
、７は保護膜、８は眉間絶縁膜、９はゲート絶縁膜、１
０は第二の第二導電型の低濃度不純物拡散層、をそれぞ
れ示している。
は、本発明の実施例における半導体装置の実施例を示す
主要断面図で、１は半導体基板、２は絶縁膜、３は第一
の第二導電型の高濃度不純物拡散層、４は第二の第一導
電型の低濃度不純物拡散層、５はゲート電極、６は配線
、７は保護膜、８は眉間絶縁膜、９はゲート絶縁膜、１
０は第二の第二導電型の低濃度不純物拡散層、をそれぞ
れ示している。
ラテラル型のＤＭＯ８では、第二の第一導電型の低湯度
不純物拡散層にくるまれていない第一の第二導電型の高
濃度不純物拡散層（ドレイン）と第二の第一導電型の低
濃度不純物拡散層にくるまれている第一の第二導電型の
高湯度不純物拡散層（ソース）が存在し、第二の第一導
電型の低濃度不純物拡散層をチャンネルとしてゲート絶
縁膜を介してゲート電極をオーバーラツプして形成する
。
不純物拡散層にくるまれていない第一の第二導電型の高
濃度不純物拡散層（ドレイン）と第二の第一導電型の低
濃度不純物拡散層にくるまれている第一の第二導電型の
高湯度不純物拡散層（ソース）が存在し、第二の第一導
電型の低濃度不純物拡散層をチャンネルとしてゲート絶
縁膜を介してゲート電極をオーバーラツプして形成する
。
本実施例ではゲート端からドレインの距離を基板方向に
とっており、ソースからの空乏層の広がりの影響を受け
にくくなっている。そのため高密度の集積化がおこなわ
れている。
とっており、ソースからの空乏層の広がりの影響を受け
にくくなっている。そのため高密度の集積化がおこなわ
れている。
つぎに、本構成を実現するための工程を説明する。まず
半導体基板として、例えば第一の第一・導電型の基板と
してＰ型シリコン基板に重直に溝を形成し、第二の第二
導電型の不純物として例えばリンを溝中に形成する。こ
の際不純物はリンに限定されるわけではない。
半導体基板として、例えば第一の第一・導電型の基板と
してＰ型シリコン基板に重直に溝を形成し、第二の第二
導電型の不純物として例えばリンを溝中に形成する。こ
の際不純物はリンに限定されるわけではない。
つぎに、化学気層成長法（ＣＶＤ）によって絶縁物とし
て、例えば酸化シリコンを成長させ、エッチバックによ
って溝内にのみ残す。この際絶縁物としては酸化シリコ
ン番ご限定されるわけではない。
て、例えば酸化シリコンを成長させ、エッチバックによ
って溝内にのみ残す。この際絶縁物としては酸化シリコ
ン番ご限定されるわけではない。
ついで、ソースを形成したい任意の溝に囲まれた領域に
第二の第一導電型の不純物としてＰ型の例えばボロンを
拡散する。この際不純物はボロンに限定されるわけでは
ない。
第二の第一導電型の不純物としてＰ型の例えばボロンを
拡散する。この際不純物はボロンに限定されるわけでは
ない。
ついで、溝のソースに接する面の絶縁物を第二の第一導
電型の不純物の深さより若干深くなるようにエツチング
除去し、ゲート絶縁物として酸化膜を形成する。この際
ゲート絶縁膜は酸化膜に限定されるわけではない。
電型の不純物の深さより若干深くなるようにエツチング
除去し、ゲート絶縁物として酸化膜を形成する。この際
ゲート絶縁膜は酸化膜に限定されるわけではない。
ついで、ゲート材料として多結晶シリコン膜をＣＶＤに
よって形成し、エツチングしてゲート電極を形成する。
よって形成し、エツチングしてゲート電極を形成する。
ゲート材料も多結晶シリコンに限定されるわけではない
。
。
ついで、第一の第二導電型の不純物としてＮ型の例えば
砒素をソース及びドレイン領域に拡散する。この際不純
物は砒素に限定されるわけではない。
砒素をソース及びドレイン領域に拡散する。この際不純
物は砒素に限定されるわけではない。
ついで、配線や保護膜を形成して半導体装置が完成する
。
。
ここでは不純物を限定してＮチャンネル型の素子を形成
しているが、第−及び第二導電型の不純物が入れ替わっ
てもＰチャンネル型の素子が形成される。
しているが、第−及び第二導電型の不純物が入れ替わっ
てもＰチャンネル型の素子が形成される。
また、ゲートは第２図の様に溝中に埋め込み形成するこ
とも可能である。
とも可能である。
以上のような構成によって、ゲートからドレインの距離
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果もあり、
高信頼性の半導体装置を得た。
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果もあり、
高信頼性の半導体装置を得た。
高集積化することが可能となった。また溝は隣接する素
子を分離する効果もあり、高信頼性の半導体装置を得た
。
子を分離する効果もあり、高信頼性の半導体装置を得た
。
［発明の効果］
以上述べたように本発明によれば、溝に沿って空乏層が
広がるために、ゲート・ドレイン間の距離を半導体基板
内に稼ぐことができるため極端に
広がるために、ゲート・ドレイン間の距離を半導体基板
内に稼ぐことができるため極端に
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図は、本発明の半導体装置の一実施例を示す主要断
面図。 第３図は、従来の半導体装置を示す主要断面図。 ・・・ 第一の第−導電型低能度不純物拡散層 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名 １ ・・・ 第一の第一導電型の半導体基板２ ・・・
絶縁物 ３ ・・・ 第一の第二導電型の高濃度不純物拡散層 ４ ・・・ 第二の第一導電型の低濃度不純物拡散層 ５ ・・・ ゲート電極 ６ ・・・ 配線 ７ ・・・ 保３１ｍ ８ ・・・ 層間絶縁膜 ９ ・・・ ゲート絶縁膜
面図。 第２図は、本発明の半導体装置の一実施例を示す主要断
面図。 第３図は、従来の半導体装置を示す主要断面図。 ・・・ 第一の第−導電型低能度不純物拡散層 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名 １ ・・・ 第一の第一導電型の半導体基板２ ・・・
絶縁物 ３ ・・・ 第一の第二導電型の高濃度不純物拡散層 ４ ・・・ 第二の第一導電型の低濃度不純物拡散層 ５ ・・・ ゲート電極 ６ ・・・ 配線 ７ ・・・ 保３１ｍ ８ ・・・ 層間絶縁膜 ９ ・・・ ゲート絶縁膜
Claims (1)
- （１）ａ）第一の第一導電型の半導体基板上に少なくと
も一つ以上の溝を有し、 ｂ）該溝を隔てて第一の第二導電型の高濃度不純物拡散
層を有し、 ｃ）該第二導電型の高濃度不純物拡散層の片側はこれを
囲むように第二の第一導電型の低濃度不純物拡散層を有
し、 ｄ）該第二の第一導電型導電型の低濃度不純物拡散層に
オーバーラップしてゲート絶縁膜を介してゲート電極を
有し、 ｅ）前記溝は第二の第二導電型の低能度不純物層でかこ
まれており、 ｆ）前記溝は、絶縁物で埋められて成ることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111089A JPH02249277A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111089A JPH02249277A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249277A true JPH02249277A (ja) | 1990-10-05 |
Family
ID=13451086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111089A Pending JPH02249277A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249277A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550396A (en) * | 1992-01-24 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Vertical field effect transistor with a trench structure |
| US5744847A (en) * | 1994-12-27 | 1998-04-28 | United Microelectronics Corporation | Polysilicon trench and buried wall device structures |
| FR2770687A1 (fr) * | 1997-11-04 | 1999-05-07 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| JP2006060224A (ja) * | 2004-08-18 | 2006-03-02 | Agere Systems Inc | 強化された遮蔽構造を備えた金属酸化膜半導体デバイス |
| JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーｍｏｓトランジスタおよびその製造方法 |
-
1989
- 1989-03-23 JP JP7111089A patent/JPH02249277A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550396A (en) * | 1992-01-24 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Vertical field effect transistor with a trench structure |
| US5744847A (en) * | 1994-12-27 | 1998-04-28 | United Microelectronics Corporation | Polysilicon trench and buried wall device structures |
| FR2770687A1 (fr) * | 1997-11-04 | 1999-05-07 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| JP2006060224A (ja) * | 2004-08-18 | 2006-03-02 | Agere Systems Inc | 強化された遮蔽構造を備えた金属酸化膜半導体デバイス |
| JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーｍｏｓトランジスタおよびその製造方法 |
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