JP2004335633A - 半導体集積回路 - Google Patents
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Abstract
【課題】外部からのサージ等によるMOSFETの破壊を防止できる半導体集積回路を実現する。
【解決手段】車載用パワーICを構成するNchMOSFET20において、P+層6aをN+ソース層7aよりも深くN+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成している。
【選択図】 図1
【解決手段】車載用パワーICを構成するNchMOSFET20において、P+層6aをN+ソース層7aよりも深くN+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成している。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、MOS型或いはCMOS型集積回路に係わり、特に、パワーMOSFETやIGBT等のパワー素子とMOSFETとを有するパワーICと称される半導体集積回路に関する。
【0002】
【従来の技術】
近年、電力用のパワーMOSFETやIGBT等のパワー素子と、パッシブ素子及びMOSFETからなる周辺回路や制御回路等を1チップ上に集積したパワーICと呼ばれる半導体集積回路が各種提案されている。
【0003】
この種の半導体集積回路としては、図7及び図8に示すものが知られている(例えば、特許文献1参照。)。
【0004】
図7は、車載用パワーICを示す基本回路構成図、図8はこのICを構成するMOS及びパワーMOSFETを示す断面模式図である。
【0005】
この特許文献1に開示された車載用パワーIC100では、図7に示すように、電源端子101、入力端子102及び接地端子103等の端子と、パッシブ素子及びNchMOSFET110からなる制御回路111及びゲート電圧昇圧回路112と、電力負荷のスイッチング用としてのパワーMOSFET120から構成されている。
【0006】
そして、このパワーIC100は、ソースフォロワ方式で、負荷130がパワーMOSFET120のソースと接地端子103の間に接続され、パワーMOSFET120のドレインが電源端子101に接続され、パワーMOSFET120のゲート端子には、ゲート・ソース間電圧を充分確保するために制御回路111の出力電圧をゲート電圧昇圧回路112により昇圧した昇圧電圧が与えられる。
【0007】
次に、このパワーIC100を構成するNchMOSFET110及びパワーMOSFET120では、図8に示すように、N+層201上にN層202が形成されたシリコン基板203のN層202表面には、図中の左側にNchMOSFET110が形成され、右側にパワーMOSFET120が形成されている。
【0008】
このNchMOSFET110は、N層202表面にPウエル層205を形成し、このPウェル層205表面に、P+層206a、N+ソース層207a、及びN+ドレイン層208を形成してなる。一方、パワーMOSFET120は、N層202表面の他の部分にP層204を形成し、このp層204表面にP+層206b及びN+ソース層207bをそれぞれ形成してなる。
【0009】
ここで、P+層206aの一方端とN+ソース層207aの一方端は接して形成されている。
【0010】
そして、N+ソース層207aからN+ドレイン層208に至るチャネル領域を含む領域上と、N+ソース層207b及びP層204からN層202に至るチャネル領域を含む領域上には、それぞれゲート絶縁膜209を介してゲート電極210a、210bが形成されている。
【0011】
このゲート電極210a、210bを覆う絶縁膜211に、コンタクト開口部212a、212b、212cがそれぞれP+層206a、206b、N+ソース層207a、207b、及びN+ドレイン層208の一部を露出するように設けられている。
【0012】
この露出されたP+層206a、206b、N+ソース層207a、207b、及びN+ドレイン層208に、それぞれNchMOSソース電極213、NchMOSドレイン電極214、及びパワーMOSソース電極215が形成されている。
【0013】
また、シリコン基板203のN+層201の裏面には、パワーMOSドレイン電極216が形成されている。
【0014】
上記車載用パワーIC100においては、一般のパワーIC以上に外部からのサージによる素子の破壊及び特性劣化に対するサージ耐量改善要求が強く、図示していないが、パワーMOSFET120のゲートとドレイン間、及びゲートとソース間に、ポリシリコンダイオードを複数個設けたり、電源端子101、入力端子102及び接地端子103等の端子に、ポリシリコンダイオード等のダイオード、及び抵抗素子等からなるサージ破壊防止回路を設け、サージ耐量を改善している。
【0015】
【特許文献1】
特公平6−85441号公報(13頁、第10図(B))
【0016】
【発明が解決しようとする課題】
上述した半導体集積回路おいては、パワーMOSFET120に、ダイオードを複数個設けたり、電源端子101、入力端子102及び接地端子103等の端子に、サージ破壊防止回路を設けることにより、車載用等の厳しいサージ耐量要求に対応している。
【0017】
ところが、制御回路111及びゲート電圧昇圧回路112を構成するNchMOSFET110には、動作マージン及びスイッチング動作速度が劣化するため、サージ保護素子等を挿入できない。
【0018】
このため、パワーIC100の各端子からのサージ及びパワーMOSFET120の動作時に発生するキャリア等による寄生トランジスタ、または寄生サイリスタ動作等によって、MOSFETの破壊や特性劣化が発生する等の問題を有している。
【0019】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、外部からのサージ等によるMOSFETの破壊を防止できる半導体集積回路を提供することにある。
【0020】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の半導体集積回路は、第1導電型の半導体基板の一主面に選択的に設けられた第2導電型のウエル層と、このウエル層表面に選択的に設けられた第1導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層間の前記ウエル層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース層のチャンネル側を除いた部分とオーバラップして前記ウエル層表面に選択的に設けられ、前記ソース層より深く、且つ前記ウェル層よりも高濃度に形成された第2導電型の高濃度層と、前記半導体基板の一主面の他の領域に形成されたパワー素子とを具備することを特徴とする。
【0021】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【0022】
(第1の実施の形態)
まず、本発明の第1の実施の形態に係わる半導体集積回路について、図面を参照して説明する。図1は車載用パワーICを構成するNchMOSFET及びパワーMOSFETを示す断面図である。
【0023】
本実施の形態では、NchMOSFET20及びパワーMOSFET21で構成される車載用パワーICにおいて、NchMOSFET20のサージ耐量を向上させるためにソース部分の構造を変えている。
【0024】
車載用パワーICを構成するNchMOSFET20及びパワーMOSFET21では、図1に示すように、N+層1上にN−層2が形成されたシリコン基板3のN−層2表面に、図中の左側にNchMOSFET20が形成され、右側にパワーMOSFET21形成されている。
【0025】
このNchMOSFET20は、N−層2の表面にPウエル層5を形成し、このPウェル層5表面に、P+層6a、N+ソース層7a、及びN+ドレイン層8一方、パワーMOSFET21は、N−層2の表面の他の部分にP層4を形成し、このP層4表面に、P+層6b及びN+ソース層7bをそれぞれ形成している。
【0026】
ここでは、Pウェル層5及びP層4は、同時に形成され、その深さ及び濃度は同一である。また、このP+層6a、6bは、同時に形成され、その深さ及び濃度は同一であり、更に、N+ソース層7a、7b及びN+ドレイン層8も、同時に形成され、その深さ及び濃度は同一である。P+層6aは、N+ソース層7a及びN+ドレイン層8よりも深く、且つPウエル層5よりも浅く形成されている。
【0027】
そして、P+層6aは、N+ソース層7aのチャネル領域側の側面以外の部分とオーバーラップして形成され、その表面濃度は、Pウェル層5の表面濃度より高くなっている。また、このP+層6aは、チャネル領域長(N+ソース層7aとN+ドレイン層8を横切る方向と直交する方向)に沿ってN+ソース層7a全長に渡ってオーバラップしている。
【0028】
なお、このP+層6aは、Pウエル層5よりも浅く形成しているが、Pウエル層5と同じ深さ、或いはPウエル層5より深く形成してもよい。また、このP+層6aをN+ソース層7aのチャンネル領域側の側端までオーバーラップ、即ちN+ソース層7aのチャンネル領域側の側面以外の全面部とオーバラップさせてもよい。
【0029】
そして、N+ソース層7aからN+ドレイン層8に至るチャネル領域を含む領域上と、N+ソース層7b及びP層4からN−層2に至るチャネル領域を含む領域上と、一方のN+ソース層7b及びP層4から、N−層2を介して他方のN+ソース層7b及びP層4に至るチャネル領域を含む領域上には、それぞれゲート絶縁膜9を介してN+多結晶シリコン膜からなるゲート電極10a、10bが形成されている。
【0030】
このゲート電極10a、10bを覆う絶縁膜11に、コンタクト開口部12a、12b、12cが、それぞれP+層6a、6b、N+ソース層7a、7b、及びN+ドレイン層8の一部を露出するように設けられている。ここで、コンタクト開口部12aは、N+ソース層7a及びP+層6aに跨って形成されている。
【0031】
この露出されたP+層6a、6b、N+ソース層7a、7b、及びNドレイン層8に、それぞれNchMOSソース電極13、NchMOSドレイン電極14、及びパワーMOSソース電極15が形成されている。また、シリコン基板3の裏面のN+層1には、パワーMOSドレイン電極16が形成されている。
【0032】
次に、NchMOSFET20のP+層6aとN+ソース層7aとの関係について、図2を用いて説明する。
【0033】
図2に示すように、ゲート電極10aは、チャネル領域とこのチャネル領域の両側のN+ソース層7a及びN+ドレイン層8の一部に跨って形成され、P+層6aは、N+ソース層7aのチャネル側の側面以外としかもゲート電極10aに沿ってN+ソース層7a全長に渡ってオーバーラップして形成されている。そして、コンタクト開口部12aは、N+ソース層7a及びP+層6aに跨って、しかもその一部を露出するように形成され、またコンタクト開口部12bは、N+ドレイン層8の一部を露出するように形成されている。
【0034】
上記車載用パワーICにおいては、パワーMOSFETには、従来と同様に、ゲートとドレイン間、及びゲートとドレイン間に、フィールド上に形成されたポリシリコンダイオードを複数個直列に設け、一方、入出力を含めた各端子には、フィールド上に形成されたポリシリコンダイオード等のダイオード、及び抵抗素子等からなるサージ破壊防止回路を設けるために、車載用パワーICに要求されるサージ耐量、例えば±25KVに対してパワードライバ及び端子部分のサージ耐量を十分高くでき、この部分での破壊、或いは特性劣化は発生する恐れは極めて少ない。
【0035】
次に、上述したNchMOSFET20の寄生トランジスタ動作について、図3を用いて説明する。図3は、車載用パワーICの端子等からのサージによって発生する寄生トランジスタ動作を示す説明図である。
【0036】
図3に示すように、この寄生NPNトランジスタ80は、パワーMOSFET21のドレイン電極16がコレクタ電極、N+層1及びN−層2からなるシリコン基板3がコレクタ層、NchMOSFET20のソース電極13におけるP+層6aとのコンタクト部分がベース電極、Pウエル層5及びP+層6aがベース層、NchMOSFET20のソース電極13におけるN+ソース層7aとのコンタクト部分がエミッタ電極、N+ソース層7aがエミッタ層として働く。そして、ベース抵抗81値は、Pウエル5領域で、コレクタ抵抗82値は、N−層2領域で、それぞれ決まる。
【0037】
外部からのサージが電源端子を介してパワーMOSFET21のドレイン電極16に印加されると、まず、N+層1及びN−層2からなるシリコン基板3とPウエル5間のPN接合がブレークダウンして、ホットキャリアである正孔が発生する。次に、この正孔が寄生NPNトランジスタ80のベース抵抗81を流れる際に、寄生NPNトランジスタ80のベース電位を上昇させる。続いて、この電位がある一定値以上になるとこの寄生NPNトランジスタ80がオンして、瞬時に電流が流れる。
【0038】
特に、このN+ソース層7aとP+層6aがオーバーラップして形成されていない場合には、この寄生NPNトランジスタ80の電流増幅率hfeが大きくなり、大きな電流が流れるので、NchMOSソース電極13のN+ソース層7aとのコンタクト部分等が破壊に至る。
【0039】
しかし、上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aを、N+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。このため、サージによって発生する寄生NPNトランジスタ80の電流を大幅に抑制することができる。
【0040】
従って、この電流抑制により、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので、車載用パワーIC等のサージ耐量が大幅に向上する。
【0041】
(第2の実施の形態)
次に、本発明の第2の実施の形態に係わる半導体集積回路について、図4を参照して説明する。図4(a)は、NchMOSFETの断面図、図4(b)は、NchMOSFETの拡大上面図である。
【0042】
本実施の形態では、第1の実施の形態のP+層6aの形状を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【0043】
即ち、図4に示すように、P+層6aは、N+ソース層7aの一部、チャネル領域、及びN+ドレイン層8の周辺を取り囲むガードリング構造に形成している。
【0044】
上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aを、N+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。
【0045】
更に、P+層6aをN+ドレイン層8を含めNchMOSFET20周辺を取り囲んで形成しているので、ベース電位の浮きも抑制できる。
【0046】
このため、サージによって発生する寄生NPNトランジスタ80電流を大幅に抑制することができる。
【0047】
従って、この電流抑制により、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので、第1の実施の形態と同様に車載用パワーIC等のサージ耐量が大幅に向上する。
【0048】
(第3の実施の形態)
次に、本発明の第3の実施の形態に係わる半導体集積回路について、図5を参照して説明する。図5は、NchMOSFETの上面図である。
【0049】
本実施の形態では、第1の実施の形態のコンタクト開口部12aの個数を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【0050】
即ち、図5に示すように、P+層6a及びN+ソース層7aに跨って、その一部を露出するコンタクト開口部12dを複数個形成している。各コンタクト開口部12dは、ゲート電極10aに沿って同一間隔及び同一の大きさに形成している。
【0051】
上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aをN+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。このため、サージによって発生する寄生NPNトランジスタ80電流を大幅に抑制することができる。
【0052】
更に、P+層6a及びN+ソース層7aの一部を露出するコンタクト開口部12dが複数個形成されているので、ソースコンタクト部での電流集中も緩和することができる。
【0053】
従って、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので第1の実施の形態と同様に車載用パワーIC等のサージ耐量が大幅に向上する。
【0054】
(第4の実施の形態)
次に、本発明の第4の実施の形態に係わる半導体集積回路について、図6を参照して説明する。図6(a)は、NchMOSFETの断面図、図6(b)は、NchMOSFETの拡大上面図である。
【0055】
本実施の形態では、第1の実施の形態のソースコンタクト開口部の形状を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【0056】
即ち、図6に示すように、P+層6a及びN+ソース層7aの一部をそれぞれ露出するように、別々にコンタクト開口部12e、12fを形成している。この開口部12e、12fは、図3で説明した第1の実施の形態のコンタクト開口部12aよりも小さく形成している。
【0057】
上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aをN+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。このため、サージによって発生する寄生NPNトランジスタ80電流を大幅に抑制することができる。
【0058】
更に、P+層6a及びN+ソース層7aの一部をそれぞれ露出するように、別々にコンタクト開口部12e、12fを形成しているので、N+ソース層7aのソースコンタクト部を流れる電流も低減できる。
【0059】
従って、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので第1の実施の形態と同様に車載用パワーIC等のサージ耐量が大幅に向上する。
【0060】
上記実施の形態では、外部からのサージによるNchMOSFETの劣化或いは破壊について説明しているが、外部からのサージ或いは車載用パワーIC等の集積回路内部で発生するノイズによって発生する寄生トランジスタ或いは寄生サイリスタ動作によるNchMOSFETの誤動作に対しても有効である。
【0061】
本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【0062】
例えば、上記実施の形態では、シリコン基板を用いた半導体集積回路について説明したが、SOI(Silicon On Insulator)型の半導体集積回路にも適用できる。
【0063】
また、第1乃至4の実施の形態では、NchMOSFET20のN+ソース層7aとN+ドレイン層8の濃度は同一であるが、寄生NPNトランジスタの電流増幅率hfeを低下させるために、N+ソース層7aの濃度をN+ドレイン層8の濃度よりも低下させてもよい。
【0064】
そして、NchMOSFETとPchMOSFETからなるCMOSにおいて、NchMOSFETのソース部分をN+ソース層より深く、且つ低濃度のP+層をオーバーラップして形成してもよい。
【0065】
また、車載用パワーIC分野ばかりでなく、パワーMOSFETまたはIGBTと、NMOSFETまたはCMOSから構成される一般のパワーICにも適用できる。
【0066】
更に、ソースとサブが同一電位のNMOS構成のデジタルIC/LSI、ソースとサブが同一電位のPMOS構成のデジタルIC/LSI、CMOSからなるデジタルIC/LSIのNMOS部分、またはCMOSからなるアナログデジタルIC/LSIのデジタル部のNMOS部分にも適用できる。
【0067】
【発明の効果】
本発明によれば、外部からのサージ等によるMOSFETの破壊を防止できる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係わる半導体集積回路装置を示す断面図。
【図2】本発明の第1の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す上面図。
【図3】本発明の第1の実施の形態に係わる半導体集積回路装置の寄生トランジスタ動作を示す説明図。
【図4】本発明の第2の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す図であり、図4(a)はその断面図、図4(b)はその拡大上面図。
【図5】本発明の第3の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す上面図。
【図6】本発明の第4の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す図であり、図6(a)はその断面図、図6(b)はその拡大上面図。
【図7】一般的な車載用パワーICを示す基本回路構成図。
【図8】従来の半導体集積回路装置を示す断面模式図。
【符号の説明】
1、201 N+層
2 N−層
3、203 シリコン基板
4、204 P層
5、205 Pウエル層
6a、6b、206a、206b P+層
7a、7b、207a、207b N+ソース層
8、208 N+ドレイン層
9 ゲート絶縁膜
10a、10b、210a、210b、 ゲート電極
11、211 絶縁膜
12a、12b、12c、12d、12e、12f、212a、212b、212c コンタクト開口部
13、213 NchMOSソース電極
14、214 NchMOSドレイン電極
15、215 パワーMOSソース電極
16、216 パワーMOSドレイン電極
20、110 NchMOSFET
21、120 パワーMOSFET
80 寄生NPNトランジスタ
81 ベース抵抗
82 コレクタ抵抗
100 パワーIC
101 電源端子
102 入力端子
103 接地端子
111 制御回路
112 ゲート電圧昇圧回路
130 負荷
202 N層
【発明の属する技術分野】
本発明は、MOS型或いはCMOS型集積回路に係わり、特に、パワーMOSFETやIGBT等のパワー素子とMOSFETとを有するパワーICと称される半導体集積回路に関する。
【0002】
【従来の技術】
近年、電力用のパワーMOSFETやIGBT等のパワー素子と、パッシブ素子及びMOSFETからなる周辺回路や制御回路等を1チップ上に集積したパワーICと呼ばれる半導体集積回路が各種提案されている。
【0003】
この種の半導体集積回路としては、図7及び図8に示すものが知られている(例えば、特許文献1参照。)。
【0004】
図7は、車載用パワーICを示す基本回路構成図、図8はこのICを構成するMOS及びパワーMOSFETを示す断面模式図である。
【0005】
この特許文献1に開示された車載用パワーIC100では、図7に示すように、電源端子101、入力端子102及び接地端子103等の端子と、パッシブ素子及びNchMOSFET110からなる制御回路111及びゲート電圧昇圧回路112と、電力負荷のスイッチング用としてのパワーMOSFET120から構成されている。
【0006】
そして、このパワーIC100は、ソースフォロワ方式で、負荷130がパワーMOSFET120のソースと接地端子103の間に接続され、パワーMOSFET120のドレインが電源端子101に接続され、パワーMOSFET120のゲート端子には、ゲート・ソース間電圧を充分確保するために制御回路111の出力電圧をゲート電圧昇圧回路112により昇圧した昇圧電圧が与えられる。
【0007】
次に、このパワーIC100を構成するNchMOSFET110及びパワーMOSFET120では、図8に示すように、N+層201上にN層202が形成されたシリコン基板203のN層202表面には、図中の左側にNchMOSFET110が形成され、右側にパワーMOSFET120が形成されている。
【0008】
このNchMOSFET110は、N層202表面にPウエル層205を形成し、このPウェル層205表面に、P+層206a、N+ソース層207a、及びN+ドレイン層208を形成してなる。一方、パワーMOSFET120は、N層202表面の他の部分にP層204を形成し、このp層204表面にP+層206b及びN+ソース層207bをそれぞれ形成してなる。
【0009】
ここで、P+層206aの一方端とN+ソース層207aの一方端は接して形成されている。
【0010】
そして、N+ソース層207aからN+ドレイン層208に至るチャネル領域を含む領域上と、N+ソース層207b及びP層204からN層202に至るチャネル領域を含む領域上には、それぞれゲート絶縁膜209を介してゲート電極210a、210bが形成されている。
【0011】
このゲート電極210a、210bを覆う絶縁膜211に、コンタクト開口部212a、212b、212cがそれぞれP+層206a、206b、N+ソース層207a、207b、及びN+ドレイン層208の一部を露出するように設けられている。
【0012】
この露出されたP+層206a、206b、N+ソース層207a、207b、及びN+ドレイン層208に、それぞれNchMOSソース電極213、NchMOSドレイン電極214、及びパワーMOSソース電極215が形成されている。
【0013】
また、シリコン基板203のN+層201の裏面には、パワーMOSドレイン電極216が形成されている。
【0014】
上記車載用パワーIC100においては、一般のパワーIC以上に外部からのサージによる素子の破壊及び特性劣化に対するサージ耐量改善要求が強く、図示していないが、パワーMOSFET120のゲートとドレイン間、及びゲートとソース間に、ポリシリコンダイオードを複数個設けたり、電源端子101、入力端子102及び接地端子103等の端子に、ポリシリコンダイオード等のダイオード、及び抵抗素子等からなるサージ破壊防止回路を設け、サージ耐量を改善している。
【0015】
【特許文献1】
特公平6−85441号公報(13頁、第10図(B))
【0016】
【発明が解決しようとする課題】
上述した半導体集積回路おいては、パワーMOSFET120に、ダイオードを複数個設けたり、電源端子101、入力端子102及び接地端子103等の端子に、サージ破壊防止回路を設けることにより、車載用等の厳しいサージ耐量要求に対応している。
【0017】
ところが、制御回路111及びゲート電圧昇圧回路112を構成するNchMOSFET110には、動作マージン及びスイッチング動作速度が劣化するため、サージ保護素子等を挿入できない。
【0018】
このため、パワーIC100の各端子からのサージ及びパワーMOSFET120の動作時に発生するキャリア等による寄生トランジスタ、または寄生サイリスタ動作等によって、MOSFETの破壊や特性劣化が発生する等の問題を有している。
【0019】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、外部からのサージ等によるMOSFETの破壊を防止できる半導体集積回路を提供することにある。
【0020】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の半導体集積回路は、第1導電型の半導体基板の一主面に選択的に設けられた第2導電型のウエル層と、このウエル層表面に選択的に設けられた第1導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層間の前記ウエル層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース層のチャンネル側を除いた部分とオーバラップして前記ウエル層表面に選択的に設けられ、前記ソース層より深く、且つ前記ウェル層よりも高濃度に形成された第2導電型の高濃度層と、前記半導体基板の一主面の他の領域に形成されたパワー素子とを具備することを特徴とする。
【0021】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【0022】
(第1の実施の形態)
まず、本発明の第1の実施の形態に係わる半導体集積回路について、図面を参照して説明する。図1は車載用パワーICを構成するNchMOSFET及びパワーMOSFETを示す断面図である。
【0023】
本実施の形態では、NchMOSFET20及びパワーMOSFET21で構成される車載用パワーICにおいて、NchMOSFET20のサージ耐量を向上させるためにソース部分の構造を変えている。
【0024】
車載用パワーICを構成するNchMOSFET20及びパワーMOSFET21では、図1に示すように、N+層1上にN−層2が形成されたシリコン基板3のN−層2表面に、図中の左側にNchMOSFET20が形成され、右側にパワーMOSFET21形成されている。
【0025】
このNchMOSFET20は、N−層2の表面にPウエル層5を形成し、このPウェル層5表面に、P+層6a、N+ソース層7a、及びN+ドレイン層8一方、パワーMOSFET21は、N−層2の表面の他の部分にP層4を形成し、このP層4表面に、P+層6b及びN+ソース層7bをそれぞれ形成している。
【0026】
ここでは、Pウェル層5及びP層4は、同時に形成され、その深さ及び濃度は同一である。また、このP+層6a、6bは、同時に形成され、その深さ及び濃度は同一であり、更に、N+ソース層7a、7b及びN+ドレイン層8も、同時に形成され、その深さ及び濃度は同一である。P+層6aは、N+ソース層7a及びN+ドレイン層8よりも深く、且つPウエル層5よりも浅く形成されている。
【0027】
そして、P+層6aは、N+ソース層7aのチャネル領域側の側面以外の部分とオーバーラップして形成され、その表面濃度は、Pウェル層5の表面濃度より高くなっている。また、このP+層6aは、チャネル領域長(N+ソース層7aとN+ドレイン層8を横切る方向と直交する方向)に沿ってN+ソース層7a全長に渡ってオーバラップしている。
【0028】
なお、このP+層6aは、Pウエル層5よりも浅く形成しているが、Pウエル層5と同じ深さ、或いはPウエル層5より深く形成してもよい。また、このP+層6aをN+ソース層7aのチャンネル領域側の側端までオーバーラップ、即ちN+ソース層7aのチャンネル領域側の側面以外の全面部とオーバラップさせてもよい。
【0029】
そして、N+ソース層7aからN+ドレイン層8に至るチャネル領域を含む領域上と、N+ソース層7b及びP層4からN−層2に至るチャネル領域を含む領域上と、一方のN+ソース層7b及びP層4から、N−層2を介して他方のN+ソース層7b及びP層4に至るチャネル領域を含む領域上には、それぞれゲート絶縁膜9を介してN+多結晶シリコン膜からなるゲート電極10a、10bが形成されている。
【0030】
このゲート電極10a、10bを覆う絶縁膜11に、コンタクト開口部12a、12b、12cが、それぞれP+層6a、6b、N+ソース層7a、7b、及びN+ドレイン層8の一部を露出するように設けられている。ここで、コンタクト開口部12aは、N+ソース層7a及びP+層6aに跨って形成されている。
【0031】
この露出されたP+層6a、6b、N+ソース層7a、7b、及びNドレイン層8に、それぞれNchMOSソース電極13、NchMOSドレイン電極14、及びパワーMOSソース電極15が形成されている。また、シリコン基板3の裏面のN+層1には、パワーMOSドレイン電極16が形成されている。
【0032】
次に、NchMOSFET20のP+層6aとN+ソース層7aとの関係について、図2を用いて説明する。
【0033】
図2に示すように、ゲート電極10aは、チャネル領域とこのチャネル領域の両側のN+ソース層7a及びN+ドレイン層8の一部に跨って形成され、P+層6aは、N+ソース層7aのチャネル側の側面以外としかもゲート電極10aに沿ってN+ソース層7a全長に渡ってオーバーラップして形成されている。そして、コンタクト開口部12aは、N+ソース層7a及びP+層6aに跨って、しかもその一部を露出するように形成され、またコンタクト開口部12bは、N+ドレイン層8の一部を露出するように形成されている。
【0034】
上記車載用パワーICにおいては、パワーMOSFETには、従来と同様に、ゲートとドレイン間、及びゲートとドレイン間に、フィールド上に形成されたポリシリコンダイオードを複数個直列に設け、一方、入出力を含めた各端子には、フィールド上に形成されたポリシリコンダイオード等のダイオード、及び抵抗素子等からなるサージ破壊防止回路を設けるために、車載用パワーICに要求されるサージ耐量、例えば±25KVに対してパワードライバ及び端子部分のサージ耐量を十分高くでき、この部分での破壊、或いは特性劣化は発生する恐れは極めて少ない。
【0035】
次に、上述したNchMOSFET20の寄生トランジスタ動作について、図3を用いて説明する。図3は、車載用パワーICの端子等からのサージによって発生する寄生トランジスタ動作を示す説明図である。
【0036】
図3に示すように、この寄生NPNトランジスタ80は、パワーMOSFET21のドレイン電極16がコレクタ電極、N+層1及びN−層2からなるシリコン基板3がコレクタ層、NchMOSFET20のソース電極13におけるP+層6aとのコンタクト部分がベース電極、Pウエル層5及びP+層6aがベース層、NchMOSFET20のソース電極13におけるN+ソース層7aとのコンタクト部分がエミッタ電極、N+ソース層7aがエミッタ層として働く。そして、ベース抵抗81値は、Pウエル5領域で、コレクタ抵抗82値は、N−層2領域で、それぞれ決まる。
【0037】
外部からのサージが電源端子を介してパワーMOSFET21のドレイン電極16に印加されると、まず、N+層1及びN−層2からなるシリコン基板3とPウエル5間のPN接合がブレークダウンして、ホットキャリアである正孔が発生する。次に、この正孔が寄生NPNトランジスタ80のベース抵抗81を流れる際に、寄生NPNトランジスタ80のベース電位を上昇させる。続いて、この電位がある一定値以上になるとこの寄生NPNトランジスタ80がオンして、瞬時に電流が流れる。
【0038】
特に、このN+ソース層7aとP+層6aがオーバーラップして形成されていない場合には、この寄生NPNトランジスタ80の電流増幅率hfeが大きくなり、大きな電流が流れるので、NchMOSソース電極13のN+ソース層7aとのコンタクト部分等が破壊に至る。
【0039】
しかし、上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aを、N+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。このため、サージによって発生する寄生NPNトランジスタ80の電流を大幅に抑制することができる。
【0040】
従って、この電流抑制により、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので、車載用パワーIC等のサージ耐量が大幅に向上する。
【0041】
(第2の実施の形態)
次に、本発明の第2の実施の形態に係わる半導体集積回路について、図4を参照して説明する。図4(a)は、NchMOSFETの断面図、図4(b)は、NchMOSFETの拡大上面図である。
【0042】
本実施の形態では、第1の実施の形態のP+層6aの形状を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【0043】
即ち、図4に示すように、P+層6aは、N+ソース層7aの一部、チャネル領域、及びN+ドレイン層8の周辺を取り囲むガードリング構造に形成している。
【0044】
上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aを、N+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。
【0045】
更に、P+層6aをN+ドレイン層8を含めNchMOSFET20周辺を取り囲んで形成しているので、ベース電位の浮きも抑制できる。
【0046】
このため、サージによって発生する寄生NPNトランジスタ80電流を大幅に抑制することができる。
【0047】
従って、この電流抑制により、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので、第1の実施の形態と同様に車載用パワーIC等のサージ耐量が大幅に向上する。
【0048】
(第3の実施の形態)
次に、本発明の第3の実施の形態に係わる半導体集積回路について、図5を参照して説明する。図5は、NchMOSFETの上面図である。
【0049】
本実施の形態では、第1の実施の形態のコンタクト開口部12aの個数を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【0050】
即ち、図5に示すように、P+層6a及びN+ソース層7aに跨って、その一部を露出するコンタクト開口部12dを複数個形成している。各コンタクト開口部12dは、ゲート電極10aに沿って同一間隔及び同一の大きさに形成している。
【0051】
上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aをN+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。このため、サージによって発生する寄生NPNトランジスタ80電流を大幅に抑制することができる。
【0052】
更に、P+層6a及びN+ソース層7aの一部を露出するコンタクト開口部12dが複数個形成されているので、ソースコンタクト部での電流集中も緩和することができる。
【0053】
従って、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので第1の実施の形態と同様に車載用パワーIC等のサージ耐量が大幅に向上する。
【0054】
(第4の実施の形態)
次に、本発明の第4の実施の形態に係わる半導体集積回路について、図6を参照して説明する。図6(a)は、NchMOSFETの断面図、図6(b)は、NchMOSFETの拡大上面図である。
【0055】
本実施の形態では、第1の実施の形態のソースコンタクト開口部の形状を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【0056】
即ち、図6に示すように、P+層6a及びN+ソース層7aの一部をそれぞれ露出するように、別々にコンタクト開口部12e、12fを形成している。この開口部12e、12fは、図3で説明した第1の実施の形態のコンタクト開口部12aよりも小さく形成している。
【0057】
上述したように、本実施の形態の半導体集積回路では、NchMOSFET20のP+層6aをN+ソース層7aよりも深く、N+ソース層7aとオーバーラップ形成し、且つPウエル層5より高濃度に形成しているので、寄生NPNトランジスタ80のベース抵抗81を小さくでき、電流増幅率hfeを大幅に小さくすることができる。このため、サージによって発生する寄生NPNトランジスタ80電流を大幅に抑制することができる。
【0058】
更に、P+層6a及びN+ソース層7aの一部をそれぞれ露出するように、別々にコンタクト開口部12e、12fを形成しているので、N+ソース層7aのソースコンタクト部を流れる電流も低減できる。
【0059】
従って、車載用パワーIC等の各種回路を構成するNchMOSFETのサージ耐量を従来よりも大幅に向上でき、パワーMOSFET21及び端子部分のサージ耐量と同等レベルに改善することができるので第1の実施の形態と同様に車載用パワーIC等のサージ耐量が大幅に向上する。
【0060】
上記実施の形態では、外部からのサージによるNchMOSFETの劣化或いは破壊について説明しているが、外部からのサージ或いは車載用パワーIC等の集積回路内部で発生するノイズによって発生する寄生トランジスタ或いは寄生サイリスタ動作によるNchMOSFETの誤動作に対しても有効である。
【0061】
本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【0062】
例えば、上記実施の形態では、シリコン基板を用いた半導体集積回路について説明したが、SOI(Silicon On Insulator)型の半導体集積回路にも適用できる。
【0063】
また、第1乃至4の実施の形態では、NchMOSFET20のN+ソース層7aとN+ドレイン層8の濃度は同一であるが、寄生NPNトランジスタの電流増幅率hfeを低下させるために、N+ソース層7aの濃度をN+ドレイン層8の濃度よりも低下させてもよい。
【0064】
そして、NchMOSFETとPchMOSFETからなるCMOSにおいて、NchMOSFETのソース部分をN+ソース層より深く、且つ低濃度のP+層をオーバーラップして形成してもよい。
【0065】
また、車載用パワーIC分野ばかりでなく、パワーMOSFETまたはIGBTと、NMOSFETまたはCMOSから構成される一般のパワーICにも適用できる。
【0066】
更に、ソースとサブが同一電位のNMOS構成のデジタルIC/LSI、ソースとサブが同一電位のPMOS構成のデジタルIC/LSI、CMOSからなるデジタルIC/LSIのNMOS部分、またはCMOSからなるアナログデジタルIC/LSIのデジタル部のNMOS部分にも適用できる。
【0067】
【発明の効果】
本発明によれば、外部からのサージ等によるMOSFETの破壊を防止できる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係わる半導体集積回路装置を示す断面図。
【図2】本発明の第1の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す上面図。
【図3】本発明の第1の実施の形態に係わる半導体集積回路装置の寄生トランジスタ動作を示す説明図。
【図4】本発明の第2の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す図であり、図4(a)はその断面図、図4(b)はその拡大上面図。
【図5】本発明の第3の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す上面図。
【図6】本発明の第4の実施の形態に係わる半導体集積回路装置のNchMOSFETを示す図であり、図6(a)はその断面図、図6(b)はその拡大上面図。
【図7】一般的な車載用パワーICを示す基本回路構成図。
【図8】従来の半導体集積回路装置を示す断面模式図。
【符号の説明】
1、201 N+層
2 N−層
3、203 シリコン基板
4、204 P層
5、205 Pウエル層
6a、6b、206a、206b P+層
7a、7b、207a、207b N+ソース層
8、208 N+ドレイン層
9 ゲート絶縁膜
10a、10b、210a、210b、 ゲート電極
11、211 絶縁膜
12a、12b、12c、12d、12e、12f、212a、212b、212c コンタクト開口部
13、213 NchMOSソース電極
14、214 NchMOSドレイン電極
15、215 パワーMOSソース電極
16、216 パワーMOSドレイン電極
20、110 NchMOSFET
21、120 パワーMOSFET
80 寄生NPNトランジスタ
81 ベース抵抗
82 コレクタ抵抗
100 パワーIC
101 電源端子
102 入力端子
103 接地端子
111 制御回路
112 ゲート電圧昇圧回路
130 負荷
202 N層
Claims (8)
- 第1導電型の半導体基板の一主面に選択的に設けられた第2導電型のウエル層と、
このウエル層表面に選択的に設けられた第1導電型のソース層及びドレイン層と、
前記ソース層と前記ドレイン層間の前記ウエル層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース層のチャンネル側を除いた部分とオーバラップして前記ウエル層表面に選択的に設けられ、前記ソース層より深く、且つ前記ウェル層よりも高濃度に形成された第2導電型の高濃度層と、
前記半導体基板の一主面の他の領域に形成されたパワー素子と、
を具備することを特徴とする半導体集積回路。 - 前記第2導電型の濃度層は、前記ウエル層と同じ深さ、または前記ウエル層よりも深く形成されていることを特徴とする請求項1記載の半導体集積回路。
- 前記第2導電型の濃度層は、前記ソース層の前記チャネル側の側面を以外の全ての部分とオーバーラップしていることを特徴とする請求項1または2記載の半導体集積回路。
- 前記第2導電型の高濃度層は、前記ドレイン層、前記チャネル領域、及び前記ソース層の一部を取り囲んでいることを特徴とする請求項1乃至3のいずれか1項記載の半導体集積回路。
- 前記ソース層は、前記ドレイン層よりも低濃度に形成されていることを特徴とする請求項1乃至4のいずれか1項記載の半導体集積回路。
- 前記ソース層及び前記第2導電型の高濃度層に跨ってソースコンタクト開口部が形成されていることを特徴とする請求項1乃至5のいずれか1項記載の半導体集積回路。
- 前記ソースコンタクト開口部が複数個形成されていることを特徴とする請求項6記載の半導体集積回路。
- 前記高濃度ソース層の一部及び前記第2導電型の高濃度層の一部をそれぞれ別個に露出するようにソースコンタクト開口部が形成されていることを特徴とする請求項1乃至5のいずれか1項記載の半導体集積回路。
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Cited By (1)
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JP2007067127A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-05-06 JP JP2003127839A patent/JP2004335633A/ja active Pending
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