JPS5994874A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS5994874A JPS5994874A JP20479382A JP20479382A JPS5994874A JP S5994874 A JPS5994874 A JP S5994874A JP 20479382 A JP20479382 A JP 20479382A JP 20479382 A JP20479382 A JP 20479382A JP S5994874 A JPS5994874 A JP S5994874A
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- JP
- Japan
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- substrate
- type
- diffusion region
- region
- drain
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、サージに対重る耐性を向上させるための改
良を施したＭＯＳ ｌ−ランジスタに関づる。
良を施したＭＯＳ ｌ−ランジスタに関づる。
近年、電力用ＭＯ３ｌ−ランジスタの出現によって、第
１図に示づ如く、電力負荷２のスイッチング素子として
ＭＯＳ ）−ランジスタ１が利用されるようになり、例
えば車両においても、各種車載電力負荷のスイッチング
に適用することが提案されている。
１図に示づ如く、電力負荷２のスイッチング素子として
ＭＯＳ ）−ランジスタ１が利用されるようになり、例
えば車両においても、各種車載電力負荷のスイッチング
に適用することが提案されている。
従来のＭＯＳ ｔ−ランジスタには、例えば第２図に示
すような構造のものがある。同図に示すＭＯＳトランジ
スタは、所謂横型のＭＯＳ ｌ〜ランジスタであり、Ｐ
型半導体基板４の一生面側に形成されたη生型のソース
拡散領域５およびη生型のドレイン拡散領域６と、アル
ミニウムによって形成されたソース電極７とドレイン電
極８と、これらソース電極７とドレイン電極８の間に設
けられたゲート電極９を具備してなるものである。
すような構造のものがある。同図に示すＭＯＳトランジ
スタは、所謂横型のＭＯＳ ｌ〜ランジスタであり、Ｐ
型半導体基板４の一生面側に形成されたη生型のソース
拡散領域５およびη生型のドレイン拡散領域６と、アル
ミニウムによって形成されたソース電極７とドレイン電
極８と、これらソース電極７とドレイン電極８の間に設
けられたゲート電極９を具備してなるものである。
また、上記ＭＯ３ｌ−ランジスタにおいては、ソース電
極７の下にＰ＋型の基板コンタクト領域１１が形成され
ており、ソース電極７はソースＳと基板４との共通電極
となっている。
極７の下にＰ＋型の基板コンタクト領域１１が形成され
ており、ソース電極７はソースＳと基板４との共通電極
となっている。
ところで、上記のような電力用ＭＯ３ｔ−ランジスタに
おいては、比較的高圧・大電流のスイッチングを行なう
必要性から、耐圧向上の工夫が種々なされている。
おいては、比較的高圧・大電流のスイッチングを行なう
必要性から、耐圧向上の工夫が種々なされている。
ところが、例えば上記電力負荷２がモータやソレノイド
等の誘導負荷である場合には、負荷電流を遮断した際に
高圧のサージが発生ずるが、従来のＭ ＯＳ、 ｌ−ラ
ンジスタでは、このサージに対する充分な耐性を有して
いないために、所謂パンチスルーやブレ・−クダウンが
起こり、素子の特性が変化したり、あるいは素子破壊が
起こる虞れがある。
等の誘導負荷である場合には、負荷電流を遮断した際に
高圧のサージが発生ずるが、従来のＭ ＯＳ、 ｌ−ラ
ンジスタでは、このサージに対する充分な耐性を有して
いないために、所謂パンチスルーやブレ・−クダウンが
起こり、素子の特性が変化したり、あるいは素子破壊が
起こる虞れがある。
このことを第２図を用いて具体的に説明する。
今、ドレイン・ソース間に高圧のナージが印加されたと
すると、トレイン拡散領域６と基板４との接合部に空乏
層１２が発生する。このとき、サージ電圧が高いために
、空乏層１２が拡がり過ぎて、ソース拡散領域５に達し
てしまい、パンチスルーが起こる。このとき流れるサー
ジ電流ｓ１は、基板４の表面近傍を流れるため、ゲート
Ｇが劣化したり破壊されたりすることとなる。
すると、トレイン拡散領域６と基板４との接合部に空乏
層１２が発生する。このとき、サージ電圧が高いために
、空乏層１２が拡がり過ぎて、ソース拡散領域５に達し
てしまい、パンチスルーが起こる。このとき流れるサー
ジ電流ｓ１は、基板４の表面近傍を流れるため、ゲート
Ｇが劣化したり破壊されたりすることとなる。
このパンチスルーを防止するためには、トレイン拡散領
域６とソース拡散領域５の間のゲート長りを長くすれば
良いのであるが、逆にＯＮ抵抗が高くなって大電力用と
して不向きとなったり、ゲートＧの面積が大となって素
子面積が大きくなる等の不都合が生じる他に、ブレーク
ダウンが起こって素子が破壊される虞れがあるため、ゲ
ート長を必要以上に長くすることはできない。
域６とソース拡散領域５の間のゲート長りを長くすれば
良いのであるが、逆にＯＮ抵抗が高くなって大電力用と
して不向きとなったり、ゲートＧの面積が大となって素
子面積が大きくなる等の不都合が生じる他に、ブレーク
ダウンが起こって素子が破壊される虞れがあるため、ゲ
ート長を必要以上に長くすることはできない。
上記ブレークダウンは、ドレイン拡散領ｂＡ６の底部周
縁の比較的小さな曲率半径を有づ−る部分（以下、エツ
ジ部と称す）、特にゲートＧ側のエツジ部１３に起こり
易く、ブレークダウン電流ＢＩは、エツジ部１３の狭い
領域を通じて流れるため、熱集中が起こり、素子破壊を
起こすこととなる・殊に、このブレークダウン電流Ｂｌ
も基板４の表面近傍を流れるために、ゲートＧが熱破壊
されることが多い。
縁の比較的小さな曲率半径を有づ−る部分（以下、エツ
ジ部と称す）、特にゲートＧ側のエツジ部１３に起こり
易く、ブレークダウン電流ＢＩは、エツジ部１３の狭い
領域を通じて流れるため、熱集中が起こり、素子破壊を
起こすこととなる・殊に、このブレークダウン電流Ｂｌ
も基板４の表面近傍を流れるために、ゲートＧが熱破壊
されることが多い。
この発明は上記の背景に基づいてなされたもので、その
目的とするところは、上記パンチスルーやブレークダウ
ンによる素子の特性変化や破壊を防止し、サージに対す
る耐性を向上させたＭＯＳトランジスタを提供すること
にある。
目的とするところは、上記パンチスルーやブレークダウ
ンによる素子の特性変化や破壊を防止し、サージに対す
る耐性を向上させたＭＯＳトランジスタを提供すること
にある。
本発明は上記目的を達成するために、横型のＭＯＳトラ
ンジスタにおいて、ドレイン拡散領域下面と基板電極下
面に基板と同一導電型で、かつ基板より高濃度の領域Ａ
、Ｂを設けるとともに、基板表面から所定の深さに埋め
込まれてなる基板と同一導電型で、かつ基板より高濃度
の埋め込み高ｍ度領藏Ｃを前記高濃度領域Ａ、Ｂの間に
形成したことを特徴とする。
ンジスタにおいて、ドレイン拡散領域下面と基板電極下
面に基板と同一導電型で、かつ基板より高濃度の領域Ａ
、Ｂを設けるとともに、基板表面から所定の深さに埋め
込まれてなる基板と同一導電型で、かつ基板より高濃度
の埋め込み高ｍ度領藏Ｃを前記高濃度領域Ａ、Ｂの間に
形成したことを特徴とする。
以下本発明の実施例を第３図以下の図面を用いて詳細に
説明する。
説明する。
第３図は本発明に係るＭＯＳ ｔ−ランジスタの一実施
例の構造を示す図である。
例の構造を示す図である。
同図に示す如く、このＭＯＳトランジスタは、Ｐ型（こ
れを第１Ｓ電型とする）半導体基板２１の一生面側に形
成されたη小型のソース拡散領域２２とη小型のドレイ
ン拡散領域２３と、アルミニウムによって形成されたソ
ース電極２４およびドレイン電極２５と１、これらソー
ス電極２４とドレイン電極２５との間に酸化膜２７で絶
縁されたゲート電極２６とを具備している。ここまでは
従来の横型のηチャンネルＭＯ８ｌ−ランジスタと同様
の＠造となっている。
れを第１Ｓ電型とする）半導体基板２１の一生面側に形
成されたη小型のソース拡散領域２２とη小型のドレイ
ン拡散領域２３と、アルミニウムによって形成されたソ
ース電極２４およびドレイン電極２５と１、これらソー
ス電極２４とドレイン電極２５との間に酸化膜２７で絶
縁されたゲート電極２６とを具備している。ここまでは
従来の横型のηチャンネルＭＯ８ｌ−ランジスタと同様
の＠造となっている。
ぞして、この実施例のＭＯＳ ｌ−ランジスタは、更に
、上記ソース電極２４の下に、このソース電極２４と電
気的に接続され、前記基板２１と同じＰ型で、かつ基板
２１より高濃度、ずなわちＰ＋型のソース側Ｐ＋型拡散
領域（これは特許請求の範囲中の高ｍｒｆＪ、領域Ａに
相当する）２８が形成されて、ソース電極２４はソース
Ｓと基板２１との共通電極となっており、またドレイン
拡散領域２３の下面に接して、Ｐ＋型拡散領域（これは
特許請求の範囲中の高濃度領域Ｂに相当する）２９が形
成されている。
、上記ソース電極２４の下に、このソース電極２４と電
気的に接続され、前記基板２１と同じＰ型で、かつ基板
２１より高濃度、ずなわちＰ＋型のソース側Ｐ＋型拡散
領域（これは特許請求の範囲中の高ｍｒｆＪ、領域Ａに
相当する）２８が形成されて、ソース電極２４はソース
Ｓと基板２１との共通電極となっており、またドレイン
拡散領域２３の下面に接して、Ｐ＋型拡散領域（これは
特許請求の範囲中の高濃度領域Ｂに相当する）２９が形
成されている。
更に、上記２つのＰ＋型拡散領域２８．２９の間で、か
つ基板２１の表面から所定の深さに埋め込まれてなるＰ
生型の埋め込みＰ＋型拡散領域（これは特許請求の範囲
中の埋め込み高濃度領域Ｃに相当する＞３０ａ 、３０
ｂが形成されており、これらの埋め込みＰ＋型拡散領域
３０ａ 、３０ｂのソース側の端部は上記ソース側Ｐ＋
型拡散領域２８の下部に連接されているとともに、ドレ
イン側の端部はドレイン側Ｐ＋型拡散領域２９の下面に
近接するように拡張形成されている。
つ基板２１の表面から所定の深さに埋め込まれてなるＰ
生型の埋め込みＰ＋型拡散領域（これは特許請求の範囲
中の埋め込み高濃度領域Ｃに相当する＞３０ａ 、３０
ｂが形成されており、これらの埋め込みＰ＋型拡散領域
３０ａ 、３０ｂのソース側の端部は上記ソース側Ｐ＋
型拡散領域２８の下部に連接されているとともに、ドレ
イン側の端部はドレイン側Ｐ＋型拡散領域２９の下面に
近接するように拡張形成されている。
なお、上記埋め込みＰ＋型拡散領域３０ａ、３ｏｂのド
レイン側端部とドレイン側Ｐ＋型拡散領域２９との間隔
は、上記サージによって、ドレイン拡散領域２３とドレ
イン側Ｐ十型領域２９との接合部がブレークダウンする
際に空乏層３１が、埋め込みＰ＋型拡散領域に到達する
距離に設定されている。
レイン側端部とドレイン側Ｐ＋型拡散領域２９との間隔
は、上記サージによって、ドレイン拡散領域２３とドレ
イン側Ｐ十型領域２９との接合部がブレークダウンする
際に空乏層３１が、埋め込みＰ＋型拡散領域に到達する
距離に設定されている。
このように構成されたＭＯＳ）−ランジスタにおいては
、電力負荷からサージが発生して、ソース・ドレイン間
に高電圧が加えられた場合に、ドレイン拡散領域２３側
に発生した空乏層３１がソース拡散領域２２に達してパ
ンチスルーを起こす以前に、トレイン拡散領域２３とド
レイン側Ｐ＋型拡散領域２９との接合部でブレークダウ
ンが起こる。これは、上記接合部の耐圧が、バンチスル
ー電圧やドレイン拡散領域２３のソース側エツジ部２３
ａの耐圧よりも低いためである。
、電力負荷からサージが発生して、ソース・ドレイン間
に高電圧が加えられた場合に、ドレイン拡散領域２３側
に発生した空乏層３１がソース拡散領域２２に達してパ
ンチスルーを起こす以前に、トレイン拡散領域２３とド
レイン側Ｐ＋型拡散領域２９との接合部でブレークダウ
ンが起こる。これは、上記接合部の耐圧が、バンチスル
ー電圧やドレイン拡散領域２３のソース側エツジ部２３
ａの耐圧よりも低いためである。
そして、上記ブレークダウンによって流れるブレークダ
ウン電流Ｂｌは、上記埋め込みＰ＋型拡散領域３０ａ
、３０ｂの抵抗が基板２１よりも低いために、この埋め
込みＰ＋型拡散領域３０ａ。
ウン電流Ｂｌは、上記埋め込みＰ＋型拡散領域３０ａ
、３０ｂの抵抗が基板２１よりも低いために、この埋め
込みＰ＋型拡散領域３０ａ。
３０ｂ内を流れることとなり、ソース側Ｐ＋型拡散領域
２８を通じてソース電極２４へ達Ｊる。
２８を通じてソース電極２４へ達Ｊる。
次に、上記のＭＯＳ Ｉ−ランジスタの製造工程を第４
図を用いて簡単に説明する。
図を用いて簡単に説明する。
まず、同図（ａ）に示す如く、Ｐ型半導体基板４１にＰ
＋型拡散領域４２を形成した後、同図（ｂ）に示す如く
、基板４１と同じＰ型層４３をエピタキシャル成長させ
て、上記Ｐ＋型拡散領域４２を埋め込む。
＋型拡散領域４２を形成した後、同図（ｂ）に示す如く
、基板４１と同じＰ型層４３をエピタキシャル成長させ
て、上記Ｐ＋型拡散領域４２を埋め込む。
次に同図（Ｃ）に示す如く、上記Ｐ型層４３の表面にフ
ィールド酸化膜（６０００〜７０００Ａ）を形成し、公
知の手法によりドレイン側Ｐ＋型拡散領域４４およびソ
ース側Ｐ＋型拡散領域４５の形成予定部分に孔をあけ、
次にボロンを選択拡散してドレイン側Ｐ＋型拡散領域４
４および、ソース側Ｐ＋型拡散領域４５を形成する。こ
のとき、ソース側Ｐ＋型拡散領域４５は、上記埋め込み
Ｐ＋型拡散領域４２に連接するように拡散させ、また、
フィールド酸化膜は除去する。
ィールド酸化膜（６０００〜７０００Ａ）を形成し、公
知の手法によりドレイン側Ｐ＋型拡散領域４４およびソ
ース側Ｐ＋型拡散領域４５の形成予定部分に孔をあけ、
次にボロンを選択拡散してドレイン側Ｐ＋型拡散領域４
４および、ソース側Ｐ＋型拡散領域４５を形成する。こ
のとき、ソース側Ｐ＋型拡散領域４５は、上記埋め込み
Ｐ＋型拡散領域４２に連接するように拡散させ、また、
フィールド酸化膜は除去する。
次に同図（ｄ ）に示す如く、基板表面の素子形成領域
にゲート酸化膜４６を形成し、更にポリシリコンをＣＶ
Ｄ等で全面に形成し、ゲート電極４７を形成するように
エツチングした後、η生型のソース拡散領１！ｉ！４８
およびη生型のトレイン拡散領域４９を形成する。
にゲート酸化膜４６を形成し、更にポリシリコンをＣＶ
Ｄ等で全面に形成し、ゲート電極４７を形成するように
エツチングした後、η生型のソース拡散領１！ｉ！４８
およびη生型のトレイン拡散領域４９を形成する。
そして、同図（ｅ ）に示Ｊ′如く、全面をＰＳＧ層５
０で覆った後、ソース拡散ｆＡ戚４８とドレイン拡散領
域４９のコンタクト面の前記ＰＳＧ層５０及びゲート酸
化Ｍ！４６を除去し、アルミニウムのパターンニングを
行なってソース電極５１とドレイン電ｔＵ５２を形成す
る。
０で覆った後、ソース拡散ｆＡ戚４８とドレイン拡散領
域４９のコンタクト面の前記ＰＳＧ層５０及びゲート酸
化Ｍ！４６を除去し、アルミニウムのパターンニングを
行なってソース電極５１とドレイン電ｔＵ５２を形成す
る。
なお、上記実施例においては、埋め込みＰ＋型拡散領域
３０ａ 、３０ｂの一端が基板電極（上記実施例では、
ソース電極２４が基板電極と共通電極となっている）に
電気的に接続されたソース側Ｐ＋型拡散領域２８に連接
しているとともに、他端はドレイン側Ｐ＋型拡散領域２
９に近接するように構成されているが、本発明はこれに
限らず、埋め込みＰ＋型拡散領域の一端がトレイン側Ｐ
＋型拡散領域に連接し、他端がソース側Ｐ＋型拡散領域
に近接覆る構造や、両端が両Ｐ十型拡散領域に近接する
構造あるいは、両端が両Ｐ十型拡散領域に連接するとと
もに、埋め込みＰ＋型拡散領域の中央部に間隙が設けら
れた構造としても同様の効果を得ることができる。
３０ａ 、３０ｂの一端が基板電極（上記実施例では、
ソース電極２４が基板電極と共通電極となっている）に
電気的に接続されたソース側Ｐ＋型拡散領域２８に連接
しているとともに、他端はドレイン側Ｐ＋型拡散領域２
９に近接するように構成されているが、本発明はこれに
限らず、埋め込みＰ＋型拡散領域の一端がトレイン側Ｐ
＋型拡散領域に連接し、他端がソース側Ｐ＋型拡散領域
に近接覆る構造や、両端が両Ｐ十型拡散領域に近接する
構造あるいは、両端が両Ｐ十型拡散領域に連接するとと
もに、埋め込みＰ＋型拡散領域の中央部に間隙が設けら
れた構造としても同様の効果を得ることができる。
また、上記実施例では横型のｎチトンネルＭＯＳトラン
ジスタについて記載しであるが、同様にして横型のＰチ
ャンネルＭＯ８ｌ−ランジスタにも適用できることは明
らかであり、アルミニウムゲ−トのものでも良いことは
言うまでもない。
ジスタについて記載しであるが、同様にして横型のＰチ
ャンネルＭＯ８ｌ−ランジスタにも適用できることは明
らかであり、アルミニウムゲ−トのものでも良いことは
言うまでもない。
以上詳細に説明したように、本発明のＭ ＯＳ ）−ラ
ンジスタにあっては、電力負荷からサージが発生して、
ソース・ドレイン間に高電圧が印加された場合に、パン
チスルーが起こる以前に、トレイン拡散領域とドレイン
側高淵麿領域との接合部でブレークダウンが起こるとと
もに、ブレークダウン電流は埋め込み高′ａ度領域内を
流れて、基板電極測高Ｉ！反領域を通じて基板電極へ達
するＪ：うに構成したことによって、ブレークダウン電
流が基板表面近傍を流れることがなくなり、またブレー
クダウンがドレイン拡散領域の底部周縁のにうに狭い領
域で起こらず、ドレイン拡散領域底面の広い領域で起こ
り、ブレークダウン電流が低抵抗の流路を流れるために
熱集中が発生ずることを防止できる。
ンジスタにあっては、電力負荷からサージが発生して、
ソース・ドレイン間に高電圧が印加された場合に、パン
チスルーが起こる以前に、トレイン拡散領域とドレイン
側高淵麿領域との接合部でブレークダウンが起こるとと
もに、ブレークダウン電流は埋め込み高′ａ度領域内を
流れて、基板電極測高Ｉ！反領域を通じて基板電極へ達
するＪ：うに構成したことによって、ブレークダウン電
流が基板表面近傍を流れることがなくなり、またブレー
クダウンがドレイン拡散領域の底部周縁のにうに狭い領
域で起こらず、ドレイン拡散領域底面の広い領域で起こ
り、ブレークダウン電流が低抵抗の流路を流れるために
熱集中が発生ずることを防止できる。
従って、パンデスルーやブレークダウンによる素子の特
性変化や破壊を防止し、サージに対する耐性を向上させ
ることができる。
性変化や破壊を防止し、サージに対する耐性を向上させ
ることができる。
また、パンチスルーを防止できるため、グー１〜長を短
くすることが可能となり、素子面積を小さくすることが
できる。
くすることが可能となり、素子面積を小さくすることが
できる。
更に、上記ＭｏＳトランジスタを車両の車載電力誘導負
荷のスイッチング素子として適用すれば、素子の信頼性
を向上させ、延いては、車両の性能。
荷のスイッチング素子として適用すれば、素子の信頼性
を向上させ、延いては、車両の性能。
安全性の向上に寄与することができる。
第１図はＭｏ８ Ｉ−ランジスタを用いたスイッチング
回路図、第２図は従来のＭｏ８ｔ−ランジスタの構造を
示づ素子断面図、第３図は本発明に係るＭｏ８ Ｉ−ラ
ンジスタの一実施例の構造を示す素子断面図、第４図は
同ＭＯ８Ｉ−ランジスタの製造工程を示す図である。
回路図、第２図は従来のＭｏ８ｔ−ランジスタの構造を
示づ素子断面図、第３図は本発明に係るＭｏ８ Ｉ−ラ
ンジスタの一実施例の構造を示す素子断面図、第４図は
同ＭＯ８Ｉ−ランジスタの製造工程を示す図である。
Claims (2)
- （１）第１導電型の半導体基板の一生面側に該基板とは
異なる導電型のソース拡散領域およびドレイン拡散領域
を形成してなる横型のＭ ＯＳ、 Ｉ−ランジスタにお
いて； 前記基板の主面側に形成され、基板電極と電気的に接続
された、第１導電型で、かつ基板より高Ｉｉ！度の基板
電極側高濃度領域Ａと；前記ドレイン拡散領域の下面に
接して積層形成された第・１導電型で、かつ基板より高
濃度のトレイン側高濃度領域Ｂと： 前記２つの高濃度領域Ａ、Ｂの間で、かつ基板表面から
所定の深さに埋め込まれてなり、その端部が前記２つの
高濃度領域Ａ、Ｂに近接あるいは連接するように形成さ
れた第１導１型で、かつ基板より高濃度の埋め込み高濃
度領域Ｃどを設けたことを特徴とづるＭＯＳ ｌ−ラン
ジスタ。 - （２）前記基板電極はソース電極との共通電極となって
いることを特徴とする特許請求の範囲第１項記載のＭＯ
Ｓ ｌ−ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20479382A JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20479382A JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994874A true JPS5994874A (ja) | 1984-05-31 |
| JPH0447986B2 JPH0447986B2 (ja) | 1992-08-05 |
Family
ID=16496443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20479382A Granted JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067127A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1982
- 1982-11-22 JP JP20479382A patent/JPS5994874A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067127A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447986B2 (ja) | 1992-08-05 |
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