JPS5994874A - Mosトランジスタ - Google Patents
MosトランジスタInfo
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- JPS5994874A JPS5994874A JP20479382A JP20479382A JPS5994874A JP S5994874 A JPS5994874 A JP S5994874A JP 20479382 A JP20479382 A JP 20479382A JP 20479382 A JP20479382 A JP 20479382A JP S5994874 A JPS5994874 A JP S5994874A
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- 229910044991 metal oxide Inorganic materials 0.000 title 1
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- 238000009792 diffusion process Methods 0.000 claims description 56
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、サージに対重る耐性を向上させるための改
良を施したMOS l−ランジスタに関づる。
良を施したMOS l−ランジスタに関づる。
近年、電力用MO3l−ランジスタの出現によって、第
1図に示づ如く、電力負荷2のスイッチング素子として
MOS )−ランジスタ1が利用されるようになり、例
えば車両においても、各種車載電力負荷のスイッチング
に適用することが提案されている。
1図に示づ如く、電力負荷2のスイッチング素子として
MOS )−ランジスタ1が利用されるようになり、例
えば車両においても、各種車載電力負荷のスイッチング
に適用することが提案されている。
従来のMOS t−ランジスタには、例えば第2図に示
すような構造のものがある。同図に示すMOSトランジ
スタは、所謂横型のMOS l〜ランジスタであり、P
型半導体基板4の一生面側に形成されたη生型のソース
拡散領域5およびη生型のドレイン拡散領域6と、アル
ミニウムによって形成されたソース電極7とドレイン電
極8と、これらソース電極7とドレイン電極8の間に設
けられたゲート電極9を具備してなるものである。
すような構造のものがある。同図に示すMOSトランジ
スタは、所謂横型のMOS l〜ランジスタであり、P
型半導体基板4の一生面側に形成されたη生型のソース
拡散領域5およびη生型のドレイン拡散領域6と、アル
ミニウムによって形成されたソース電極7とドレイン電
極8と、これらソース電極7とドレイン電極8の間に設
けられたゲート電極9を具備してなるものである。
また、上記MO3l−ランジスタにおいては、ソース電
極7の下にP+型の基板コンタクト領域11が形成され
ており、ソース電極7はソースSと基板4との共通電極
となっている。
極7の下にP+型の基板コンタクト領域11が形成され
ており、ソース電極7はソースSと基板4との共通電極
となっている。
ところで、上記のような電力用MO3t−ランジスタに
おいては、比較的高圧・大電流のスイッチングを行なう
必要性から、耐圧向上の工夫が種々なされている。
おいては、比較的高圧・大電流のスイッチングを行なう
必要性から、耐圧向上の工夫が種々なされている。
ところが、例えば上記電力負荷2がモータやソレノイド
等の誘導負荷である場合には、負荷電流を遮断した際に
高圧のサージが発生ずるが、従来のM OS、 l−ラ
ンジスタでは、このサージに対する充分な耐性を有して
いないために、所謂パンチスルーやブレ・−クダウンが
起こり、素子の特性が変化したり、あるいは素子破壊が
起こる虞れがある。
等の誘導負荷である場合には、負荷電流を遮断した際に
高圧のサージが発生ずるが、従来のM OS、 l−ラ
ンジスタでは、このサージに対する充分な耐性を有して
いないために、所謂パンチスルーやブレ・−クダウンが
起こり、素子の特性が変化したり、あるいは素子破壊が
起こる虞れがある。
このことを第2図を用いて具体的に説明する。
今、ドレイン・ソース間に高圧のナージが印加されたと
すると、トレイン拡散領域6と基板4との接合部に空乏
層12が発生する。このとき、サージ電圧が高いために
、空乏層12が拡がり過ぎて、ソース拡散領域5に達し
てしまい、パンチスルーが起こる。このとき流れるサー
ジ電流s1は、基板4の表面近傍を流れるため、ゲート
Gが劣化したり破壊されたりすることとなる。
すると、トレイン拡散領域6と基板4との接合部に空乏
層12が発生する。このとき、サージ電圧が高いために
、空乏層12が拡がり過ぎて、ソース拡散領域5に達し
てしまい、パンチスルーが起こる。このとき流れるサー
ジ電流s1は、基板4の表面近傍を流れるため、ゲート
Gが劣化したり破壊されたりすることとなる。
このパンチスルーを防止するためには、トレイン拡散領
域6とソース拡散領域5の間のゲート長りを長くすれば
良いのであるが、逆にON抵抗が高くなって大電力用と
して不向きとなったり、ゲートGの面積が大となって素
子面積が大きくなる等の不都合が生じる他に、ブレーク
ダウンが起こって素子が破壊される虞れがあるため、ゲ
ート長を必要以上に長くすることはできない。
域6とソース拡散領域5の間のゲート長りを長くすれば
良いのであるが、逆にON抵抗が高くなって大電力用と
して不向きとなったり、ゲートGの面積が大となって素
子面積が大きくなる等の不都合が生じる他に、ブレーク
ダウンが起こって素子が破壊される虞れがあるため、ゲ
ート長を必要以上に長くすることはできない。
上記ブレークダウンは、ドレイン拡散領bA6の底部周
縁の比較的小さな曲率半径を有づ−る部分(以下、エツ
ジ部と称す)、特にゲートG側のエツジ部13に起こり
易く、ブレークダウン電流BIは、エツジ部13の狭い
領域を通じて流れるため、熱集中が起こり、素子破壊を
起こすこととなる・殊に、このブレークダウン電流Bl
も基板4の表面近傍を流れるために、ゲートGが熱破壊
されることが多い。
縁の比較的小さな曲率半径を有づ−る部分(以下、エツ
ジ部と称す)、特にゲートG側のエツジ部13に起こり
易く、ブレークダウン電流BIは、エツジ部13の狭い
領域を通じて流れるため、熱集中が起こり、素子破壊を
起こすこととなる・殊に、このブレークダウン電流Bl
も基板4の表面近傍を流れるために、ゲートGが熱破壊
されることが多い。
この発明は上記の背景に基づいてなされたもので、その
目的とするところは、上記パンチスルーやブレークダウ
ンによる素子の特性変化や破壊を防止し、サージに対す
る耐性を向上させたMOSトランジスタを提供すること
にある。
目的とするところは、上記パンチスルーやブレークダウ
ンによる素子の特性変化や破壊を防止し、サージに対す
る耐性を向上させたMOSトランジスタを提供すること
にある。
本発明は上記目的を達成するために、横型のMOSトラ
ンジスタにおいて、ドレイン拡散領域下面と基板電極下
面に基板と同一導電型で、かつ基板より高濃度の領域A
、Bを設けるとともに、基板表面から所定の深さに埋め
込まれてなる基板と同一導電型で、かつ基板より高濃度
の埋め込み高m度領藏Cを前記高濃度領域A、Bの間に
形成したことを特徴とする。
ンジスタにおいて、ドレイン拡散領域下面と基板電極下
面に基板と同一導電型で、かつ基板より高濃度の領域A
、Bを設けるとともに、基板表面から所定の深さに埋め
込まれてなる基板と同一導電型で、かつ基板より高濃度
の埋め込み高m度領藏Cを前記高濃度領域A、Bの間に
形成したことを特徴とする。
以下本発明の実施例を第3図以下の図面を用いて詳細に
説明する。
説明する。
第3図は本発明に係るMOS t−ランジスタの一実施
例の構造を示す図である。
例の構造を示す図である。
同図に示す如く、このMOSトランジスタは、P型(こ
れを第1S電型とする)半導体基板21の一生面側に形
成されたη小型のソース拡散領域22とη小型のドレイ
ン拡散領域23と、アルミニウムによって形成されたソ
ース電極24およびドレイン電極25と1、これらソー
ス電極24とドレイン電極25との間に酸化膜27で絶
縁されたゲート電極26とを具備している。ここまでは
従来の横型のηチャンネルMO8l−ランジスタと同様
の@造となっている。
れを第1S電型とする)半導体基板21の一生面側に形
成されたη小型のソース拡散領域22とη小型のドレイ
ン拡散領域23と、アルミニウムによって形成されたソ
ース電極24およびドレイン電極25と1、これらソー
ス電極24とドレイン電極25との間に酸化膜27で絶
縁されたゲート電極26とを具備している。ここまでは
従来の横型のηチャンネルMO8l−ランジスタと同様
の@造となっている。
ぞして、この実施例のMOS l−ランジスタは、更に
、上記ソース電極24の下に、このソース電極24と電
気的に接続され、前記基板21と同じP型で、かつ基板
21より高濃度、ずなわちP+型のソース側P+型拡散
領域(これは特許請求の範囲中の高mrfJ、領域Aに
相当する)28が形成されて、ソース電極24はソース
Sと基板21との共通電極となっており、またドレイン
拡散領域23の下面に接して、P+型拡散領域(これは
特許請求の範囲中の高濃度領域Bに相当する)29が形
成されている。
、上記ソース電極24の下に、このソース電極24と電
気的に接続され、前記基板21と同じP型で、かつ基板
21より高濃度、ずなわちP+型のソース側P+型拡散
領域(これは特許請求の範囲中の高mrfJ、領域Aに
相当する)28が形成されて、ソース電極24はソース
Sと基板21との共通電極となっており、またドレイン
拡散領域23の下面に接して、P+型拡散領域(これは
特許請求の範囲中の高濃度領域Bに相当する)29が形
成されている。
更に、上記2つのP+型拡散領域28.29の間で、か
つ基板21の表面から所定の深さに埋め込まれてなるP
生型の埋め込みP+型拡散領域(これは特許請求の範囲
中の埋め込み高濃度領域Cに相当する>30a 、30
bが形成されており、これらの埋め込みP+型拡散領域
30a 、30bのソース側の端部は上記ソース側P+
型拡散領域28の下部に連接されているとともに、ドレ
イン側の端部はドレイン側P+型拡散領域29の下面に
近接するように拡張形成されている。
つ基板21の表面から所定の深さに埋め込まれてなるP
生型の埋め込みP+型拡散領域(これは特許請求の範囲
中の埋め込み高濃度領域Cに相当する>30a 、30
bが形成されており、これらの埋め込みP+型拡散領域
30a 、30bのソース側の端部は上記ソース側P+
型拡散領域28の下部に連接されているとともに、ドレ
イン側の端部はドレイン側P+型拡散領域29の下面に
近接するように拡張形成されている。
なお、上記埋め込みP+型拡散領域30a、3obのド
レイン側端部とドレイン側P+型拡散領域29との間隔
は、上記サージによって、ドレイン拡散領域23とドレ
イン側P十型領域29との接合部がブレークダウンする
際に空乏層31が、埋め込みP+型拡散領域に到達する
距離に設定されている。
レイン側端部とドレイン側P+型拡散領域29との間隔
は、上記サージによって、ドレイン拡散領域23とドレ
イン側P十型領域29との接合部がブレークダウンする
際に空乏層31が、埋め込みP+型拡散領域に到達する
距離に設定されている。
このように構成されたMOS)−ランジスタにおいては
、電力負荷からサージが発生して、ソース・ドレイン間
に高電圧が加えられた場合に、ドレイン拡散領域23側
に発生した空乏層31がソース拡散領域22に達してパ
ンチスルーを起こす以前に、トレイン拡散領域23とド
レイン側P+型拡散領域29との接合部でブレークダウ
ンが起こる。これは、上記接合部の耐圧が、バンチスル
ー電圧やドレイン拡散領域23のソース側エツジ部23
aの耐圧よりも低いためである。
、電力負荷からサージが発生して、ソース・ドレイン間
に高電圧が加えられた場合に、ドレイン拡散領域23側
に発生した空乏層31がソース拡散領域22に達してパ
ンチスルーを起こす以前に、トレイン拡散領域23とド
レイン側P+型拡散領域29との接合部でブレークダウ
ンが起こる。これは、上記接合部の耐圧が、バンチスル
ー電圧やドレイン拡散領域23のソース側エツジ部23
aの耐圧よりも低いためである。
そして、上記ブレークダウンによって流れるブレークダ
ウン電流Blは、上記埋め込みP+型拡散領域30a
、30bの抵抗が基板21よりも低いために、この埋め
込みP+型拡散領域30a。
ウン電流Blは、上記埋め込みP+型拡散領域30a
、30bの抵抗が基板21よりも低いために、この埋め
込みP+型拡散領域30a。
30b内を流れることとなり、ソース側P+型拡散領域
28を通じてソース電極24へ達Jる。
28を通じてソース電極24へ達Jる。
次に、上記のMOS I−ランジスタの製造工程を第4
図を用いて簡単に説明する。
図を用いて簡単に説明する。
まず、同図(a)に示す如く、P型半導体基板41にP
+型拡散領域42を形成した後、同図(b)に示す如く
、基板41と同じP型層43をエピタキシャル成長させ
て、上記P+型拡散領域42を埋め込む。
+型拡散領域42を形成した後、同図(b)に示す如く
、基板41と同じP型層43をエピタキシャル成長させ
て、上記P+型拡散領域42を埋め込む。
次に同図(C)に示す如く、上記P型層43の表面にフ
ィールド酸化膜(6000〜7000A)を形成し、公
知の手法によりドレイン側P+型拡散領域44およびソ
ース側P+型拡散領域45の形成予定部分に孔をあけ、
次にボロンを選択拡散してドレイン側P+型拡散領域4
4および、ソース側P+型拡散領域45を形成する。こ
のとき、ソース側P+型拡散領域45は、上記埋め込み
P+型拡散領域42に連接するように拡散させ、また、
フィールド酸化膜は除去する。
ィールド酸化膜(6000〜7000A)を形成し、公
知の手法によりドレイン側P+型拡散領域44およびソ
ース側P+型拡散領域45の形成予定部分に孔をあけ、
次にボロンを選択拡散してドレイン側P+型拡散領域4
4および、ソース側P+型拡散領域45を形成する。こ
のとき、ソース側P+型拡散領域45は、上記埋め込み
P+型拡散領域42に連接するように拡散させ、また、
フィールド酸化膜は除去する。
次に同図(d )に示す如く、基板表面の素子形成領域
にゲート酸化膜46を形成し、更にポリシリコンをCV
D等で全面に形成し、ゲート電極47を形成するように
エツチングした後、η生型のソース拡散領1!i!48
およびη生型のトレイン拡散領域49を形成する。
にゲート酸化膜46を形成し、更にポリシリコンをCV
D等で全面に形成し、ゲート電極47を形成するように
エツチングした後、η生型のソース拡散領1!i!48
およびη生型のトレイン拡散領域49を形成する。
そして、同図(e )に示J′如く、全面をPSG層5
0で覆った後、ソース拡散fA戚48とドレイン拡散領
域49のコンタクト面の前記PSG層50及びゲート酸
化M!46を除去し、アルミニウムのパターンニングを
行なってソース電極51とドレイン電tU52を形成す
る。
0で覆った後、ソース拡散fA戚48とドレイン拡散領
域49のコンタクト面の前記PSG層50及びゲート酸
化M!46を除去し、アルミニウムのパターンニングを
行なってソース電極51とドレイン電tU52を形成す
る。
なお、上記実施例においては、埋め込みP+型拡散領域
30a 、30bの一端が基板電極(上記実施例では、
ソース電極24が基板電極と共通電極となっている)に
電気的に接続されたソース側P+型拡散領域28に連接
しているとともに、他端はドレイン側P+型拡散領域2
9に近接するように構成されているが、本発明はこれに
限らず、埋め込みP+型拡散領域の一端がトレイン側P
+型拡散領域に連接し、他端がソース側P+型拡散領域
に近接覆る構造や、両端が両P十型拡散領域に近接する
構造あるいは、両端が両P十型拡散領域に連接するとと
もに、埋め込みP+型拡散領域の中央部に間隙が設けら
れた構造としても同様の効果を得ることができる。
30a 、30bの一端が基板電極(上記実施例では、
ソース電極24が基板電極と共通電極となっている)に
電気的に接続されたソース側P+型拡散領域28に連接
しているとともに、他端はドレイン側P+型拡散領域2
9に近接するように構成されているが、本発明はこれに
限らず、埋め込みP+型拡散領域の一端がトレイン側P
+型拡散領域に連接し、他端がソース側P+型拡散領域
に近接覆る構造や、両端が両P十型拡散領域に近接する
構造あるいは、両端が両P十型拡散領域に連接するとと
もに、埋め込みP+型拡散領域の中央部に間隙が設けら
れた構造としても同様の効果を得ることができる。
また、上記実施例では横型のnチトンネルMOSトラン
ジスタについて記載しであるが、同様にして横型のPチ
ャンネルMO8l−ランジスタにも適用できることは明
らかであり、アルミニウムゲ−トのものでも良いことは
言うまでもない。
ジスタについて記載しであるが、同様にして横型のPチ
ャンネルMO8l−ランジスタにも適用できることは明
らかであり、アルミニウムゲ−トのものでも良いことは
言うまでもない。
以上詳細に説明したように、本発明のM OS )−ラ
ンジスタにあっては、電力負荷からサージが発生して、
ソース・ドレイン間に高電圧が印加された場合に、パン
チスルーが起こる以前に、トレイン拡散領域とドレイン
側高淵麿領域との接合部でブレークダウンが起こるとと
もに、ブレークダウン電流は埋め込み高′a度領域内を
流れて、基板電極測高I!反領域を通じて基板電極へ達
するJ:うに構成したことによって、ブレークダウン電
流が基板表面近傍を流れることがなくなり、またブレー
クダウンがドレイン拡散領域の底部周縁のにうに狭い領
域で起こらず、ドレイン拡散領域底面の広い領域で起こ
り、ブレークダウン電流が低抵抗の流路を流れるために
熱集中が発生ずることを防止できる。
ンジスタにあっては、電力負荷からサージが発生して、
ソース・ドレイン間に高電圧が印加された場合に、パン
チスルーが起こる以前に、トレイン拡散領域とドレイン
側高淵麿領域との接合部でブレークダウンが起こるとと
もに、ブレークダウン電流は埋め込み高′a度領域内を
流れて、基板電極測高I!反領域を通じて基板電極へ達
するJ:うに構成したことによって、ブレークダウン電
流が基板表面近傍を流れることがなくなり、またブレー
クダウンがドレイン拡散領域の底部周縁のにうに狭い領
域で起こらず、ドレイン拡散領域底面の広い領域で起こ
り、ブレークダウン電流が低抵抗の流路を流れるために
熱集中が発生ずることを防止できる。
従って、パンデスルーやブレークダウンによる素子の特
性変化や破壊を防止し、サージに対する耐性を向上させ
ることができる。
性変化や破壊を防止し、サージに対する耐性を向上させ
ることができる。
また、パンチスルーを防止できるため、グー1〜長を短
くすることが可能となり、素子面積を小さくすることが
できる。
くすることが可能となり、素子面積を小さくすることが
できる。
更に、上記MoSトランジスタを車両の車載電力誘導負
荷のスイッチング素子として適用すれば、素子の信頼性
を向上させ、延いては、車両の性能。
荷のスイッチング素子として適用すれば、素子の信頼性
を向上させ、延いては、車両の性能。
安全性の向上に寄与することができる。
第1図はMo8 I−ランジスタを用いたスイッチング
回路図、第2図は従来のMo8t−ランジスタの構造を
示づ素子断面図、第3図は本発明に係るMo8 I−ラ
ンジスタの一実施例の構造を示す素子断面図、第4図は
同MO8I−ランジスタの製造工程を示す図である。
回路図、第2図は従来のMo8t−ランジスタの構造を
示づ素子断面図、第3図は本発明に係るMo8 I−ラ
ンジスタの一実施例の構造を示す素子断面図、第4図は
同MO8I−ランジスタの製造工程を示す図である。
Claims (2)
- (1)第1導電型の半導体基板の一生面側に該基板とは
異なる導電型のソース拡散領域およびドレイン拡散領域
を形成してなる横型のM OS、 I−ランジスタにお
いて; 前記基板の主面側に形成され、基板電極と電気的に接続
された、第1導電型で、かつ基板より高Ii!度の基板
電極側高濃度領域Aと;前記ドレイン拡散領域の下面に
接して積層形成された第・1導電型で、かつ基板より高
濃度のトレイン側高濃度領域Bと: 前記2つの高濃度領域A、Bの間で、かつ基板表面から
所定の深さに埋め込まれてなり、その端部が前記2つの
高濃度領域A、Bに近接あるいは連接するように形成さ
れた第1導1型で、かつ基板より高濃度の埋め込み高濃
度領域Cどを設けたことを特徴とづるMOS l−ラン
ジスタ。 - (2)前記基板電極はソース電極との共通電極となって
いることを特徴とする特許請求の範囲第1項記載のMO
S l−ランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20479382A JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20479382A JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Mosトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5994874A true JPS5994874A (ja) | 1984-05-31 |
JPH0447986B2 JPH0447986B2 (ja) | 1992-08-05 |
Family
ID=16496443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20479382A Granted JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5994874A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067127A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1982
- 1982-11-22 JP JP20479382A patent/JPS5994874A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067127A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0447986B2 (ja) | 1992-08-05 |
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